JPH058583B2 - - Google Patents
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- JPH058583B2 JPH058583B2 JP57204671A JP20467182A JPH058583B2 JP H058583 B2 JPH058583 B2 JP H058583B2 JP 57204671 A JP57204671 A JP 57204671A JP 20467182 A JP20467182 A JP 20467182A JP H058583 B2 JPH058583 B2 JP H058583B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路装置及びその製造方
法に係り、特にバイポーラトランジスタ、MOS
トランジスタ等の複数の半導体素子を同一基板上
の導電型の異なるウエル領域に形成した半導体集
積回路装置及びその製造方法に関する。
法に係り、特にバイポーラトランジスタ、MOS
トランジスタ等の複数の半導体素子を同一基板上
の導電型の異なるウエル領域に形成した半導体集
積回路装置及びその製造方法に関する。
一つの半導体基板上に異なる半導体素子、例え
ばバイポーラトランジスタと相補型MOSトラン
ジスタ（ＰチヤンネルとＮチヤンネルを同時に含
むCMOSトランジスタと呼ばれる）を形成する
半導体集積回路装置（以後BiCMOS LSIと呼ぶ）
は、すでに1969年頃から試みられている。
BiCMOS LSIの特長は、バイポーラ集積回路の
高速性、大電力駆動性とCMOS集積回路の高集
積、低消費電力という相互の特長を兼ね備えたこ
とにある。第１図に、従来のBiCMOS LSIの断
面構造を示す。同図には、縦型NPNトランジス
タとCMOSトランジスタとが形成された場合を
示す。P-型半導体基板１の表面にN+（高濃度Ｎ
型）埋込層２が形成され、さらにN-（低濃度Ｎ
型）のエピタキシヤル層１０が形成される。
NPNトランジスタ７０は、N-エピタキシヤル層
１０の表面からＰ型不純物を選択的に拡散して形
成したＰ型ベース層３と、Ｐ型ベース層３の中に
埋設されたＮ型エミツタ層４とから構成されてい
る。CMOSトランジスタ６０は、NPNトランジ
スタ７０の場合と同様にN+埋込層２の上に形成
され、CMOS部６１ではＰ型不純物を拡散して
形成したＰウエル領域５、Ｐウエル領域５内のＮ
型ソース、ドレイン各領域６、Ｐウエル領域５の
表面に設けた薄い酸化膜７（ゲート酸化膜）を介
したゲート電極８とで構成され、PMOS部６２
ではN-型エピタキシヤル層１０の表面にＰ型ソ
ース、ドレイン各領域９、ゲート酸化膜７、ゲー
ト電極８、とで構成されている。
ばバイポーラトランジスタと相補型MOSトラン
ジスタ（ＰチヤンネルとＮチヤンネルを同時に含
むCMOSトランジスタと呼ばれる）を形成する
半導体集積回路装置（以後BiCMOS LSIと呼ぶ）
は、すでに1969年頃から試みられている。
BiCMOS LSIの特長は、バイポーラ集積回路の
高速性、大電力駆動性とCMOS集積回路の高集
積、低消費電力という相互の特長を兼ね備えたこ
とにある。第１図に、従来のBiCMOS LSIの断
面構造を示す。同図には、縦型NPNトランジス
タとCMOSトランジスタとが形成された場合を
示す。P-型半導体基板１の表面にN+（高濃度Ｎ
型）埋込層２が形成され、さらにN-（低濃度Ｎ
型）のエピタキシヤル層１０が形成される。
NPNトランジスタ７０は、N-エピタキシヤル層
１０の表面からＰ型不純物を選択的に拡散して形
成したＰ型ベース層３と、Ｐ型ベース層３の中に
埋設されたＮ型エミツタ層４とから構成されてい
る。CMOSトランジスタ６０は、NPNトランジ
スタ７０の場合と同様にN+埋込層２の上に形成
され、CMOS部６１ではＰ型不純物を拡散して
形成したＰウエル領域５、Ｐウエル領域５内のＮ
型ソース、ドレイン各領域６、Ｐウエル領域５の
表面に設けた薄い酸化膜７（ゲート酸化膜）を介
したゲート電極８とで構成され、PMOS部６２
ではN-型エピタキシヤル層１０の表面にＰ型ソ
ース、ドレイン各領域９、ゲート酸化膜７、ゲー
ト電極８、とで構成されている。
第１図に於いて、P+（高濃度Ｐ型）拡散層２０
は、NPNトランジスタ７０のコレクタであるN-
層１０とP-型シリコン基板１とを電気的に分離
（アイソレイシヨン）する為の層である。一方、
第２図に基本的理論回路であるCMOSインバー
タ回路を示すが、この回路に見られる如く、
PMOS部６２のN-層は最高電位VDD（正電位）に
固定される。このため、N-層はP-型基板１と電
気的分離が要求される。従つて、P+拡散層２０
は同時にCMOS６０のN-エピタキシヤル層１０
を囲み、P-基板１とアイソレイシヨンされてい
る。
は、NPNトランジスタ７０のコレクタであるN-
層１０とP-型シリコン基板１とを電気的に分離
（アイソレイシヨン）する為の層である。一方、
第２図に基本的理論回路であるCMOSインバー
タ回路を示すが、この回路に見られる如く、
PMOS部６２のN-層は最高電位VDD（正電位）に
固定される。このため、N-層はP-型基板１と電
気的分離が要求される。従つて、P+拡散層２０
は同時にCMOS６０のN-エピタキシヤル層１０
を囲み、P-基板１とアイソレイシヨンされてい
る。
第３図は、上記構造のBiCMOS LSIをゲート
アレイに適用したときの一般的回路構成を示すブ
ロツク図である。
アレイに適用したときの一般的回路構成を示すブ
ロツク図である。
CMOSの論理回路がLSIチツプの中心部（Ａ
部）を占め、その周辺にバイポーラ回路からなる
入出力バツフア（Ｂ部）が構成されている。
CMOS論理回路は、この全体を囲むP+拡散層２
０を設けて基板１とアイソレイシヨンされる構造
であり、このためアイソレイシヨン用のPN接合
１００が著しく広い面積となつている。
部）を占め、その周辺にバイポーラ回路からなる
入出力バツフア（Ｂ部）が構成されている。
CMOS論理回路は、この全体を囲むP+拡散層２
０を設けて基板１とアイソレイシヨンされる構造
であり、このためアイソレイシヨン用のPN接合
１００が著しく広い面積となつている。
この様な構造では、CMOS回路を構成するた
めのPN接合１００の面積が広すぎるという問題
がある。つまり、PN接合を形成する場合、面積
の広いPN接合ほど、製造工程の段階で生じる
歪、欠陥等の影響を受けやすく、PN接合劣化に
よる製造歩留りの低下がおきる。
めのPN接合１００の面積が広すぎるという問題
がある。つまり、PN接合を形成する場合、面積
の広いPN接合ほど、製造工程の段階で生じる
歪、欠陥等の影響を受けやすく、PN接合劣化に
よる製造歩留りの低下がおきる。
上記の問題点を改善する方法として、第４図に
示す様な構造が知られている。これは、アイソレ
イシヨン用のＰ型拡散層３０をPMOS部６２の
N-型基板１０の回りにそれぞれ設けてアイソレ
イシヨンのPN接合面積を小さくした構造であ
り、CMOS回路全体を１つの広いPN接合でアイ
ソレイシヨンすることが避けられるので良好な製
造歩留りが実現できる。
示す様な構造が知られている。これは、アイソレ
イシヨン用のＰ型拡散層３０をPMOS部６２の
N-型基板１０の回りにそれぞれ設けてアイソレ
イシヨンのPN接合面積を小さくした構造であ
り、CMOS回路全体を１つの広いPN接合でアイ
ソレイシヨンすることが避けられるので良好な製
造歩留りが実現できる。
しかし、第４図の従来例では、PMOS部６２
のそれぞれの周辺に設けたアイソレイシヨン導電
型用のＰ型拡散層３０とNMOS部６１の基板で
あるＰウエル５とをそれぞれ分離して設けている
構造のため、CMOS回路の集積度が著しく低下
するという問題点がある。
のそれぞれの周辺に設けたアイソレイシヨン導電
型用のＰ型拡散層３０とNMOS部６１の基板で
あるＰウエル５とをそれぞれ分離して設けている
構造のため、CMOS回路の集積度が著しく低下
するという問題点がある。
この様な問題点は、BiCMOS LSIに限らず、
CMOS LSI、縦型NPNトランジスタと縦型PNP
トランジスタ、横型NPNトランジスタと横型
PNPトランジスタ、PNPNサイリスタと縦型
PNPトランジスタ、等の複数の半導体素子が同
一基板上の導電型の異なるウエル（島）領域に形
成される半導体集積回路装置に於いても同様に生
じる。特に、前述の様なBiCMOS LSIではその
問題点が顕著である。
CMOS LSI、縦型NPNトランジスタと縦型PNP
トランジスタ、横型NPNトランジスタと横型
PNPトランジスタ、PNPNサイリスタと縦型
PNPトランジスタ、等の複数の半導体素子が同
一基板上の導電型の異なるウエル（島）領域に形
成される半導体集積回路装置に於いても同様に生
じる。特に、前述の様なBiCMOS LSIではその
問題点が顕著である。
さらに、第４図に示す従来装置には以下に示す
問題点がある。従来、MOSの微細化を図り高集
積性を上げるためには、MOSを形成する基板あ
るいはウエルの濃度を増大させることが知られて
いる。第４図の構造でpMSO６２の微細化を実現
するにはN-型エピタキシヤル層１０の濃度を上
げることになる。この場合、N-型エピタキシヤ
ル層１０はバイポーラ素子７０の低濃度コレクタ
層として働いている。この部分の濃度が増大する
ことは、バイポーラ素子７０のベース層３とコレ
クタ層１０との間のベース・コレクタ接合容量が
大幅に増大し、高速動作ができないことになる。
つまり、高速バイポーラと微細PMOSトランジ
スタとが同一チツプ上に形成できないという問題
点を有している。
問題点がある。従来、MOSの微細化を図り高集
積性を上げるためには、MOSを形成する基板あ
るいはウエルの濃度を増大させることが知られて
いる。第４図の構造でpMSO６２の微細化を実現
するにはN-型エピタキシヤル層１０の濃度を上
げることになる。この場合、N-型エピタキシヤ
ル層１０はバイポーラ素子７０の低濃度コレクタ
層として働いている。この部分の濃度が増大する
ことは、バイポーラ素子７０のベース層３とコレ
クタ層１０との間のベース・コレクタ接合容量が
大幅に増大し、高速動作ができないことになる。
つまり、高速バイポーラと微細PMOSトランジ
スタとが同一チツプ上に形成できないという問題
点を有している。
本発明の目的は複数の半導体素子が同一基板上
の異なるウエル領域に形成される場合に、集積度
が高く、高速動作ができしかも各素子の良好なア
イソレーシヨンが実現できる半導体集積回路装置
及びその製造方法を提供することにある。
の異なるウエル領域に形成される場合に、集積度
が高く、高速動作ができしかも各素子の良好なア
イソレーシヨンが実現できる半導体集積回路装置
及びその製造方法を提供することにある。
上記目的を達成する本発明の特徴とするところ
は、第１導電型の半導体基板上に形成される所定
の導電型の不純物濃度分布がほぼ均一な半導体
層、上記半導体層の表面の所定箇所に形成される
第２導電型の第１ウエル領域、上記半導体層の表
面の上記第１ウエル領域と接し、かつ上記第１ウ
エル領域を囲んで形成される第１導電型の第２ウ
エル領域、上記第１ウエル領域と上記半導体基板
との間にそれぞれに隣接して設けられ、かつ上記
第１ウエル領域より高不純物濃度の第２導電型の
第１埋込領域、上記第２ウエル領域と上記半導体
基板との間にそれぞれに隣接して設けられ、かつ
上記第２ウエルより高不純物濃度の第１導電型の
第２埋込領域、上記第１ウエル領域及び上記第２
ウエル領域にそれぞれ形成される半導体素子を具
備することにある。
は、第１導電型の半導体基板上に形成される所定
の導電型の不純物濃度分布がほぼ均一な半導体
層、上記半導体層の表面の所定箇所に形成される
第２導電型の第１ウエル領域、上記半導体層の表
面の上記第１ウエル領域と接し、かつ上記第１ウ
エル領域を囲んで形成される第１導電型の第２ウ
エル領域、上記第１ウエル領域と上記半導体基板
との間にそれぞれに隣接して設けられ、かつ上記
第１ウエル領域より高不純物濃度の第２導電型の
第１埋込領域、上記第２ウエル領域と上記半導体
基板との間にそれぞれに隣接して設けられ、かつ
上記第２ウエルより高不純物濃度の第１導電型の
第２埋込領域、上記第１ウエル領域及び上記第２
ウエル領域にそれぞれ形成される半導体素子を具
備することにある。
本発明の更に特徴とするところは、第１導電型
の半導体基板上に形成される所定の導電型の不純
物濃度分布がほぼ均一な半導体層、上記半導体層
の表面の所定箇所に形成される第２導電型の第１
ウエル領域、上記半導体層の表面の上記第１ウエ
ル領域とは異なる箇所に形成される第１導電型の
第２ウエル領域、上記第１ウエル領域と上記半導
体基板との間にそれぞれに隣接して設けられ、か
つ上記第１ウエル領域より高不純物濃度の第２導
電型の第１埋込領域、上記第２ウエル領域と上記
半導体基板との間にそれぞれに隣接し、上記第１
埋込領域と接し、かつ上記第１埋込領域を囲んで
設けられ、かつ上記第２ウエル領域より高不純物
濃度の第１導電型の第２設込領域、上記第１ウエ
ル領域及び上記第２ウエル領域にそれぞれ形成さ
れる半導体素子を具備することにある。
の半導体基板上に形成される所定の導電型の不純
物濃度分布がほぼ均一な半導体層、上記半導体層
の表面の所定箇所に形成される第２導電型の第１
ウエル領域、上記半導体層の表面の上記第１ウエ
ル領域とは異なる箇所に形成される第１導電型の
第２ウエル領域、上記第１ウエル領域と上記半導
体基板との間にそれぞれに隣接して設けられ、か
つ上記第１ウエル領域より高不純物濃度の第２導
電型の第１埋込領域、上記第２ウエル領域と上記
半導体基板との間にそれぞれに隣接し、上記第１
埋込領域と接し、かつ上記第１埋込領域を囲んで
設けられ、かつ上記第２ウエル領域より高不純物
濃度の第１導電型の第２設込領域、上記第１ウエ
ル領域及び上記第２ウエル領域にそれぞれ形成さ
れる半導体素子を具備することにある。
本発明の他の特徴は、以下の工程を含むことを
特徴とする半導体集積回路装置の製造方法にあ
る。
特徴とする半導体集積回路装置の製造方法にあ
る。
(1) 所定導電型の半導体基板の主表面の所定領域
に、第２導電型の第１埋込領域を形成する工
程、 (2) 上記半導体基板の主表面上に上記第１埋込領
域を囲むように第１導電型の第２埋込領域を形
成する工程、 (3) 上記半導体基板の主表面上に所定導電型の半
導体層を形成する工程、 (4) 上記半導体層上の上記第１埋込領域に対応し
た位置に第２導電型の第１ウエル領域を形成す
る工程、 (5) 上記半導体層上の上記第２埋込領域に対応し
た位置に上記第１ウエル領域と接し、かつ上記
第１ウエル領域を囲むように、第１導電型の第
２ウエル領域を形成する工程、 (6) 上記第１ウエル領域及び上記第２ウエル領域
内に、少なくともMOSFETを形成する。
に、第２導電型の第１埋込領域を形成する工
程、 (2) 上記半導体基板の主表面上に上記第１埋込領
域を囲むように第１導電型の第２埋込領域を形
成する工程、 (3) 上記半導体基板の主表面上に所定導電型の半
導体層を形成する工程、 (4) 上記半導体層上の上記第１埋込領域に対応し
た位置に第２導電型の第１ウエル領域を形成す
る工程、 (5) 上記半導体層上の上記第２埋込領域に対応し
た位置に上記第１ウエル領域と接し、かつ上記
第１ウエル領域を囲むように、第１導電型の第
２ウエル領域を形成する工程、 (6) 上記第１ウエル領域及び上記第２ウエル領域
内に、少なくともMOSFETを形成する。
以下、本発明を実施例によりさらに詳述する。
断面構造及び各部の記号で、第１図以後に示した
ものと同一物及び相当物は同一番号で示す。
断面構造及び各部の記号で、第１図以後に示した
ものと同一物及び相当物は同一番号で示す。
第５図に本発明の第１の実施例である
BiCMOS LSIの断面図を示す。半導体基板１と
してP-型シリコンを用い、N+及びP+埋込領域
２，４０の上にＮウエル領域５０、Ｐウエル領域
５がそれぞれ形成されている。Ｎウエル領域５０
の１つには、Ｐ型ベース層３とN+型エミツタ層
４によつて構成された縦型NPNトランジスタ７
０が形成され、他のＮウエル領域５０には、P+
型ソース、P+型ドレイン９、ゲート酸化膜７、
ゲート電極８によつて構成されたPMOSトラン
ジスタ６２が形成されている。また、Ｐウエル領
域５内にはN+型ソース、ドレイン６によつて構
成されたNMOSトランジスタ６１が形成されて
いる。
BiCMOS LSIの断面図を示す。半導体基板１と
してP-型シリコンを用い、N+及びP+埋込領域
２，４０の上にＮウエル領域５０、Ｐウエル領域
５がそれぞれ形成されている。Ｎウエル領域５０
の１つには、Ｐ型ベース層３とN+型エミツタ層
４によつて構成された縦型NPNトランジスタ７
０が形成され、他のＮウエル領域５０には、P+
型ソース、P+型ドレイン９、ゲート酸化膜７、
ゲート電極８によつて構成されたPMOSトラン
ジスタ６２が形成されている。また、Ｐウエル領
域５内にはN+型ソース、ドレイン６によつて構
成されたNMOSトランジスタ６１が形成されて
いる。
第５図に於いて、N+埋込領域２を設けること
によつてNPNトランジスタ７０におけるコレク
タ抵抗が低減され、さらに、PMOS部６２でP+
型ドレイン９の空乏層が伸びてP-型半導体基板
１にパンチスルーすること、および、P-型半導
体基板１側からの空乏層の伸びがP+型ソース、
ドレインにパンチスルーすることがそれぞれ防止
される。従つて、N+埋込領域２をＮウエル領域
５０とP-型半導体基板１との間にそれぞれ隣接
して設けることにより、縦型NPNトランジスタ
７０とPMOSトランジスタ６２とが共存できる。
によつてNPNトランジスタ７０におけるコレク
タ抵抗が低減され、さらに、PMOS部６２でP+
型ドレイン９の空乏層が伸びてP-型半導体基板
１にパンチスルーすること、および、P-型半導
体基板１側からの空乏層の伸びがP+型ソース、
ドレインにパンチスルーすることがそれぞれ防止
される。従つて、N+埋込領域２をＮウエル領域
５０とP-型半導体基板１との間にそれぞれ隣接
して設けることにより、縦型NPNトランジスタ
７０とPMOSトランジスタ６２とが共存できる。
P+埋込領域４０をウエル領域５とP-型半導体
基板１との間にそれぞれ隣接して設けることによ
つてＰウエル領域５とP-型半導体基板１とが電
位的に接続され、NMOSトランジスタ６１の基
板電位が固定されて良好な電気的特性が達成でき
る。さらに製造上でも、ウエル領域５形成時の引
伸ばし拡散において、P+埋込領域４０の表面へ
の拡散がおこるため拡散時間を短くできる利点が
ある。
基板１との間にそれぞれ隣接して設けることによ
つてＰウエル領域５とP-型半導体基板１とが電
位的に接続され、NMOSトランジスタ６１の基
板電位が固定されて良好な電気的特性が達成でき
る。さらに製造上でも、ウエル領域５形成時の引
伸ばし拡散において、P+埋込領域４０の表面へ
の拡散がおこるため拡散時間を短くできる利点が
ある。
上述の如く、Ｎウエル領域５０及びＰウエル領
域５の下にそれぞれN+埋込領域２とP+埋込領域
４０を設ける構造によつて、Ｎウエル領域５０に
縦型NPNトランジスタ７０、PMOSトランジス
タ６２等の半導体素子が、そして、導電型の異な
るＰウエル領域５にNMOSトランジスタ６１の
半導体素子がそれぞれ同一基板上に実現できる。
域５の下にそれぞれN+埋込領域２とP+埋込領域
４０を設ける構造によつて、Ｎウエル領域５０に
縦型NPNトランジスタ７０、PMOSトランジス
タ６２等の半導体素子が、そして、導電型の異な
るＰウエル領域５にNMOSトランジスタ６１の
半導体素子がそれぞれ同一基板上に実現できる。
以上の構造で、さらに特徴とする点は、Ｎウエ
ル領域５０がこれに接するＰウエル領域５によつ
て囲まれN+埋込領域２がP+埋込領域４０によつ
て囲まれる様に形成される点である。
ル領域５０がこれに接するＰウエル領域５によつ
て囲まれN+埋込領域２がP+埋込領域４０によつ
て囲まれる様に形成される点である。
上記の構造では、Ｐウエル領域５がＮウエル領
域５０のアイソレイシヨン層としての働きも兼ね
るため、第４図の従来例に見られる集積度の欠点
が改善できる。
域５０のアイソレイシヨン層としての働きも兼ね
るため、第４図の従来例に見られる集積度の欠点
が改善できる。
さらに、上記構造で良好なアイソレイシヨンが
得られる点を説明するため、第５図の構造を平面
的に見た場合の概略図を第６図に示す。但し、説
明をわかり易くするためＰウエル領域５とＮウエ
ル領域５０とのPN接合についてのみ考える。ま
た、フイールド酸化膜１１、縦型NPNトランジ
スタ７０のＰベース層３、Ｎエミツタ層４、各
MOSトランジスタのソース、ドレイン、ゲート
電極等の各半導体素子を構成する上で当然必要で
はあるが、上記の説明の上では直接関係しない部
分は省略した。
得られる点を説明するため、第５図の構造を平面
的に見た場合の概略図を第６図に示す。但し、説
明をわかり易くするためＰウエル領域５とＮウエ
ル領域５０とのPN接合についてのみ考える。ま
た、フイールド酸化膜１１、縦型NPNトランジ
スタ７０のＰベース層３、Ｎエミツタ層４、各
MOSトランジスタのソース、ドレイン、ゲート
電極等の各半導体素子を構成する上で当然必要で
はあるが、上記の説明の上では直接関係しない部
分は省略した。
第６図から判るように、各Ｎウエル領域５０
は、それぞれの領域を囲む様に形成されたＰウエ
ル領域５とで作るPN接合１００によつて基板と
アイソレイシヨンされる。本実施例のBiCMOS
LSIでは、チツプサイズを25mm2とし、Ｎウエル領
域を最少100μm2、最大500μm2としているので、
アイソレイシヨン用のPN接合面積はせいぜい
5000μm2程度にすぎない。一方、上記規模のLSI
を第１図、第２図に示す従来の構造で製作する場
合107μm2の大面積なPN接合となる。この様に、
本実施例ではアイソレイシヨン用のPN接合面積
が実に１／103に縮少でき良好なアイソレイシヨ
ンが実現されている。
は、それぞれの領域を囲む様に形成されたＰウエ
ル領域５とで作るPN接合１００によつて基板と
アイソレイシヨンされる。本実施例のBiCMOS
LSIでは、チツプサイズを25mm2とし、Ｎウエル領
域を最少100μm2、最大500μm2としているので、
アイソレイシヨン用のPN接合面積はせいぜい
5000μm2程度にすぎない。一方、上記規模のLSI
を第１図、第２図に示す従来の構造で製作する場
合107μm2の大面積なPN接合となる。この様に、
本実施例ではアイソレイシヨン用のPN接合面積
が実に１／103に縮少でき良好なアイソレイシヨ
ンが実現されている。
第７図に、本実施例のBiCMOS LSIの製造工
程の一例を示す。
程の一例を示す。
（第７図ａ）
P-型シリコン基板１の表面にN+埋込領域２お
よびP+埋込領域４０を形成した後、不純物濃度
分布がほぼ均一なＮ型エピタキシヤル層１０を３
〜4μm程度形成する。エピタキシヤル層１０の表
面を酸化して50nm程度の薄い酸化膜１２を形成
し、さらに窒化膜（Si3N4）１３を被覆する。次
に、この窒化膜１３のうちN+埋込領域２のある
部分の窒化膜を除去し、P+埋込領域４０の上の
窒化膜は残すように選択的にエツイングする選択
エツチングの方法は公知のホトレジスト加工方法
による。次に、公知のイオン打込み法で窒化膜１
３の無い部分にリンをドープする。リンは薄い酸
化膜１２を通過してＮ型エピタキシヤル層１０の
表面に打込まれるが、窒化膜１３のある部分では
窒化膜１３のマスキングによりドープされない。
よびP+埋込領域４０を形成した後、不純物濃度
分布がほぼ均一なＮ型エピタキシヤル層１０を３
〜4μm程度形成する。エピタキシヤル層１０の表
面を酸化して50nm程度の薄い酸化膜１２を形成
し、さらに窒化膜（Si3N4）１３を被覆する。次
に、この窒化膜１３のうちN+埋込領域２のある
部分の窒化膜を除去し、P+埋込領域４０の上の
窒化膜は残すように選択的にエツイングする選択
エツチングの方法は公知のホトレジスト加工方法
による。次に、公知のイオン打込み法で窒化膜１
３の無い部分にリンをドープする。リンは薄い酸
化膜１２を通過してＮ型エピタキシヤル層１０の
表面に打込まれるが、窒化膜１３のある部分では
窒化膜１３のマスキングによりドープされない。
（第７図ｂ）
リンのイオン打込み後、酸化性の雰囲気中で熱
処理するとリンをドープしてある表面の酸化膜は
さらに厚く成長するが、窒化膜で被覆されている
部分の酸化は起らず、もとの薄い酸化膜厚を維持
する。この方法は、LOCOS（Local−Oxidzation
of Silicon）法と呼ばれ部分的に酸化膜を形成す
る方法として公知である。本実施例では、厚くな
る部分１４の膜厚は150nmである。
処理するとリンをドープしてある表面の酸化膜は
さらに厚く成長するが、窒化膜で被覆されている
部分の酸化は起らず、もとの薄い酸化膜厚を維持
する。この方法は、LOCOS（Local−Oxidzation
of Silicon）法と呼ばれ部分的に酸化膜を形成す
る方法として公知である。本実施例では、厚くな
る部分１４の膜厚は150nmである。
次に、窒化膜１３を除去しボロンをイオン打込
みする。上述のLOCOS法による局部酸化工程で
リンが打込まれている部分の酸化膜１４が厚くし
ているのでこの部分ではボロンが酸化膜中を通過
できない。一方、リンがドープされていない部分
１２の酸化膜厚は薄いままであるから、この薄い
酸化膜１２を通してボロンがＮ型エピタキシヤル
膜１０の表面に打込まれる。
みする。上述のLOCOS法による局部酸化工程で
リンが打込まれている部分の酸化膜１４が厚くし
ているのでこの部分ではボロンが酸化膜中を通過
できない。一方、リンがドープされていない部分
１２の酸化膜厚は薄いままであるから、この薄い
酸化膜１２を通してボロンがＮ型エピタキシヤル
膜１０の表面に打込まれる。
（第７図ｃ）
上記方法でドープしたリン、ボロン1000℃〜
1200℃温度でそれぞれN+及びP+埋込領域２，４
０に達するまで引伸し拡散してＮウエル領域５
０、Ｐウエル領域５を形成する。
1200℃温度でそれぞれN+及びP+埋込領域２，４
０に達するまで引伸し拡散してＮウエル領域５
０、Ｐウエル領域５を形成する。
上述したウエル形成方法によれば、リンがドー
プされた部分以外のところはすべてボロンがドー
プされ、本発明の特徴であるＮウエル領域５０以
外をすべてＰウエル領域５とする構造が実現でき
る。この製造方法は、Ｎウエル領域５０を位置決
めして形成すればＰウエル領域５は位置決めする
必要がないことから自己整合法、いわゆる、セル
フアライン（self−align）法と呼ぶ。
プされた部分以外のところはすべてボロンがドー
プされ、本発明の特徴であるＮウエル領域５０以
外をすべてＰウエル領域５とする構造が実現でき
る。この製造方法は、Ｎウエル領域５０を位置決
めして形成すればＰウエル領域５は位置決めする
必要がないことから自己整合法、いわゆる、セル
フアライン（self−align）法と呼ぶ。
（第７図ｄ）
次に、再び窒化膜１３をマスクとするLOCOS
法を用いて、Ｎウエル領域５０、Ｐウエル領域５
の表面でその後にバイポーラトランジスタ、
MOSトランジスタ等の半導体素子が形成される
部分（以後この部分をアクテイブ領域６０と記
す）以外の領域に1μmの厚さでアイソレイシヨン
用の厚い酸化膜１１を形成する。
法を用いて、Ｎウエル領域５０、Ｐウエル領域５
の表面でその後にバイポーラトランジスタ、
MOSトランジスタ等の半導体素子が形成される
部分（以後この部分をアクテイブ領域６０と記
す）以外の領域に1μmの厚さでアイソレイシヨン
用の厚い酸化膜１１を形成する。
（第７図ｅ）
次に、Ｎウエル領域５０の表面で薄い酸化膜１
４（膜厚〜150nm）部分を除去し、NPNトラン
ジスタのＰ型ベース層３を熱拡散法またはイオン
打込法により深さ0.6μm、層抵抗300Ω／□に形
成し、次に、アクテイブ領域６０の酸化膜を除去
して再び良質のゲート酸化膜７を50nmの厚さに
形成した後、MOSトランジスタのゲートに用い
るポリシリコン層８をCVD（Chemical Vapour
Deposition）法により0.3μmの厚さに形成してか
らこのポリシリコン層８をホトレジスト法により
所定の形状にエツチング加工した後の状態を示
す。
４（膜厚〜150nm）部分を除去し、NPNトラン
ジスタのＰ型ベース層３を熱拡散法またはイオン
打込法により深さ0.6μm、層抵抗300Ω／□に形
成し、次に、アクテイブ領域６０の酸化膜を除去
して再び良質のゲート酸化膜７を50nmの厚さに
形成した後、MOSトランジスタのゲートに用い
るポリシリコン層８をCVD（Chemical Vapour
Deposition）法により0.3μmの厚さに形成してか
らこのポリシリコン層８をホトレジスト法により
所定の形状にエツチング加工した後の状態を示
す。
（第７図ｆ）
さらに、Ｐ型ベース層３の中に縦型NPNトラ
ンジスタのN+型エミツタ層４と、Ｐウエル領域
５のアクテイブ領域表面にNMOSのソース、ド
レイン６、及び、Ｎウエル領域５０のアクテイブ
領域表面にPMOSのソース、ドレイン９を形成
する。本実施例では、N+型エミツタ１４及び
NMOSのソース、ドレインＲはそれぞれひ素を
イオン打込みによりドープし、熱処理により
0.4μmと0.3μmの深さに形成した。PMOSのソー
ス、ドレイン９はボロンのイオン打込み法と熱処
理で0.4μmの深さにする。
ンジスタのN+型エミツタ層４と、Ｐウエル領域
５のアクテイブ領域表面にNMOSのソース、ド
レイン６、及び、Ｎウエル領域５０のアクテイブ
領域表面にPMOSのソース、ドレイン９を形成
する。本実施例では、N+型エミツタ１４及び
NMOSのソース、ドレインＲはそれぞれひ素を
イオン打込みによりドープし、熱処理により
0.4μmと0.3μmの深さに形成した。PMOSのソー
ス、ドレイン９はボロンのイオン打込み法と熱処
理で0.4μmの深さにする。
（第７図ｇ）
この後、パツシベーシヨン膜としてリンガラス
１５をCVD法により、0.5μmの厚さに形成し、次
に各能動素子のコンタクト窓を同時に形成する。
それぞれコンタクト領域は、エミツタ４１、ベー
ス３１、NMOSのソース・ドレイン８１、
PMOSのソース・ドレイン９１である。
１５をCVD法により、0.5μmの厚さに形成し、次
に各能動素子のコンタクト窓を同時に形成する。
それぞれコンタクト領域は、エミツタ４１、ベー
ス３１、NMOSのソース・ドレイン８１、
PMOSのソース・ドレイン９１である。
第８図は、本発明の第２の実施例の断面概略図
である。
である。
第５図の第１の実施例と異なるのは、埋込み領
域２，４０の構造であり、N+埋込領域２以外の
ところをすべてP+埋込領域４０とし、N+埋込ゲ
ート２はP+埋込領域を囲む様に設けられる。
域２，４０の構造であり、N+埋込領域２以外の
ところをすべてP+埋込領域４０とし、N+埋込ゲ
ート２はP+埋込領域を囲む様に設けられる。
即ち、Ｎウエル領域５０とN+埋込領域２とか
らなるＮ型領域をP-型半導体基板１とアイソレ
イシヨンする場合、N+埋込領域２をP+埋込領域
４０の中に点在させる構造とすれば、アイソレイ
シヨン用のPN接合を小さい面積にすることがで
きる。
らなるＮ型領域をP-型半導体基板１とアイソレ
イシヨンする場合、N+埋込領域２をP+埋込領域
４０の中に点在させる構造とすれば、アイソレイ
シヨン用のPN接合を小さい面積にすることがで
きる。
第９図に、上記の埋込領域構造を形成する製造
工程の一例を示す。基本的には、第７図ａ，ｂの
場合と同様である。
工程の一例を示す。基本的には、第７図ａ，ｂの
場合と同様である。
（第９図ａ）
まず、P-型シリコン基板１に選択的にアンチ
モンをドープしてN+埋込領域２を形成する。
モンをドープしてN+埋込領域２を形成する。
（第９図ｂ）
次に窒化膜１３をマスクとしてLOCOS法でN+
埋込領域２の部分に厚い酸化膜１４を形成し、次
にボロンをイオン打込みして、セルフアラインで
P+埋込領域４０を形成する。その後、Ｎ型エピ
タキシヤル層１０を形成し、第７図ａ以後の工程
を経て半導体集積回路装置が完成する。
埋込領域２の部分に厚い酸化膜１４を形成し、次
にボロンをイオン打込みして、セルフアラインで
P+埋込領域４０を形成する。その後、Ｎ型エピ
タキシヤル層１０を形成し、第７図ａ以後の工程
を経て半導体集積回路装置が完成する。
本実施例の製造工程によれば、第７図に示す製
造工程に比べて、N+、P+埋込領域２，４０をセ
ルフアライン法で形成するためP+埋込領域４０
形成用のマスクが不要となる。
造工程に比べて、N+、P+埋込領域２，４０をセ
ルフアライン法で形成するためP+埋込領域４０
形成用のマスクが不要となる。
第１０図は本発明の第３の実施例の断面概略図
である。
である。
本実施例に於いて、N+埋込領域２及びＮウエ
ル領域５０を形成するためのマスク、すなわち、
第７図ａの工程と第９図ａの工程で使用するホト
マスクを共用し、しかも、埋込領域とウエル領域
はそれぞれセルフアラインによる製造方法によつ
て形成された構造を示す。同一マスクを使用して
いるため、Ｐウエル領域５とＮウエル領域５０と
の境界と、P+埋込領域４０、N+埋込領域２との
境界とがほぼ同一になつている点が構造上の特長
である。製造方法の上ではマスクの低減が利点と
なる。
ル領域５０を形成するためのマスク、すなわち、
第７図ａの工程と第９図ａの工程で使用するホト
マスクを共用し、しかも、埋込領域とウエル領域
はそれぞれセルフアラインによる製造方法によつ
て形成された構造を示す。同一マスクを使用して
いるため、Ｐウエル領域５とＮウエル領域５０と
の境界と、P+埋込領域４０、N+埋込領域２との
境界とがほぼ同一になつている点が構造上の特長
である。製造方法の上ではマスクの低減が利点と
なる。
本発明の第１、第２、第３の実施例によれば、
P-型半導体基板の上にN+埋込領域を介して形成
されたＮウエル領域が、従来例の様なアイソレイ
シヨン用P+型拡散層を設けずにP-型半導体基板
とアイソレイシヨンできるので、上記Ｎウエル領
域内にPMOSトランジスタを形成すれば高集積
CMOS LSIが、同じくNPNトランジスタを形成
すれば、N+埋込領域の存在でコレクタ抵抗が小
さく、高速のバイポーラ素子が、それぞれ同一チ
ツプ内に共存し、高集積、高速の複合LSIが実現
できる。
P-型半導体基板の上にN+埋込領域を介して形成
されたＮウエル領域が、従来例の様なアイソレイ
シヨン用P+型拡散層を設けずにP-型半導体基板
とアイソレイシヨンできるので、上記Ｎウエル領
域内にPMOSトランジスタを形成すれば高集積
CMOS LSIが、同じくNPNトランジスタを形成
すれば、N+埋込領域の存在でコレクタ抵抗が小
さく、高速のバイポーラ素子が、それぞれ同一チ
ツプ内に共存し、高集積、高速の複合LSIが実現
できる。
また、CMOS部分では、ウエル抵抗がN+及び、
P+埋込領域の存在によつて小さくなるため、
CMOS特有の寄生サイリスタによるラツチアツ
プ現象を防ぐ効果がある。さらに、N+埋込領域
の存在するＮウエルであるため、ウエル層を薄く
しても、PMOSのドレイン空乏層がP-型シリコ
ン基板にパンチスルーすることはないので、さら
にNPNトランジスタの高速化を図れる。
P+埋込領域の存在によつて小さくなるため、
CMOS特有の寄生サイリスタによるラツチアツ
プ現象を防ぐ効果がある。さらに、N+埋込領域
の存在するＮウエルであるため、ウエル層を薄く
しても、PMOSのドレイン空乏層がP-型シリコ
ン基板にパンチスルーすることはないので、さら
にNPNトランジスタの高速化を図れる。
この様に、MOS特性を損うことなく、バイポ
ーラの高速化が図れることは、コレクタとして濃
度層を設けた効果によるもので、BiCMOS LSI
の様に、バイポーラとMOSが同一チツプ上に形
成されるLSIに対しては特に大きな効果を発揮す
る。
ーラの高速化が図れることは、コレクタとして濃
度層を設けた効果によるもので、BiCMOS LSI
の様に、バイポーラとMOSが同一チツプ上に形
成されるLSIに対しては特に大きな効果を発揮す
る。
また、実施例で述べたように表面にドープした
リン、ボロンを高温で引伸し拡散すると、表面で
は不純物濃度が高く、内部になる程不純物濃度が
少ない分布を有するウエル領域が形成されること
となる。
リン、ボロンを高温で引伸し拡散すると、表面で
は不純物濃度が高く、内部になる程不純物濃度が
少ない分布を有するウエル領域が形成されること
となる。
ところで、PMOSの微細化、高速化を図るた
めには、ゲート電極の幅を短くしてソース・ドレ
イン間の横方向の寸法を短縮させることが不可欠
である。本実施例では、上述のようにＮウエル領
域の不純物濃度は、半導体層１０の表面で高く、
内部で低い分布になつているため、ウエル領域に
おいて、ソース・ドレインが形成されている表面
近傍では濃度が高く、ソース・ドレイン間に生じ
る空乏層の横方向のひろがりが抑えられて
PMOSの微細化と高速化が達成できる。同時に、
バイポーラ素子部では、ベース層３の下のＮウエ
ル領域の濃度が特性に影響を与えるが、ここでの
濃度は低くできている結果、ベース・コレクタ接
合容量は、小さくバイポーラ素子の高速性も同時
に達成される。このように、高速バイポーラと高
集積MOS素子を同一の構造のＮ型領域内に両者
の特性を損うことなく形成することができる大き
な利点がある。
めには、ゲート電極の幅を短くしてソース・ドレ
イン間の横方向の寸法を短縮させることが不可欠
である。本実施例では、上述のようにＮウエル領
域の不純物濃度は、半導体層１０の表面で高く、
内部で低い分布になつているため、ウエル領域に
おいて、ソース・ドレインが形成されている表面
近傍では濃度が高く、ソース・ドレイン間に生じ
る空乏層の横方向のひろがりが抑えられて
PMOSの微細化と高速化が達成できる。同時に、
バイポーラ素子部では、ベース層３の下のＮウエ
ル領域の濃度が特性に影響を与えるが、ここでの
濃度は低くできている結果、ベース・コレクタ接
合容量は、小さくバイポーラ素子の高速性も同時
に達成される。このように、高速バイポーラと高
集積MOS素子を同一の構造のＮ型領域内に両者
の特性を損うことなく形成することができる大き
な利点がある。
また、NMOSトランジスタが形成されるＰウ
エル領域も半導体層の内部で不純物濃度が低い構
造のため、NMOSトランジスタのソース、ドレ
イン接合容量が小さくでき、同時に、基板バイア
ス依存性も低減することができ、高速素子を実現
できる。このように、本実施例では、Ｎウエル領
域とＰウエル領域といずれも半導体層表面から内
部に向つて不純物濃度が減少する濃度分布となつ
ている。
エル領域も半導体層の内部で不純物濃度が低い構
造のため、NMOSトランジスタのソース、ドレ
イン接合容量が小さくでき、同時に、基板バイア
ス依存性も低減することができ、高速素子を実現
できる。このように、本実施例では、Ｎウエル領
域とＰウエル領域といずれも半導体層表面から内
部に向つて不純物濃度が減少する濃度分布となつ
ている。
本発明の実施例に於いては、PMOSトランジ
スタとNMOSトランジスタとNPNトランジスタ
とが同一基板上に形成されるものを例にして説明
したが、これに限定されずに、縦型NPNトラン
ジスタと縦型PNPトランジスタ、横型NPNトラ
ンジスタと縦型PNPトランジスタ、縦型NPNト
ランジスタと横型NPNトランジスタ、PNPNサ
イリスタと縦型PNPトランジスタ、抵抗、キヤ
パシタンス等の一般的にウエル（島）領域が互い
に逆導電型の半導体素子が同一基板上に形成され
る半導体集積回路装置に本発明は適用できる。
スタとNMOSトランジスタとNPNトランジスタ
とが同一基板上に形成されるものを例にして説明
したが、これに限定されずに、縦型NPNトラン
ジスタと縦型PNPトランジスタ、横型NPNトラ
ンジスタと縦型PNPトランジスタ、縦型NPNト
ランジスタと横型NPNトランジスタ、PNPNサ
イリスタと縦型PNPトランジスタ、抵抗、キヤ
パシタンス等の一般的にウエル（島）領域が互い
に逆導電型の半導体素子が同一基板上に形成され
る半導体集積回路装置に本発明は適用できる。
本発明は、これ等の実施例に限定されることな
く本発明の思想の範囲内で種々の変形が可能であ
る。
く本発明の思想の範囲内で種々の変形が可能であ
る。
以上述べた様に本発明によれば、ウエル領域の
導電型が異なる半導体素子が高集積で、しかも、
それぞれ高速性を損なうことなく、かつ、良好な
アイソレーシヨンを行ない得る状態で同一チツプ
上に形成され、高集積、高性能な半導体集積回路
装置を得ることができ、それに好適な製造方法を
提供できる。
導電型が異なる半導体素子が高集積で、しかも、
それぞれ高速性を損なうことなく、かつ、良好な
アイソレーシヨンを行ない得る状態で同一チツプ
上に形成され、高集積、高性能な半導体集積回路
装置を得ることができ、それに好適な製造方法を
提供できる。
第１図は従来例であるBiCMOS LSIの一例を
示す断面図、第２図は従来例であるBiCMOS
LSIの平面概略図、第３図は従来例であるCMOS
インバータ回路を示す図、第４図は従来例である
BiCMOS LSIの他の例を示す断面図、第５図は
本発明の第１の実施例であるBiCMOS LSIの断
面図、第６図は本発明の第１の実施例である
BiCMOS LSIの概略平面図、第７図は本発明の
第１の実施例の製造工程の一例を示す図、第８図
は本発明の第２の実施例であるBiCMOS LSIの
断面図、第９図は本発明の第２の実施例の製造工
程の一例を示す図、第１０図は本発明の第３の実
施例であるBiCMOS LSIの断面図である。 １…P-型半導体基板、２…N+埋込領域、５…
Ｐウエル領域、１０…N-型エピタキシヤル層、
４０…P+埋込領域、５０…Ｎウエル領域。
示す断面図、第２図は従来例であるBiCMOS
LSIの平面概略図、第３図は従来例であるCMOS
インバータ回路を示す図、第４図は従来例である
BiCMOS LSIの他の例を示す断面図、第５図は
本発明の第１の実施例であるBiCMOS LSIの断
面図、第６図は本発明の第１の実施例である
BiCMOS LSIの概略平面図、第７図は本発明の
第１の実施例の製造工程の一例を示す図、第８図
は本発明の第２の実施例であるBiCMOS LSIの
断面図、第９図は本発明の第２の実施例の製造工
程の一例を示す図、第１０図は本発明の第３の実
施例であるBiCMOS LSIの断面図である。 １…P-型半導体基板、２…N+埋込領域、５…
Ｐウエル領域、１０…N-型エピタキシヤル層、
４０…P+埋込領域、５０…Ｎウエル領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板上に形成される所定
の導電型の不純物濃度分布がほぼ均一な半導体層
と、半導体層の表面の所定個所に形成され、半導
体層の表面から半導体基板方向に向かつて不純物
濃度が小さくなる第２導電型の複数個の第１ウエ
ル領域と、半導体層の表面の第１ウエル領域と接
し、かつ第１ウエル領域を囲んで形成され、半導
体層の表面から半導体基板方向に向かつて不純物
濃度が小さくなる第１導電型の第２ウエル領域
と、第１ウエル領域と半導体基板との間にそれぞ
れ隣接して設けられ、かつ第１ウエル領域より高
不純物濃度の第２導電型の第１埋込領域と、第２
ウエル領域と半導体基板との間にそれぞれ隣接し
て設けられ、かつ第２ウエル領域より高不純物濃
度の第１導電型の第２埋込領域と、第１ウエル領
域と第１埋込領域とで形成される積層半導体領域
に形成された縦型バイポーラトランジスタと、第
１ウエル領域内に形成された第１導電型MOSト
ランジスタと、第２ウエル領域内に形成された第
２導電型MOSトランジスタとを具備することを
特徴とする半導体集積回路装置。 ２ 第１導電型の半導体基板上に形成される所定
の導電型の不純物濃度分布がほぼ均一な半導体層
と、半導体層の表面の所定個所に形成され、半導
体層の表面から半導体基板方向に向かつて不純物
濃度が小さくなる第２導電型の複数個の第１ウエ
ル領域と、半導体層の表面の第１ウエル領域とは
異なる個所に形成され、半導体層の表面から半導
体基板方向に向かつて不純物濃度が小さくなる第
１導電型の第２ウエル領域と、第１ウエル領域と
半導体基板との間にそれぞれ隣接して設けられ、
かつ第１ウエル領域より高不純物濃度の第２導電
型の第１埋込領域と、第２ウエル領域と半導体基
板との間にそれぞれ隣接し、かつ第１埋込領域を
囲んで設けられ、かつ第２ウエル領域より高不純
物濃度の第１導電型の第２埋込領域と、第１ウエ
ル領域と第１埋込領域とで形成される積層半導体
領域に形成された縦型バイポーラトランジスタ
と、第１ウエル領域内に形成された第１導電型
MOSトランジスタと、第２ウエル領域内に形成
された第２導電型MOSトランジスタとを具備す
ることを特徴とする半導体集積回路装置。 ３ 以下の工程を含むことを特徴とする半導体集
積回路装置の製造方法。 (1) 所定導電型の半導体基板に主表面の所定領域
に、第２導電型の第１埋込領域を形成する工
程、 (2) 半導体基板の主表面上に第１埋込領域を囲む
ように第１導電型の第２埋込領域を形成する工
程、 (3) 半導体基板の主表面上に所定導電型の半導体
層を形成する工程、 (4) 半導体層上の第１埋込領域に対応した位置に
第２導電型の複数個の第１ウエル領域を形成す
る工程、 (5) 半導体層上の第２埋込領域に対応した位置に
第１ウエル領域と接し、かつ第１ウエル領域を
囲むように第１導電型の第２ウエル領域を形成
する工程、 (6) 異なる第１ウエル領域内に縦型バイポーラト
ランジスタ及び第１導電型MOSトランジスタ
を、第２ウエル領域内に第２導電型MOSトラ
ンジスタをそれぞれ形成する工程。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR8305524A KR900000817B1 (en) | 1982-11-24 | 1983-11-22 | Semiconductor ic device manufacturing method |
| EP83111719A EP0110313B1 (en) | 1982-11-24 | 1983-11-23 | Semiconductor integrated circuit device and a method for manufacturing the same |
| DE8383111719T DE3379621D1 (en) | 1982-11-24 | 1983-11-23 | Semiconductor integrated circuit device and a method for manufacturing the same |
| US07/159,956 US4980744A (en) | 1982-11-24 | 1988-02-24 | Semiconductor integrated circuit device and a method for manufacturing the same |
| US07/176,284 US4921811A (en) | 1982-11-24 | 1988-03-31 | Semiconductor integrated circuit device and a method for manufacturing the same |
| US07/631,907 US5049967A (en) | 1982-11-24 | 1990-12-21 | Semiconductor integrated circuit device and a method for manufacturing the same |
| US07/735,948 US5508549A (en) | 1982-11-24 | 1991-07-25 | Semiconductor integrated circuit device and a method for manufacturing the same |
| US08/462,902 US5672897A (en) | 1982-11-24 | 1995-06-05 | Bimos semiconductor integrated circuit device including high speed vertical bipolar transistors |
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|---|---|---|---|
| JP57204671A JPS5994861A (ja) | 1982-11-24 | 1982-11-24 | 半導体集積回路装置及びその製造方法 |
Related Child Applications (1)
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994861A JPS5994861A (ja) | 1984-05-31 |
| JPH058583B2 true JPH058583B2 (ja) | 1993-02-02 |
Family
ID=16494359
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57204671A Granted JPS5994861A (ja) | 1982-11-24 | 1982-11-24 | 半導体集積回路装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (5) | US4980744A (ja) |
| EP (1) | EP0110313B1 (ja) |
| JP (1) | JPS5994861A (ja) |
| KR (1) | KR900000817B1 (ja) |
| DE (1) | DE3379621D1 (ja) |
Families Citing this family (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH0669142B2 (ja) * | 1983-04-15 | 1994-08-31 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS60101963A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタの製造方法 |
| JPS60101965A (ja) * | 1983-11-08 | 1985-06-06 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
| JPS60124964A (ja) * | 1983-12-12 | 1985-07-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE3474883D1 (en) * | 1984-01-16 | 1988-12-01 | Texas Instruments Inc | Integrated circuit having bipolar and field effect devices and method of fabrication |
| JPS61127147A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | 半導体装置 |
| DE3662627D1 (en) * | 1985-06-03 | 1989-05-03 | Siemens Ag | Method of simultaneously producing bipolar and complementary mos transistors as a common silicon substrate |
| EP0224712A3 (en) * | 1985-11-01 | 1988-02-10 | Texas Instruments Incorporated | Integrated device comprising bipolar and complementary metal oxide semiconductor transistors |
| US4797372A (en) * | 1985-11-01 | 1989-01-10 | Texas Instruments Incorporated | Method of making a merge bipolar and complementary metal oxide semiconductor transistor device |
| JPH0770606B2 (ja) * | 1985-11-29 | 1995-07-31 | 株式会社日立製作所 | 半導体装置 |
| US4737472A (en) * | 1985-12-17 | 1988-04-12 | Siemens Aktiengesellschaft | Process for the simultaneous production of self-aligned bipolar transistors and complementary MOS transistors on a common silicon substrate |
| US4752589A (en) * | 1985-12-17 | 1988-06-21 | Siemens Aktiengesellschaft | Process for the production of bipolar transistors and complementary MOS transistors on a common silicon substrate |
| JPS62291165A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 半導体装置 |
| EP0253724A1 (en) * | 1986-07-16 | 1988-01-20 | Fairchild Semiconductor Corporation | A method of simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks |
| JP2635961B2 (ja) * | 1986-09-26 | 1997-07-30 | 株式会社日立製作所 | 半導体装置の製造方法 |
| USRE34025E (en) * | 1987-02-13 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device with isolation between MOSFET and control circuit |
| JPS63304657A (ja) * | 1987-06-04 | 1988-12-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5093707A (en) * | 1988-04-27 | 1992-03-03 | Kabushiki Kaisha Toshiba | Semiconductor device with bipolar and cmos transistors |
| JPH0817179B2 (ja) * | 1989-03-14 | 1996-02-21 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JPH0348459A (ja) * | 1989-04-26 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US5218224A (en) * | 1989-06-14 | 1993-06-08 | Kabushiki Kaisha Toshiba | Semiconductor device including inversion preventing layers having a plurality of impurity concentration peaks in direction of depth |
| US5129409A (en) * | 1989-06-29 | 1992-07-14 | R. J. Reynolds Tobacco Company | Extruded cigarette |
| JP2611450B2 (ja) * | 1989-08-30 | 1997-05-21 | 日本電気株式会社 | 半導体集積回路及びその製造方法 |
| DE3935538A1 (de) * | 1989-10-25 | 1991-05-02 | Thomson Brandt Gmbh | Mos-logik in bicmos-schaltkreisen |
| JP2609746B2 (ja) * | 1990-07-19 | 1997-05-14 | 株式会社東芝 | 半導体装置 |
| KR930006735B1 (ko) * | 1991-02-28 | 1993-07-23 | 삼성전자 주식회사 | 바이씨모스장치의 제조방법 |
| US5320974A (en) * | 1991-07-25 | 1994-06-14 | Matsushita Electric Industrial Co., Ltd. | Method for making semiconductor transistor device by implanting punch through stoppers |
| CA2527939C (en) * | 1992-03-25 | 2008-07-15 | Japan Tobacco Inc. | Apparatus for manufacturing components for smoking articles |
| KR0127282B1 (ko) * | 1992-05-18 | 1998-04-02 | 도요다 요시또시 | 반도체 장치 |
| US5369429A (en) * | 1993-10-20 | 1994-11-29 | Lasermaster Corporation | Continuous ink refill system for disposable ink jet cartridges having a predetermined ink capacity |
| JPH0897163A (ja) | 1994-07-28 | 1996-04-12 | Hitachi Ltd | 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置 |
| US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
| US6007190A (en) * | 1994-12-29 | 1999-12-28 | Encad, Inc. | Ink supply system for an ink jet printer having large volume ink containers |
| US5686947A (en) | 1995-05-03 | 1997-11-11 | Encad, Inc. | Ink jet printer incorporating high volume ink reservoirs |
| DE19638373B8 (de) * | 1995-09-19 | 2007-08-09 | Denso Corp., Kariya | Halbleitersensor und sein Herstellungsverfahren |
| JP2751891B2 (ja) * | 1995-09-29 | 1998-05-18 | 日本電気株式会社 | 半導体集積回路 |
| US5999153A (en) * | 1996-03-22 | 1999-12-07 | Lind; John Thomas | Soft proofing display |
| US6396109B1 (en) * | 1996-12-06 | 2002-05-28 | Texas Instruments Incorporated | Isolated NMOS transistor fabricated in a digital BiCMOS process |
| US6633069B2 (en) * | 1997-05-20 | 2003-10-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP3419672B2 (ja) * | 1997-12-19 | 2003-06-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6137142A (en) * | 1998-02-24 | 2000-10-24 | Sun Microsystems, Inc. | MOS device structure and method for reducing PN junction leakage |
| US6218708B1 (en) * | 1998-02-25 | 2001-04-17 | Sun Microsystems, Inc. | Back-biased MOS device and method |
| US6225662B1 (en) | 1998-07-28 | 2001-05-01 | Philips Semiconductors, Inc. | Semiconductor structure with heavily doped buried breakdown region |
| JP3223895B2 (ja) * | 1998-12-15 | 2001-10-29 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6653708B2 (en) | 2000-08-08 | 2003-11-25 | Intersil Americas Inc. | Complementary metal oxide semiconductor with improved single event performance |
| DE60106954T2 (de) * | 2000-09-11 | 2005-12-01 | Pfizer Products Inc., Groton | Resorcin-derivate |
| JP4447768B2 (ja) * | 2000-12-01 | 2010-04-07 | 三菱電機株式会社 | フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路 |
| US6794730B2 (en) * | 2000-12-31 | 2004-09-21 | Texas Instruments Incorporated | High performance PNP bipolar device fully compatible with CMOS process |
| JP4676069B2 (ja) * | 2001-02-07 | 2011-04-27 | パナソニック株式会社 | 半導体装置の製造方法 |
| US6531410B2 (en) * | 2001-02-27 | 2003-03-11 | International Business Machines Corporation | Intrinsic dual gate oxide MOSFET using a damascene gate process |
| US6818494B1 (en) * | 2001-03-26 | 2004-11-16 | Hewlett-Packard Development Company, L.P. | LDMOS and CMOS integrated circuit and method of making |
| US6831346B1 (en) | 2001-05-04 | 2004-12-14 | Cypress Semiconductor Corp. | Buried layer substrate isolation in integrated circuits |
| JP4623885B2 (ja) * | 2001-08-16 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7064416B2 (en) * | 2001-11-16 | 2006-06-20 | International Business Machines Corporation | Semiconductor device and method having multiple subcollectors formed on a common wafer |
| US6664608B1 (en) | 2001-11-30 | 2003-12-16 | Sun Microsystems, Inc. | Back-biased MOS device |
| US6624497B2 (en) * | 2002-02-25 | 2003-09-23 | Intersil Americas, Inc | Semiconductor device with a reduced mask count buried layer |
| US7453705B2 (en) * | 2002-05-07 | 2008-11-18 | Alien Technology Corporation | Barrier, such as a hermetic barrier layer for O/PLED and other electronic devices on plastic |
| US6630377B1 (en) * | 2002-09-18 | 2003-10-07 | Chartered Semiconductor Manufacturing Ltd. | Method for making high-gain vertical bipolar junction transistor structures compatible with CMOS process |
| US6909164B2 (en) * | 2002-11-25 | 2005-06-21 | International Business Machines Corporation | High performance vertical PNP transistor and method |
| US7759740B1 (en) * | 2004-03-23 | 2010-07-20 | Masleid Robert P | Deep well regions for routing body-bias voltage to mosfets in surface well regions having separation wells of p-type between the segmented deep n wells |
| JPWO2006016403A1 (ja) * | 2004-08-10 | 2008-05-01 | 富士通株式会社 | 半導体記憶装置 |
| US7311389B1 (en) | 2005-02-09 | 2007-12-25 | Tarry Pidgeon | Ink maintenance system for ink jet cartridges |
| JP2007165670A (ja) * | 2005-12-15 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体回路装置およびその設計方法 |
| US7439119B2 (en) * | 2006-02-24 | 2008-10-21 | Agere Systems Inc. | Thermally stable BiCMOS fabrication method and bipolar junction transistors formed according to the method |
| JP5068057B2 (ja) * | 2006-10-19 | 2012-11-07 | 三菱電機株式会社 | 半導体装置 |
| US7700405B2 (en) * | 2007-02-28 | 2010-04-20 | Freescale Semiconductor, Inc. | Microelectronic assembly with improved isolation voltage performance and a method for forming the same |
| US8129793B2 (en) * | 2007-12-04 | 2012-03-06 | Renesas Electronics Corporation | Semiconductor integrated device and manufacturing method for the same |
| TWI629785B (zh) * | 2016-12-29 | 2018-07-11 | 新唐科技股份有限公司 | 高電壓積體電路的高電壓終端結構 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS57162363A (en) * | 1981-03-13 | 1982-10-06 | Western Electric Co | Semiconductor device and method of producing same |
| JPS57188862A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Semiconductor integrated circuit device |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3930909A (en) * | 1966-10-21 | 1976-01-06 | U.S. Philips Corporation | Method of manufacturing a semiconductor device utilizing simultaneous outdiffusion during epitaxial growth |
| NL145396B (nl) * | 1966-10-21 | 1975-03-17 | Philips Nv | Werkwijze ter vervaardiging van een geintegreerde halfgeleiderinrichting en geintegreerde halfgeleiderinrichting, vervaardigd volgens de werkwijze. |
| JPS5123432B2 (ja) * | 1971-08-26 | 1976-07-16 | ||
| US3935040A (en) * | 1971-10-20 | 1976-01-27 | Harris Corporation | Process for forming monolithic semiconductor display |
| US4203126A (en) * | 1975-11-13 | 1980-05-13 | Siliconix, Inc. | CMOS structure and method utilizing retarded electric field for minimum latch-up |
| JPS5846863B2 (ja) * | 1977-08-25 | 1983-10-19 | 松下電器産業株式会社 | 半導体集積回路装置 |
| DE2838928A1 (de) * | 1978-09-07 | 1980-03-20 | Ibm Deutschland | Verfahren zum dotieren von siliciumkoerpern mit bor |
| US4258379A (en) * | 1978-09-25 | 1981-03-24 | Hitachi, Ltd. | IIL With in and outdiffused emitter pocket |
| JPS5644189A (en) * | 1979-09-19 | 1981-04-23 | Hitachi Ltd | Semiconductor memory |
| NL186662C (nl) * | 1980-04-29 | 1992-03-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| JPS5730359A (en) * | 1980-07-30 | 1982-02-18 | Nec Corp | Semiconductor device |
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS57186353A (en) * | 1981-05-12 | 1982-11-16 | Seiko Epson Corp | Complementary metal oxide semiconductor type semiconductor device |
| JPS5842250A (ja) * | 1981-09-07 | 1983-03-11 | Nec Corp | 半導体装置およびその製造方法 |
| US4528581A (en) * | 1981-10-21 | 1985-07-09 | Hughes Aircraft Company | High density CMOS devices with conductively interconnected wells |
| NL8104862A (nl) * | 1981-10-28 | 1983-05-16 | Philips Nv | Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan. |
| DE3149185A1 (de) * | 1981-12-11 | 1983-06-23 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung benachbarter mit dotierstoffionen implantierter wannen bei der herstellung von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| US4435895A (en) * | 1982-04-05 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Process for forming complementary integrated circuit devices |
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| DE3240778A1 (de) * | 1982-11-04 | 1984-05-10 | Siemens AG, 1000 Berlin und 8000 München | Elektronischer schalter |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US4510676A (en) * | 1983-12-06 | 1985-04-16 | International Business Machines, Corporation | Method of fabricating a lateral PNP transistor |
| US4571275A (en) * | 1983-12-19 | 1986-02-18 | International Business Machines Corporation | Method for minimizing autodoping during epitaxial deposition utilizing a graded pattern subcollector |
-
1982
- 1982-11-24 JP JP57204671A patent/JPS5994861A/ja active Granted
-
1983
- 1983-11-22 KR KR8305524A patent/KR900000817B1/ko not_active IP Right Cessation
- 1983-11-23 EP EP83111719A patent/EP0110313B1/en not_active Expired
- 1983-11-23 DE DE8383111719T patent/DE3379621D1/de not_active Expired
-
1988
- 1988-02-24 US US07/159,956 patent/US4980744A/en not_active Expired - Lifetime
- 1988-03-31 US US07/176,284 patent/US4921811A/en not_active Expired - Lifetime
-
1990
- 1990-12-21 US US07/631,907 patent/US5049967A/en not_active Expired - Lifetime
-
1991
- 1991-07-25 US US07/735,948 patent/US5508549A/en not_active Expired - Lifetime
-
1995
- 1995-06-05 US US08/462,902 patent/US5672897A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS57162363A (en) * | 1981-03-13 | 1982-10-06 | Western Electric Co | Semiconductor device and method of producing same |
| JPS57188862A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5672897A (en) | 1997-09-30 |
| US5508549A (en) | 1996-04-16 |
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| EP0110313A3 (en) | 1986-02-05 |
| EP0110313B1 (en) | 1989-04-12 |
| EP0110313A2 (en) | 1984-06-13 |
| US4980744A (en) | 1990-12-25 |
| KR840006872A (ko) | 1984-12-03 |
| US5049967A (en) | 1991-09-17 |
| US4921811A (en) | 1990-05-01 |
| DE3379621D1 (en) | 1989-05-18 |
| JPS5994861A (ja) | 1984-05-31 |
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