JPH02161765A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体集積回路装置に係り、特にバイポーラ
トランジスタ、ＭＯ５ｈランジスタ等の複数の半導体素
子を同一基板上の導電型の異なるウェル領域に形成した
半導体集積回路装置に関する。

〔従来の技術〕

一つの半導体基板上に異なる半導体素子、例えばバイポ
ーラトランジスタと相補型ＭＯＳトランジスタ（Ｐチャ
ンネルとＮチャンネルを同時に含むＣＭＯＳトランジス
タと呼ばれる）を形成する半導体集積回路装置（以後Ｂ
ｉＣＭＯ３ＬＳＩと呼ぶ）は、すでに１９６９年頃から
試みられている。ＢｉＣＭＯ９ＬＳＩの特長は、バイポ
ーラ集積回路の高速性、大電力駆動性とＣＭＯ８集積回
路の高集積、低消費電力という相互の特長を兼ね備えた
ことにある。

第１図に、従来のＢｉＣＭＯ８ＬＳＩの断面構造を示す
。同図には、縦型ＮＰＮトランジスタとＣＭＯＳトラン
ジスタとが形成された場合を示す。Ｐ−型半導体基板１
の表面にＮ＋ｃ高濃度Ｎ型）埋込層２が形成され、さら
にＮ−（低濃度Ｎ型）のエピタキシャル層１０が形成さ
れる。ＮＰＮ　トランジスタ７０は、Ｎ−エピタキシャ
ル層１０の表面からＰ型不純物を選択的に拡散して形成
したＰ型ベース層３と、Ｐ型ベース暦３の中に埋設され
たＮ型エミツタ層４とから構成されている。ＣＭＯＳト
ランジスタ６０は、ＮＰＮトランジスタ７０の場合と同
様にＮ＋埋込層２の上に形成され、ＮＭＯ５部６１では
Ｐ型不純物を拡散して形成したＰウェル領域５、Ｐウェ
ル領域５内のＮ型ソース、ドレイン各領域６．Ｐウェル
領域５の表面に設けた薄い酸化膜７（ゲート酸化膜）を
介したゲート電極８とで構成され、ＰＭＯ８部６２部上
２−型エピタキシャル層１０の表面にＰ型ソース、トレ
イン各領域９、ゲート酸化膜７、ゲート電極８、とで構
成されている。

第１図に於いて、ｐ＋（高濃度Ｐ型）拡散層２０は、Ｎ
ＰＮトランジスタ７０のコレクタであるＮ″″層１０と
Ｐ−型シリコン基板１とを電気的に分離（アイソレイシ
ョン）する為の層である。一方。

第２図に基本的論理回路であるＣＭＯＳインバータ回路
を示すが、この回路に見られる如＜　ＰＭＯ３部６２の
Ｎ″″暦は最高電位Ｖｏｏ（正電位）に固定される。こ
のためＮ−層はＰ−型基板１と電気的分離が要求される
。従って、Ｐ十拡散層２０は同時にＣＭＯＳ　６０のＮ
−エピタキシャル層１０を囲み。

Ｐ−基板とアイソレイションされている。

第３図は、上記構造のＢｉＣＭＯ８ＬＳＩをゲートアレ
イに適用したときの一般的回路構成を示すブロック図で
ある。

０ＭＯ５の論理回路がＬＳＩチップの中心部（Ａ部）を
占め、その周辺にバイポーラ回路からなる人出力バツフ
ァ（Ｂ部）が構成されている。

ＣＭＯ８論理回路は、この全体を囲むＰｔ散層２０を設
けて基板１とアイソレイションされる構造であり、この
ためアイソレイション用のＰＮ接合１００が著しく広い
面積となっている。

この様な構造では、ＣＭＯ８回路を分離するためのＰＮ
接合１００の面積が広すぎるという問題がある。つまり
、ＰＮ接合を形成する場合、面積の広いＰＮ接合はど、
製造工程の段階で生じる歪、欠陥等の影響を受けやすく
、ＰＮ接合劣化による製造歩留りの低下がおきる。

上記の問題点を改善する方法として、第４図に示す様な
構造が知られている。これは、アイソレイション用のＰ
型拡散［３０をＰＭＯ８部６２部上２型基板１０の回に
それぞれ設けてアイソレイションのＰＮ接合面積を小さ
くした構造であり、ＣＭＯ３回路全体を１つの広いＰＮ
接合でアイソレイションすることが避けられるので良好
な製造歩留りが実現できる。

しかし、第４図の従来例では、ＰＭＯ８部６２部上２ぞ
れの周辺に設けたアイソレイション用のＰ型拡散層３０
とＮＭＯ８部６１の基板であるＰウェル５とをそれぞれ
分離して設けている製造のため、ＣＭＯ３回路の集積度
が著しく低下するという問題点がある。

この様な問題点は、ＢｉＣＭＯ８ＬＳＩに限らず、ＣＭ
Ｏ８ＬＳＩ、縦型ＮＰＮトランジスタと縦型ＰＮＰ　ト
ランジスタ、横型ＮＰＮトランジスタと横型ＰＮＰトラ
ンジスタ、ＰＮＰＮサイリスタと縦型ＰＮＰ　トランジ
スタ、等の複数の半導体素子が同一基板上の導電型の異
なるウェル（高）領域に形成される半導体集積回路装置
に於いても同様に生じる。特に、前述の様なりｉＣＭＯ
５ＬＳＩではその問題点が顕著である。

さらに、第４図に示す従来装置には以下に示す問題点が
ある。従来、ＭＯＳの微細化を図り高集積性を上げるた
めには、ＭＯＳを形成する基板あるいはウェルの濃度を
増大させることが知られてする。第４図の構造でＰＭＯ
８６２の微細化を実現するにはＮ−型エピタキシャル層
１０の濃度を上げることになる。この場合、Ｎ−型エピ
タキシャル層１０はバイポーラ素子７ｏの低濃度コレク
タ層として働いている。この部分の濃度が増大すること
は、バイポーラ素子７０のベース層３とコレクタ層１０
との間のベース・コレクタ接合容量が大幅に増大し、高
速動作ができないことになる。

つまり、高速バイポーラと微細ＰＭＯＳトランジスタと
が同一チップ上に形成できないという問題点を有してい
る。

〔発明の目的〕

本発明の目的は複数の半導体素子が同一基板上の異なる
ウェル領域に形成される場合に、集積度が高い半導体集
積回路装置を提供することにある。

〔発明の概要〕

本発明の半導体集積回路装置は、一方導電型の半導体基
板上に形成される所定導電型の半導体層と、上記半導体
層の表面に露出した複数の他方導電型の第１ウェル領域
と、上記第１ウェル領域の底面を覆い、しかも、上記一
方導電型の半導体基板に隣接し、第１ウェル領域よりも
高い不純物濃度を有する複数の他方導電型の第１埋込み
領域と、上記半導体層の表面において、上記第１ウェル
領域を除く領域に露出した一方導電型の第２ウェル領域
と、上記第２ウェル領域と上記一方導電型の半導体基板
との間にそれぞれ隣接して設けられ且つ上記第１埋込み
領域を除く領域に上記第２ウェル領域よりも高い不純物
濃度を有する一方導電型の第２埋込み領域とからなるこ
とを特徴とする。

〔発明の実施例〕

以下、本発明を実施例によりさらに詳述する。

断面構造及び各部の記号で、第１図以後に示したものと
同−物及び相当物は同一番号で示す。

第５図に本発明の第１の実施例であるＢｉＣＭＯ５ＬＳ
Ｉの断面図を示す、半導体基板１としてＰ−型シリコン
を用い、Ｎ十及びＰ十埋込領域２，４０の上にＮウェル
領域５０．Ｐウェル領域５がそれぞれ形成されている。

Ｎウェル領域５０の１つには、Ｐ型ベース層３とＮ”ｆ
ｆエミツタ層４によって構成された縦型ＮＰＮトランジ
スタ７０が形成され、他のＮウェル領域５ｏには、Ｐ十
型ソース、Ｐ十型ドレイン９、ゲート酸化膜７、ゲート
電極８によって構成されたＰＭＯＳトランジスタ６２が
形成されている。また、Ｐウェル領域５内にはＮ十型ソ
ース、ドレイン６によって構成されたＮＭＯＳトランジ
スタ６１が形成されている。

第５図に於いて、Ｍ埋込領域２を設けることによってＮ
ＰＮトランジスタ７０におけるコレクタ抵抗が低減され
、さらに、ＰＭＯ８部６２でビ型ドレイン９の空乏層が
伸びてＰ−型半導体基板１にパンチスルーすること、お
よび、Ｐ″″型半導体基板１側からの空乏層の伸びがビ
型ソース、ドレインにバンチスルーすることがそれぞれ
防止される。従って、マ埋込領域２をＮウェル領域５０
とＰ″″型半導体基板１との間にそれぞれ隣接して設け
ることにより、縦型ＮＰＮトランジスタ７０とＰＭＯＳ
トランジスタ６２とが共存できる。

伊埋込領域４０をＰウェル領域５とＰ″″型半導体基板
１との間にそれぞれ隣接して設けることによってＰウェ
ル領域５とＰ″″型半導体基板１とが電位的に接続され
、ＮＭＯＳトランジスタ６１の基板電位が固定されて良
好な電気的特性が達成できる。さらに製造上でも、Ｐウ
ェル領域５形成時の引伸ばし拡散において、Ｐ＋埋込領
域４０の表面への拡散がおこるため拡散時間を短くでき
る利点がある。

上−述の如く、Ｎウェル領域５０及びＰウェル領域５の
下にそれぞれＮ十埋込領域２とＰ１込領域４ｏを設ける
構造によって、Ｎウェル領域５０に縦型ＮＰＮトランジ
スタ７０、ＰＭＯＳトランジスタ６２等の半導体素子が
、そして、導電型の異なるＰウェル領域５にＮＭＯＳト
ランジスタ６１の半導体素子がそれぞれ同一基板上に実
現できる。

以上の構造で、さらに特徴とする点は、Ｎウェル領域５
０がこれに接するＰウェル領域５によって囲まれＮ＋ｆ
！ｌ！込領域２がピ埋込萌域４０によって囲まれる様に
形成される点である。

上記の構造では、Ｐウェル領域５がＮウェル領域５０の
アイソレイション層としての働きも兼ねるため、第４図
の従来例に見られる集積度の欠点が改善できる。

さらに、上記構造で良好なアイソレイションが得られる
点を説明するため、第５図の構造を平面的に見た場合の
概略図を第６図に示す。但し、説明をわかり易くするた
めＰウェル領域５とＮウェル領域５０とのＰＮ接合につ
いてのみ考える。また、フィールド酸化膜１１、縦型Ｎ
ＰＮトランジスタ７０のＰベース層３、Ｎエミッタ層４
．各ＭＯＳトランジスタのソース、ドレイン、ゲート電
極等の各半導体素子を構成する上で当然必要ではあるが
、上記の説明の上では直接関係しない部分は省略した。

第６図から判るように、各Ｎウェル領域５０は、それぞ
れの領域を囲む様に形成されたＰウェル領域５とで作る
ＰＮ接合１００によって基板とアイソレイションされる
。本実施例のＢｉＣＭＯ５ＬＳＩでは。

チップサイズを２５ｍ”とし、Ｎウェル領域を最少１０
０μＭ、最大５０００μＭとしているので。

アイソレイション用のＰＮ接合面積はせいぜい５０００
μイ程度にすぎない、一方、上記規模のＬＳＩを第１図
、第２図に示す従来の構造で製作する場合１０７μＭの
大面積なＰＮ接合となる。

この様に、本実施例ではアイソレイション用のＰＮ接合
面積が実に１／１０δに縮少でき良好なアイソレイショ
ンが実現されている。

第７図に、本実施例のＢｉＣＭＯ５ＬＳＩの製造工程の
一例を示す。（第７図（ａ）） Ｐ−型シリコン基板１の表面にＮ十埋込領域２およびビ
埋込領域４ｏを形成した後、不純物感度分布がほぼ均一
なＮ型エピタキシャル層１０を３〜４μｍ８度形成する
。エピタキシャル層１０の表面を酸化して５０ｎｍ程度
の薄い酸化膜１２を形成し、さらに窒化膜（Ｓ　ｉ　３
Ｎ４）　１３を被覆する。

次に、この窒化膜１３のうちＮ＋埋込領域２のある部分
の窒化膜を除去し、ｐ＋Ｊｊｌｉ込領域４０の上の窒化
膜は残すように選択的にエツチングする。選択エツチン
グの方法は公知のホトレジスト加工方法による。次に、
公知のイオン打込み法で窒化膜１３の無い部分にリンを
ドープする。リンは簿い酸化膜１２を通過してＮ型エピ
タキシャル層１０の表面に打込まれるが、窒化膜１３の
ある部分では窒化膜１３のマスキングによりドープされ
ない。

（第７図（ｂ）） リンのイオン打込み後、酸化性の雰囲気中で熱処理する
とリンをドープしである表面の酸化膜はさらに厚く成長
するが、窒化膜で被覆されている部分の酸化は起らず、
もとの薄い酸化膜厚を維持する。この方法は、ＬＯＧＯ
８（Ｌｏｃａｌ−Ｏｘｉｄｚａｔｉｏｎ　ｏｆＳｉｌｉ
ｃｏｎ）法と呼ばれる部分的に酸化膜を形成する方法と
して公知である０本実施例では、厚くなる部分１４の膜
厚は１５０ｎｍである。

次に、窒化膜１３を除去しボロンをイオン打込みする。

上述のＬＯＣＯ５法による局部酸化工程でリンが打込ま
れている部分の酸化膜１４を厚くしているのでこの部分
ではボロンが酸化膜中を通過できない。一方、リンがド
ープされてない部分１２の酸化膜厚は薄いままであるか
ら、この薄い酸化膜１２を通してボロンがＮ型エピタキ
シャル層１０の表面に打込まれる。（第７図（Ｃ））上
記方法でドープしたリン、ボロンを１０００℃〜１２０
０℃の温度でそれぞれＮ＋ＥＬびＰ１込領域２，４０に
達するまで引伸し拡散してＮウェル領域５０、Ｐウェル
領域５を形成する。

上述したウェル形成方法によれば、リンがドープされた
部分以外のところはすべてボロンがドープされ、本発明
の特徴であるＮウェル領域５ｏ以外をすべてＰウェル領
域５とする構造が実現できる。この製造方法は、Ｎウェ
ル領域５０を位置決めして形成すればＰウェル領域５は
位置決めする必要がないことから自己整合法、いわゆる
、セルファライン（ｓｅｌｆ　−ａｌｉｇｎ　）法と呼
ぶ。（第７図（ｄ）） 次に、再び窒化膜１３をマスクとするＬＯＣＯ３法を用
いて、Ｎウェル領域５０．Ｐウェル領域５の表面でその
後にバイポーラトランジスタ、ＭＯＳトランジスタ等の
半導体素子が形成される部分（以後この部分をアクティ
ブ領域６０と記す）以外の領域に１μｍの厚さでアイソ
レイション用の厚い酸化膜１１を形成する。（第７図（
ｅ））次に、Ｎウェル領域５ｏの表面で薄い酸化膜１４
（膜厚〜１５０ｎｍ）部分を除去し、ＮＰＮトランジス
タのＰ型ベースＮ３を熱拡散法またはイオン打込法によ
り深さ０．６μｍ、、ＩＮ抵抗３００Ω／口に形成し、
次に、アクティブ領域６０の酸化膜を除去して再び良質
のゲート酸化膜７を５０ｎｍの厚さに形成した後ｌＭＯ
Ｓトランシフ、夕のゲ−トに用いるポリシリコン層８を
ＣＶ　Ｄ　（ＣｈｅｍｉｃａｌＶａｐｏｕｒ　Ｄｅｐｏ
ｓｉｔｉｏｎ）法により０．３μｍの厚さに形成してか
らこのポリシリコン層８をホトレジスト法により所定の
形状にエツチング加工した後の状態を示す。（第７図（
ｆ）） さらに、Ｐ型ベース層３の中に縦型ＮＰＮ）−ランジス
タのＮ＋型エミッタ層４と、Ｐウェル領域５のアクティ
ブ領域表面にＮＨＯ２のソース、ドレイン６、及び、Ｎ
ウェル領域５０のアクティブ領域表面にＰＭＯ８のソー
ス、ドレイン９を形成する。本実施例では、Ｍ型エミッ
タ１４及びＮＨＯ２のソース、ドレイン６はそれぞれひ
素をイオン打込みによりドープし、熱処理により０．４
μｍと０．３μｍの深さに形成した。ＰＭＯ８のソース
、ドレイン９はボロンのイオン打込み法と熱処理で０．
４μｍの深さに形成する。（第７図（ｇ））この後、パ
ッシベーション膜としてリンガラス１５をＣＶＤ法によ
り、０．５μｍ　の厚さに形成し、次に各能動素子のコ
ンタクト窓を同時に形成する。それぞれコンタクト領域
は、エミッタ４１、ベース３１．ＮＨＯ８のソース・ド
レイン８１、ＰＭＯ８のソース・ドレイン９１である。

第８図は、本発明の第２の実施例の断面概略図である。

第５図の第１の実施例と異なるのは、埋込領域２．４０
の構造であり、Ｎ１込領域２以外のところをすべてＰ１
込領域４０とし、Ｎ１込領域２は？埋込領域を囲む様に
設けられている。

即ち、Ｎウェル領域５０とＮ十埋込領域２とからなるＮ
型領域をＰ′″型半導体基板１とアイソレイションする
場合、Ｎ十埋込領域２をＰ１込領域４０の中に点在させ
る構造とすれば、アイソレイション用のＰＮ接合を小さ
い面積にすることができる。

第９図に、上記の埋込領域構造を形成する製造工程の一
例を示す。基本的には、第７図（ａ）。

（ｂ）の場合と同様である。（第９図（ａ））まず、ｐ
””型シリコン基板１に選択的にアンチモンをドープし
てＮ＋埋込領域２を形成する。（第９図（ｂ）） 次に窒化膜１３をマスクとしてＬＯＣＯ５法でＮ＋埋込
領域２の部分に厚い酸化膜１４を形成し、次にボロンを
イオン打込みして、セルファラインでＰ＋埋込領域４０
を形成する。その後、Ｎ型エピタキシャル層１０を形成
し、第７図（ａ）以後の工程を経て半導体集積回路装置
が完成する。

本実施例の製造工程によれば、第７図に示す製造工程に
比べて、Ｎ＋、　Ｐ＋埋込領域２，４０をセルファライ
ン法で形成するため？埋込領域４０形成用のマスクが不
要となる。

第１０図は本発明の第３の実施例の断面概略図である。

本実施例に於いては、Ｎ＋埋込領域２及びＮウェル領域
５０を形成するためのマスク、すなわち、第７図（ａ）
の工程と第９図（ａ）の工程で使用するホトマスクを共
用し、しかも、埋込領域とウェル領域はそれぞれセルフ
ァラインによる製造方法によって形成された構造を示す
。同一マスクを使用しているため、Ｐウェル領域５とＮ
ウェル領域５０との境界と、　Ｐｇ１ｍ！込領域４ＯＮ
＋埋込領域２との境界とがほぼ同一になっている点が構
造上の特長である。製造方法の上ではマスクの低減が利
点となる。

本発明の第１．第２．第３の実施例によれば、Ｐ−型半
導体基板の上にＭ埋込領域を介して形成されたＮウェル
領域が、従来例の様なアイソレイション用Ｐ十型拡散層
を設けずにＰ″″型半導体基板とアイソレイションでき
るので、上記Ｎウェル領域内にＰＭＯＳトランジスタを
形成すれば高集積ＣＭＯ８ＬＳＩが、同じくＮＰＮトラ
ンジスタを形成すれば、Ｎ十埋込領域の存在でコレクタ
抵抗が小さく、高速のバイポーラ素子が、それぞれ同一
チップ内に共存し、高集積、高速の複合ＬＳＩが実現で
きる。

また、ＣＭＯ８部分では、ウェル抵抗がＮ十及び、搭埋
込領域の存在によって小さくなるため、ＣＭＯ３特有の
寄生サイリスタによるラッチアップ現象を防ぐ効果があ
る。さらに、Ｗ埋込領域の存在するＮウェルであるため
、ウェル層を薄くしても、ＰＭＯ８のドレイン空乏層が
Ｐ−型シリコン基板にパンチスルーすることはないので
、さらにＮＰＮトランジスタの高速化が図れる。

この様に、ＭＯ５特性を損うことなく、バイポーラの高
速化が図れることは、コレクタとして高濃度層を設けた
効果によるもので、ＢｉＣＭＯ５ＬＳＩの様に、バイポ
ーラとＭＯＳが同一チップ上に形成されるＬＳＩに対し
ては特に大きな効果を発揮する。

また、実施例で述べたように表面にドープしたリン、ボ
ロンを高温で引伸し拡散すると、表面では不純物濃度が
高く、内部になる程不純物濃度が少ない分布を有するウ
ェル領域が形成されることとなる。

ところで、ＰＭＯ８の微細化、高速化を図るためには、
ゲート電極の幅を短くしてソース・ドレイン間の横方向
の寸法を短縮させることが不可欠である０本実施例では
、上述のようにＮウェル領域の不純物濃度は、半導体層
１０の表面で高く、内部で低い分布になっているため、
ウェル領域において、ソース・ドレインが形成されてい
る表面近傍では濃度が高く、ソース・ドレイン間に生じ
る空乏層の横方向のひろがりが抑えられてＰＭＯ３の微
細化と高速化が達成できる。同時に、バイポーラ素子部
では、ベース層３の下にＮウェル領域の濃度が特性に影
響を与えるが、ここでの濃度は低くできている結果、ベ
ース・コレクタ接合容量は小さくバイポーラ素子の高速
性も同時に達成される。このように、高速バイポーラと
高集積ＭＯ５素子を同一の構造のＮ型領域内に両者の特
性を損うことなく形成することができる大きな利点があ
る。

またＮＭＯＳトランジスタが形成されるＰウェル領域も
半導体層の内部で不純物濃度が低い構造のため、ＮＭＯ
３）−ランジスタのソース、ドレイン接合容量が小さく
でき、同時に、基板バイアス依存性も低減することがで
き、高速素子を実現できる。このように本実施例では、
Ｎウェル領域とＰウェル領域といずれも半導体層表面か
ら内部に向って不純物濃度が減少する濃度分布となって
いる。

本発明の実施例に於いては、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとＮＰＮトランジスタとが同一基板
上に形成されるものを例にして説明したが、これに限定
されずに、縦型ＮＰＮトランジスタと縦型ＰＮＰトラン
ジスタ、横型ＮＰＮトランジスタと縦型ＰＮＰ　トラン
ジスタ、縦型ＮＰＮトランジスタと横型ＮＰＮ　トラン
ジスタ、ＰＮＰＮサイリスタと縦型ＰＮＰトランジスタ
、抵抗、キャパシタンス等の一般的にウェル（島）領域
が互いに逆導電型の半導体素子が同一基板上に形成され
る半導体集積回路装置に本発明は適用できる。

本発明は、これ等の実施例に限定されることなく本発明
の思想の範囲内で種々の変形が可能である。

〔発明の効果〕

本構造の特徴は、半導体基体と逆導電型のため半導体基
体とは電気的に分離しなければならない半導体領域を形
成するにあたり、アクティブ素子が形成できるウェル領
域と高濃度埋込層との積層半導体領域を素子分離層とし
て兼ね、逆導電型の半導体領域をアイランド状に形成さ
せている点にある。このため、逆導電型の半導体領域の
囲りには、アクティブ素子を自由に任意の位置に配置さ
せることができ、半導体回路を高集積に構成することが
できる。

【図面の簡単な説明】

第１図は従来例であるＢｉＣＭＯ３ＬＳＩの一例を示す
断面図、第２図は従来例であるＢｉＣＭＯ５ＬＳＩの平
面概略図、第３図は従来例であるＣＭＯＳインバータ回
路を示す図、第４図は従来例であるＢｉＣＭＯ５ＬＳＩ
の他の例を示す断面図、第５図は本発明の第１の実施例
であるＢｉＣＭＯ３ＬＳＩの断面図、第６図は本発明の
第１の実施例である［３ｉＣＭＯ５ＬＳＩの概略平面図
、第７図は本発明の第１の実施例の製造工程の一例を示
す図、第８図は本発明の第２の実施例であるＢｉＣＭＯ
３ＬＳＩの断面図、第９図は本発明の第２の実施例の製
造工程の一例を示す図、第１０図は本発明の第３の実施
例であるＢｉＣＭＯ５ＬＳＩの断面図である。 １・・・Ｐ−型半導体基板、２・・・Ｎ十埋込領域、５
・・・Ｐウェル領域、 ・Ｎ 型エピタキシャル層。 ４０・・・ｐ　ｇ！込領領域 ５０・ Ｎウェル領域。 第 図

Claims (1)

1. 【特許請求の範囲】 １、一方導電型の半導体基板上に形成される所定導電型
   の半導体層と、 上記半導体層の表面に露出した複数の他方導電型の第１
   ウェル領域と、上記第１ウェル領域の底面を覆い、しか
   も上記一方導電型の半導体基板に隣接し、上記第１ウェ
   ル領域よりも高い不純物濃度を有する複数の他方導電型
   の第１埋込み領域と、 上記半導体層の表面において、上記第１ウェル領域を除
   く領域に露出した一方導電型の第２ウェル領域と、 上記第２ウェル領域と上記一方導電型の半導体基板との
   間にそれぞれ隣接して設けられ且つ上記第１埋込み領域
   を除く領域に上記第２ウェル領域よりも高い不純物濃度
   を有する一方導電型の第２埋込み領域とからなることを
   特徴とする半導体集積回路装置。