JPH065707B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体集積回路装置に係り、特にバイポーラ
トランジスタ、ＭＯＳトランジスタ等の複数の半導体素
子を同一基板上の導電型の異なるウエル領域に形成した
半導体集積回路装置に関する。

〔従来の技術〕

一つの半導体基板上に異なる半導体素子、例えばバイポ
ーラトランジスタと相補型ＭＯＳトランジスタ（Ｐチャ
ンネルとＮチャンネルを同時に含むＣＭＯＳトランジス
タと呼ばれる）を形成する半導体集積回路装置（以後Ｂ
ｉＣＭＯＳ ＬＳＩと呼ぶ）は、すでに１９６９年頃か
ら試みられている。ＢｉＣＭＯＳ ＬＳＩの特長は、バ
イポーラ集積回路の高速性、大電力駆動性とＣＭＯＳ集
積回路の高集積、低消費電力という相互の特長を兼ね備
えたことにある。

第１図に、従来のＢｉＣＭＯＳ ＬＳＩの断面構造を示
す。同図には、縦型ＮＰＮトランジスタとＣＭＯＳトラ
ンジスタとが形成された場合を示す。Ｐ⁻型半導体基板
１の表面にＮ^＋（高濃度Ｎ型）埋込層２が形成され、さ
らにＮ⁻（低濃度Ｎ型）のエピタキシャル層１０が形成
される。ＮＰＮトランジスタ７０は、Ｎ⁻エピタキシャ
ル層１０の表面からＰ型不純物を選択的に拡散して形成
したＰ型ベース層３と、Ｐ型ベース層３の中に埋設され
たＮ型エミッタ層４とから構成されている。CMOSトラン
ジスタ６０は、ＮＰＮトランジスタ７０の場合と同様に
Ｎ^＋埋込層２の上に形成され、NMOS部６１ではＰ型不純
物を拡散して形成したＰウエル領域５、Ｐウエル領域５
内のＮ型ソース、ドレイン各領域６、ウエル領域５の表
面に設けた薄い酸化膜７（ゲート酸化膜）を介したゲー
ト電極８とで構成され、ＰＭＯＳ部６２ではＮ⁻型エピ
タキシャル層１０の表面にＰ型ソース、ドレイン各領域
９、ゲート酸化膜７、ゲート電極８、とで構成されてい
る。

第１図に於いて、Ｐ^＋（高濃度Ｐ型）拡散層２０は、Ｎ
ＰＮトランジスタ７０のコレクタであるＮ⁻層１０とＰ
⁻型シリコン基板１とを電気的に分離（アイソレイショ
ン）する為の層である。一方、第２図に基本的論理回路
であるＣＭＯＳインバータ回路を示すが、この回路に見
られる如くPMOS部６２のＮ⁻層は最高電位Ｖ_ＤＤ（正電
位）に固定される。このためＮ⁻層はＰ⁻型基板１と電
気的分離が要求される。従って、Ｐ^＋拡散層２０は同時
にＣＭＯＳ６０のＮ⁻エピタキシャル層１０を囲み、Ｐ
⁻基板とアイソレイションされている。

第３図は、上記構造のＢｉＣＭＯＳ ＬＳＩをゲートア
レイに適用したときの一般的回路構成を示すブロック図
である。

ＣＭＯＳの論理回路がＬＳＩチップの中心部（Ａ部）を
占め、その周辺にバイポーラ回路からなる入出力バッフ
ァ（Ｂ部）が構成されている。ＣＭＯＳ論理回路は、こ
の全体を囲むＰ^＋拡散層２０を設けて基板１とアイソレ
イションされる構造であり、このためアイソレイション
用のＰＮ接合１００が著しく広い面積となっている。

この様な構造では、ＣＭＯＳ回路を分離するためのＰＮ
接合１００の面積が広すぎるという問題がある。つま
り、ＰＮ接合を形成する場合、面積の広いＰＮ接合ほ
ど、製造工程の段階で生じる歪、欠陥等の影響を受けや
すく、ＰＮ接合劣化による製造歩留りの低下がおきる。

上記の問題点を改善する方法として、第４図に示す様な
構造が知られている。これは、アイソレイション用のＰ
型拡散層３０をＰＭＯＳ部６２のＮ⁻型基板１０の回に
それぞれ設けてアイソレイションのＰＮ接合面積を小さ
くした構造であり、ＣＭＯＳ回路全体を１つの広いＰＮ
接合でアイソレイションすることが避けられるので良好
な製造歩留りが実現できる。

しかし、第４図の従来例では、ＰＭＯＳ部６２のそれぞ
れの周辺に設けたアイソレイション用のＰ型拡散層３０
とＮＭＯＳ部６１の基板であるＰウエル５とをそれぞれ
分離して設けている製造のため、ＣＭＯＳ回路の集積度
が著しく低下するという問題点がある。

この様な問題点は、ＢｉＣＭＯＳ ＬＳＩに限らず、Ｃ
ＭＯＳ ＬＳＩ、縦型ＮＰＮトランジスタと縦型ＰＮＰ
トランジスタ、横型ＮＰＮトランジスタと横型ＰＮＰト
ランジスタ、ＰＮＰＮサイリスタと縦型ＰＮＰトランジ
スタ、等の複数の半導体素子が同一基板上の導電型の異
なるウエル（高）領域に形成される半導体集積回路それ
ぞれに於いても同様に生じる。特に、前述の様なBiCMOS
ＬＳＩではその問題点が顕著である。

さらに、第４図に示す従来装置には以下に示す問題点が
ある。従来、ＭＯＳの微細化を図り高集積性を上げるた
めには、ＭＯＳを形成する基板あるいはウエルの濃度を
増大させることが知られてする。第４図の構造ではＰＭ
ＯＳ６２の微細化を実現するにはＮ⁻型エピタキシャル
層１０の濃度を上げることになる。この場合、Ｎ⁻型エ
ピタキシャル層１０はバイポーラ素子７０の低濃度コレ
クタ層として働いている。この部分の濃度が増大するこ
とは、バイポーラ素子７０のベース層３とコレクタ層１
０との間のベース・コレクタ接合容量が大幅に増大し、
高速動作ができないことになる。つまり、高速バイポー
ラと微細ＰＭＯＳトランジスタとが同一チップ上に形成
できないという問題点を有している。

〔発明の目的〕

本発明の目的は複数の半導体素子が同一基板上の異なる
ウエル領域に形成される場合に、集積度が高い半導体集
積回路装置を提供することにある。

〔発明の概要〕

本発明の半導体集積回路装置は、一方導電型の半導体基
板上に形成される所定導電型の半導体層と、上記半導体
層の表面に露出した複数の他方導電型の第１ウエル領域
と、上記第１ウエル領域の底面を覆い、しかも、上記一
方導電型の半導体基板に隣接し、第１ウエル領域よりも
高い不純物濃度を有する複数の他方導電型の第１埋込み
領域と、上記半導体層の表面において、上記第１ウエル
領域を除く領域に露出した一方導電型の第２ウエル領域
と、上記第２ウエル領域と上記一方導電型の半導体基板
との間にそれぞれ隣接して設けられ且つ上記第１埋込み
領域を除く領域に上記第２ウエル領域よりも高い不純物
濃度を有する一方導電型の第２埋込み領域とからなるこ
とを特徴とする。

〔発明の実施例〕

以下、本発明を実施例によりさらに詳述する。

断面構造及び各部の信号で、第１図以後に示したものと
同一物及び相当物は同一番号で示す。

第５図に本発明の第１の実施例であるBiCMOS ＬＳＩの
断面図を示す。半導体基板１としてＰ⁻型シリコンを用
い、Ｎ^＋及びＰ^＋埋込領域２，４０の上にＮウエル領域
５０、Ｐウエル領域５がそれぞれ形成されている。Ｎウ
エル領域５０の１つには、Ｐ型ベース層３とＮ^＋エミッ
タ層４によって構成された縦型ＮＰＮトランジスタ７０
が形成され、他のＮウエル領域５０には、Ｐ^＋型ソー
ス、Ｐ^＋型ドレイン９、ゲート酸化膜７、ゲート電極８
によって構成されたＰＭＯＳトランジスタ６２が形成さ
れている。また、Ｐウエル領域５内にはＮ^＋ソース、ド
レイン６によって構成されたＮＭＯＳトランジスタ６１
が形成されている。

第５図に於いて、Ｎ^＋埋込領域２を設けることによって
ＮＰＮトランジスタ７０におけるコレクタ抵抗が低減さ
れ、さらに、ＰＭＯＳ部６２でＰ^＋型ドレイン９の空乏
層が伸びてＰ⁻型半導体基板１にパンチスルーするこ
と、および、Ｐ⁻型半導体基板１側からの空乏層の伸び
がＰ^＋型ソース、ドレインにパンチスルーすることがそ
れぞれ防止される。従って、Ｎ^＋埋込領域２をＮウエル
領域５０とＰ⁻型半導体基板１との間にそれぞれ隣接し
て設けることにより、縦型ＮＰＮトランジスタ７０とＰ
ＭＯＳトランジスタ６２とが共存できる。

Ｐ^＋埋込領域４０をＰウエル領域５とＰ⁻型半導体基板
１との間にそれぞれ隣接して設けることによってＰウエ
ル領域５とＰ⁻型半導体基板１とが電位的に接続され、
ＮＭＯＳトランジスタ６１の基板電位が固定されて良好
な電気的特性が達成できる。さらに製造上でも、Ｐウエ
ル領域５形成時の引伸ばし拡散において、Ｐ^＋埋込領域
４０の表面への拡散がおこるため拡散時間を短くできる
利点がある。

上述の如く、Ｎウエル領域５０及びＰウエル領域５の下
にそれぞれＮ^＋埋込領域２とＰ^＋埋込領域４０を設ける
構造によって、Ｎウエル領域５０に縦型ＮＰＮトランジ
スタ７０、ＰＭＯＳトランジスタ６２等の半導体素子
が、そして、導電型の異なるＰウエル領域５にＮＭＯＳ
トランジスタ６１の半導体素子がそれぞれ同一基板上に
実現できる。

以上の構造で、さらに特徴とする点は、Ｎウエル領域５
０がこれに接するＰウエル領域５によって囲まれＮ^＋埋
込領域２がＰ^＋埋込領域４０によって囲まれる様に形成
される点である。

上記の構造では、Ｐウエル領域５がＮウエル領域５０の
アイソレイション層としての働きも兼ねるため、第４図
の従来例に見られる集積度の欠点が改善できる。

さらに、上記構造で良好なアイソレイションが得られる
点を説明するため、第５図の構造を平面的に見た場合の
概略図を第６図に示す。但し、説明をわかり易くするた
めＰウエル領域５とＮウエル領域５０とのＰＮ接合につ
いてのみ考える。また、フィールド酸化膜１１、縦型Ｎ
ＰＮトランジスタ７０のＰベース層３、Ｎエミッタ層
４、各ＭＯＳトランジスタのソ−ス，ドレイン、ゲート
電極等の各半導体素子を構成する上で当然必要ではある
が、上記の説明の上では直接関係しない部分は省略し
た。

第６図から判るように、各Ｎウエル領域５０は、それぞ
れの領域を囲む様に形成されたＰウエル領域５とで作る
ＰＮ接合１００によって基板とアイソレイションされ
る。本実施例のBiCMOS LSIでは、チップサイズを２５ｍ
ｍ^２とし、Ｎウエル領域を最少１００μｍ^２としている
ので、アイソレイション用のＰＮ接合面積はせいぜい５
０００μｍ^２程度にすぎない。一方、上記規模のＬＳＩ
を第１図、第２図に示す従来の構造で製作する場合１０
^７μm²の大面積なＰＮ接合となる。この様に、本実施例
ではアイソレイション用のＰＮ接合面積が実に１／１０
^３に縮少でき良好なアイソレイションが実現されてい
る。

第７図に、本実施例のBiCMOS LSIの製造工程の一例を示
す。（第７図(a)） Ｐ⁻型シリコン基板１の表面にＮ^＋埋込領域２およびＰ
^＋埋込領域４０を形成した後、不純物濃度分布がほぼ均
一なＮ型エピタキシャル層１０を３〜４μｍ程度形成す
る。エピタキシャル層１０の表面を酸化して５０ｎｍ程
度の薄い酸化膜１２を形成し、さらに窒化膜（Ｓｉ_３Ｎ
_４）１３を被覆する。次に、この窒化膜１３のうちＮ^＋
埋込領域２のある部分の窒化膜を除去し、Ｐ^＋埋込領域
４０の上の窒化膜は残すように選択的にエッチングす
る。選択エッチングの方法は公知のホトレジスト加工方
法による。次に、公知のイオン打込み法で窒化膜１３の
無い部分にリンをドープする。リンは薄い酸化膜１２を
通過してＮ型エピタキシャル層１０の表面に打込まれる
が、窒化膜１３のある部分では窒化膜１３のマスキング
によりドープされない。（第７図(b)） リンのイオン打込み後、酸化性の雰囲気中で熱処理する
とリンをドープしてある表面の酸化膜はさらに厚く成長
するが、窒化膜で被覆されている部分の酸化は起らず、
もとの薄い酸化膜厚を維持する。この方法は、LOCOS (L
ocal-Oxidzation of Silicon)法と呼ばれる部分的に酸
化膜を形成する方法として公知である。本実施例では、
厚くなる部分１４の膜厚は１５０ｎｍである。

次に、窒化膜１３を除去しボロンをイオン打込みする。
上述のLOCOS 法による局部酸化工程でリンが打込まれて
いる部分の酸化膜１４を厚くしているのでこの部分では
ボロンが酸化膜中を通過できない。一方、リンがドープ
されていない部分１２の酸化膜厚は薄いままであるか
ら、この薄い酸化膜１２を通してボロンがＮ型エピタキ
シャル層１０の表面に打込まれる。（第７図(c)） 上記方法でドープしたリン、ボロンを１０００℃〜１２
００℃の温度でそれぞれＮ^＋及びＰ^＋埋込領域２，４０
に達するまで引伸し拡散してＮウエル領域５０、Ｐウエ
ル領域５を形成する。

上述したウエル形成方法によれば、リンがドープされた
部分以外のところはすべてボロンがドープされ、本発明
の特徴であるＮウエル領域５０以外をすべてＰウエル領
域５とする構造が実現できる。この製造方法は、Ｎウエ
ル領域５０を位置決めして形成すればＰウエル領域５は
位置決めする必要がないことから自己整合法、いわゆ
る、セルファライン（self-align）法と呼ぶ。（第７図
(d)） 次に、再び窒化膜１３をマスクとするLOCOS法を用い
て、Ｎウエル領域５０、Ｐウエル領域５の表面でその後
にバイポーラトランジスタ、ＭＯＳトランジスタ等の半
導体素子が形成される部分（以後この部分をアクティブ
領域６０と記す）以外の領域に１μmの厚さでアイソレ
イション用の厚い酸化膜１１を形成する。（第７図
(e)） 次に、Ｎウエル領域５０の表面で薄い酸化膜１４（膜厚
〜１５０ｎｍ）部分を除去し、ＮＰＮトランジスタのＰ
型ベース層３を熱拡散法またはイオン打込法により深さ
０．６μm、層抵抗300Ω／□に形成し、次に、アクティ
ブ領域６０の酸化膜を除去して再び良質のゲート酸化膜
７を５０nmの厚さに形成した後、ＭＯＳトランジスタの
ゲートに用いるポリシリコン層８をＣＶＤ（Chemical V
apour Deposition）法により０．３μmの厚さに形成し
てからこのポリシリコン層８をホトレジスト法により所
定の形状にエッチング加工した後の状態を示す。（第７
図(f)） さらに、Ｐ型ベース層３の中に縦型ＮＰＮトランジスタ
のＮ^＋型エミッタ層４と、Ｐウエル領域５のアクティブ
領域表面にＮＭＯＳのソース、ドレイン６、及び、Ｎウ
エル領域５０のアクティブ領域表面にＰＭＯＳのソー
ス、ドレイン９を形成する。本実施例では、Ｎ^＋型エミ
ッタ１４及びNMOSのソース、ドレイン６はそれぞれひ素
をイオン打込みによりドープし、熱処理により０．４μ
mと０．３μmの深さに形成した。ＰＭＯＳのソース、ド
レイン９はボロンのイオン打込み法と熱処理で０．４μ
mの深さに形成する。（第７図(g)） この後、パッシベーション膜としてリンガラス１５をＣ
ＶＤ法により、０．５μmの厚さに形成し、次に各能動
素子のコンタクト窓を同時に形成する。それぞれコンタ
クト領域は、エミッタ４１、ベース３１、ＮＭＯＳのソ
ース・ドレイン８１、ＰＭＯＳのソース・ドレイン９１
である。

第８図は、本発明の第２の実施例の断面概略図である。

第５図の第１の実施例と異なるのは、埋込領域２，４０
の構造であり、Ｎ^＋埋込領域２以外のところをすべてＰ
^＋埋込領域４０とし、Ｎ^＋埋込領域２はＰ^＋埋込領域を
囲む様に設けられている。

即ち、Ｎウエル領域５０とＮ^＋埋込領域２とからなるＮ
型領域をＰ⁻型半導体基板１とアイソレイションする場
合、Ｎ^＋埋込領域２をＰ^＋埋込領域４０の中に点在させ
る構造とすれば、アイソレイション用のＰＮ接合を小さ
い面積にすることができる。

第９図に、上記の埋込領域構造を形成する製造工程の一
例を示す。基本的には、第７図（ａ），（ｂ）の場合と
同様である。（第９図(a)） まず、Ｐ⁻型シリコン基板１に選択的にアンチモンをド
ープしてＮ^＋埋込領域２を形成する。（第９図(b)） 次に窒化膜１３をマスクとしてLOCOS法でＮ^＋埋込領域
２の部分に厚い酸化膜１４を形成し、次にボロンをイオ
ン打込みして、セルファラインでＰ^＋埋込領域４０を形
成する。その後、Ｎ型エピタキシャル層１０を形成し、
第７図（ａ）以後の工程を経て半導体集積回路装置が完
成する。

本実施例の製造工程によれば、第７図に示す製造工程に
比べて、Ｎ^＋，Ｐ^＋埋込領域２，４０をセルファライン
法で形成するためＰ^＋埋込領域４０形成用のマスクが不
要となる。

第１０図は本発明の第３の実施例の断面概略図である。

本実施例に於いては、Ｎ^＋埋込領域２及びＮウエル領域
５０を形成するためのマスク、すなわち、第７図（ａ）
の工程と第９図（ａ）の工程で使用するホトマスクを共
用し、しかも、埋込領域とウエル領域はそれぞれセルフ
ァラインによる製造方法によって形成された構造を示
す。同一マスクを使用しているため、Ｐウエル領域５と
Ｎウエル領域５０との境界と、Ｐ^＋埋込領域４０Ｎ^＋埋
込領域２との境界とがほぼ同一になっているため点が構
造上の特長である。製造方法の上ではマスクの低減が利
点となる。

本発明の第１、第２、第３の実施例によれば、Ｐ⁻型半
導体基板の上にＮ^＋埋込領域を介して形成されたＮウエ
ル領域が、従来例の様なアイソレイション用Ｐ^＋型拡散
層を設けずにＰ⁻型半導体基板とアイソレイションでき
るので、上記Ｎウエル領域内にＰＭＯＳトランジスタを
形成すれば高集積ＣＭＯＳ ＬＳＩが、同じくＮＰＮト
ランジスタを形成すれば、Ｎ^＋埋込領域の存在でコレク
タ抵抗が小さく、高速のバイポーラ素子が、それぞれ同
一チップ内に共存し、高集積、高速の複合ＬＳＩが実現
できる。

また、ＣＭＯＳ部分では、ウエル抵抗がＮ^＋及び、Ｐ^＋
埋込領域の存在によって小さくなるため、CMOS特有の寄
生サイリスタによるラッチアップ現象を防ぐ効果があ
る。さらに、Ｎ^＋埋込領域の存在するＮウエルであるた
め、ウエル層を薄くしても、ＰＭＯＳのドレイン空乏層
がＰ⁻型シリコン基板にパンチスルーすることはないの
で、さらにNPNトランジスタの高速化が図れる。

この様に、ＭＯＳ特性を損うことなく、バイポーラの高
速化が図れることは、コレクタとして高濃度層を設けた
効果によるもので、BiCMOS LSIの様に、バイポーラとＭ
ＯＳが同一チップ上に形成されるＬＳＩに対しては特に
大きな効果を発揮する。

また、実施例で述べたように表面にドープしたリン、ボ
ロンを高温で引伸し拡散すると、表面では不純物濃度が
高く、内部になる程不純物濃度が少ない分布を有するウ
エル領域が形成されることとなる。

ところで、ＰＭＯＳの微細化、高速化を図るためには、
ゲート電極の幅を短くしてソース・ドレイン間の横方向
の寸法を短縮させることが不可欠である。本実施例で
は、上述のようにＮウエル領域の不純物濃度は、半導体
層１０の表面で高く、内部で低い分布になっているた
め、ウエル領域において、ソース・ドレインが形成され
ている表面近傍では濃度が高く、ソース・ドレイン間に
生じる空乏層の横方向のひろがりが抑えられてPMOSの微
細化と高速化が達成できる。同時に、バイポーラ素子部
では、ベース層３の下にＮウエル領域の濃度が特性に影
響を与えるが、ここでの濃度は低くできている結果、ベ
ース・コレクタ接合容量は小さくバイポーラ素子の高速
性も同時に達成される。このように、高速バイポーラと
高集積ＭＯＳ素子を同一の構造のＮ型領域内に両者の特
性を損うことなく形成することができる大きな利点があ
る。

またＮＭＯＳトランジスタが形成されるＰウエル領域も
半導体層の内部で不純物濃度が低い構造のため、ＮＭＯ
Ｓトランジスタのソース、ドレイン接合容量が小さくで
き、同時に、基板バイアス依存性も低減することがで
き、高速素子を実現できる。このように本実施例では、
Ｎウエル領域とＰウエル領域といずれも半導体層表面か
ら内部に向って不純物濃度が減少する濃度分布となって
いる。

本発明の実施例に於いては、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとＮＰＮトランジスタとが同一基板
上に形成されるものを例にして説明したが、これに限定
されずに、縦型ＮＰＮトランジスタと縦型ＰＮＰトラン
ジスタ、横型ＮＰＮトランジスタと縦型ＰＮＰトランジ
スタ、縦型ＮＰＮトランジスタと横型ＮＰＮトランジス
タ、ＰＮＰＮサイリスタと縦型ＰＮＰトランジスタ、抵
抗、キャパシタンス等の一般的にウエル（島）領域が互
いに逆導電型の半導体素子が同一基板上に形成される半
導体集積回路装置に本発明は適用できる。

本発明は、これ等の実施例に限定されることなく本発明
の思想の範囲内で種々の変形が可能である。

〔発明の効果〕

本構造の特徴は、半導体基体と逆導電型のため半導体基
体とは電気的に分離しなければならない半導体領域を形
成するにあたり、アクティブ素子が形成できるウエル領
域と高濃度埋込層との積層半導体領域を素子分離層とし
て兼ね、逆導電型の半導体領域をアイランド状に形成さ
せている点にある。このため、逆導電型の半導体領域の
囲りには、アクティブ素子を自由に任意の位置に配置さ
せることができ、半導体回路を高集積に構成することが
できる。

【図面の簡単な説明】

第１図は従来例であるBiCMOS LSIの一例を示す断面図、
第２図は従来例であるBiCMOS LSIの平面概略図、第３図
は従来例であるＣＭＯＳインバータ回路を示す図、第４
図は従来例であるBiCMOSＬＳＩの他の例を示す断面図、
第５図は本発明の第１の実施例であるBiCMOS LSIの断面
図、第６図は本発明の第１の実施例であるBiCMOS LSIの
概略平面図、第７図は本発明の第１の実施例の製造工程
の一例を示す図、第８図は本発明の第２の実施例である
BiCMOS LSIの断面図、第９図は本発明の第２の実施例の
製造工程の一例を示す図、第１０図は本発明の第３の実
施例であるBiCMOS LSIの断面図である。 １…Ｐ⁻型半導体基板、２…Ｎ^＋埋込領域、５…Ｐウエ
ル領域、１０…Ｎ⁻型エピタキシャル層、４０…Ｐ^＋埋
込領域、５０…Ｎウエル領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 平尾 充 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 向井 藤司 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 亀井 達弥 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭57−162363（ＪＰ，Ａ) 特開 昭57−188862（ＪＰ，Ａ) 特開 昭54−93981（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】一方導電型の半導体基板上に形成される所
   定導電型の半導体層と、 前記半導体層の表面に露出し、露出表面から内部に向か
   って不純物濃度が減少する複数の他方導電型の第１ウエ
   ル領域と、 前記第１ウエル領域の底面を覆い、しかも前記一方導電
   型の半導体基板に隣接し、前記第１ウエル領域よりも高
   い不純物濃度を有する複数の他方導電型の第１埋込み領
   域と、 前記半導体層の表面において、前記第１ウエル領域を除
   く領域に露出し、露出表面から内部に向かって不純物濃
   度が減少する一方導電型の第２ウエル領域と、 前記第２ウエル領域と前記一方導電型の半導体基板との
   間にそれぞれ隣接して設けられ且つ前記第１埋込み領域
   を除く領域に前記第２ウエル領域よりも高い不純物濃度
   を有する一方導電型の第２埋込み領域とからなることを
   特徴とする半導体集積回路装置。