JP2000174035A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JP2000174035A JP2000174035A JP10348591A JP34859198A JP2000174035A JP 2000174035 A JP2000174035 A JP 2000174035A JP 10348591 A JP10348591 A JP 10348591A JP 34859198 A JP34859198 A JP 34859198A JP 2000174035 A JP2000174035 A JP 2000174035A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- forming
- layer
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 Pウェル領域内にNチャネル型のJ−FE
T素子を形成し、且つNPNトランジスタの各領域を共
用して形成することにより、高性能のJ−FET素子を
簡素な製造工程で形成すること。 【解決手段】 N型エピタキシャル層25にP型ウェル
領域26を形成する。NPNトランジスタのベース領域
28を形成すると同時的にJ−FET素子のゲートコン
タクト領域29を形成する。更に、エミッタ領域30を
形成すると同時的にJ−FET素子のソース・ドレイン
領域31、32を形成する。ゲートコンタクト領域29
で囲まれた領域上に、開口部40を有するマスク層41
を形成し、該開口部40を通してN型のチャネル領域3
3とトップゲート領域34を形成する。ウェル領域26
の下部にはP+埋込層23を形成する。
T素子を形成し、且つNPNトランジスタの各領域を共
用して形成することにより、高性能のJ−FET素子を
簡素な製造工程で形成すること。 【解決手段】 N型エピタキシャル層25にP型ウェル
領域26を形成する。NPNトランジスタのベース領域
28を形成すると同時的にJ−FET素子のゲートコン
タクト領域29を形成する。更に、エミッタ領域30を
形成すると同時的にJ−FET素子のソース・ドレイン
領域31、32を形成する。ゲートコンタクト領域29
で囲まれた領域上に、開口部40を有するマスク層41
を形成し、該開口部40を通してN型のチャネル領域3
3とトップゲート領域34を形成する。ウェル領域26
の下部にはP+埋込層23を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関するもので、特にBIP−ICの中に接合型電解
効果トランジスタ(以下J−FETと呼ぶ)を形成した
半導体集積回路装置に関するものである。
置に関するもので、特にBIP−ICの中に接合型電解
効果トランジスタ(以下J−FETと呼ぶ)を形成した
半導体集積回路装置に関するものである。
【0002】
【従来の技術】J−FETは、BIP型素子に比較して
入力インピーダンスが高く、MOS型FET素子に比較
して静電破壊耐量も高いことから、コンデンサマイクロ
ホン用途などに用いられている。この他にも小信号増幅
用として低周波雑音が少ない事、高周波特性が良い事等
の特性を有している。そして、ディスクリート型だけで
なくBIP−ICに集積化されたJ−FETが開発され
ている。
入力インピーダンスが高く、MOS型FET素子に比較
して静電破壊耐量も高いことから、コンデンサマイクロ
ホン用途などに用いられている。この他にも小信号増幅
用として低周波雑音が少ない事、高周波特性が良い事等
の特性を有している。そして、ディスクリート型だけで
なくBIP−ICに集積化されたJ−FETが開発され
ている。
【0003】例えば特開昭58−197885号公報が
その一例であり、図6に示す。まずP型の半導体基板1
には、N型のエピタキシャル層2が積層され、この間に
は、N+型の埋込層3が形成されている。この埋込層3
を囲むようにP+型の分離領域4がエピタキシャル層2
表面から半導体基板1に貫通して形成され、島領域5を
形成している。
その一例であり、図6に示す。まずP型の半導体基板1
には、N型のエピタキシャル層2が積層され、この間に
は、N+型の埋込層3が形成されている。この埋込層3
を囲むようにP+型の分離領域4がエピタキシャル層2
表面から半導体基板1に貫通して形成され、島領域5を
形成している。
【0004】また島領域5の表面には、N+型のトップ
ゲート領域6が形成され、このトップゲート領域6の下
層には、P型のチャネル領域7が形成されている。前記
チャネル領域の両端には、P型のソース領域8、P型の
ドレイン領域9が形成され、外側には高濃度のゲートコ
ンタクト領域10が形成されている。
ゲート領域6が形成され、このトップゲート領域6の下
層には、P型のチャネル領域7が形成されている。前記
チャネル領域の両端には、P型のソース領域8、P型の
ドレイン領域9が形成され、外側には高濃度のゲートコ
ンタクト領域10が形成されている。
【0005】更に、絶縁膜を介して、ソース電極、ドレ
イン電極およびゲート電極がけいせいされて、Pチャネ
ル型のJ−FETとして構成される。
イン電極およびゲート電極がけいせいされて、Pチャネ
ル型のJ−FETとして構成される。
【0006】ゲート領域にPN接合が形成されているた
めここを逆バイアスし、空乏層の大小によりドレイン電
流の制御を行っている。
めここを逆バイアスし、空乏層の大小によりドレイン電
流の制御を行っている。
【0007】
【発明が解決しようとする課題】しかしながら、Pチャ
ネル型J−FETは、キャリア(ホール)のモビリティ
の問題から、SN比が悪い問題があった。そのため、集
積回路内に、SN比の良いNチャネル型のJ−FETを
集積化することが望まれた。
ネル型J−FETは、キャリア(ホール)のモビリティ
の問題から、SN比が悪い問題があった。そのため、集
積回路内に、SN比の良いNチャネル型のJ−FETを
集積化することが望まれた。
【0008】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、第1に、島領域に形成され、ボトムゲート
領域となる一導電型のウェル領域内にNチャネル型J−
FETを形成することで解決するものである。
みて成され、第1に、島領域に形成され、ボトムゲート
領域となる一導電型のウェル領域内にNチャネル型J−
FETを形成することで解決するものである。
【0009】またウェル領域の形成で、Nチャネル型J
−FETが形成でき、しかもBIP−ICの中に作り込
むことができる。
−FETが形成でき、しかもBIP−ICの中に作り込
むことができる。
【0010】更には、ウェル領域と前記ウェル領域の下
層に設けられた前記逆導電型の埋込層との間に一導電型
の埋込層を設けることで、逆バイアスにより発生する空
乏層の形成部分を、ウェル領域と島領域との間から、逆
導電型の埋込層と一導電型の埋込層との間に下降させる
ことができ、空乏層のパンチスルーを発生しにくくして
いる。
層に設けられた前記逆導電型の埋込層との間に一導電型
の埋込層を設けることで、逆バイアスにより発生する空
乏層の形成部分を、ウェル領域と島領域との間から、逆
導電型の埋込層と一導電型の埋込層との間に下降させる
ことができ、空乏層のパンチスルーを発生しにくくして
いる。
【0011】更には、NPNトランジスタのベース拡散
によってJ−FETのゲート導出領域を形成し、エミッ
タ拡散によってソース・ドレイン領域を形成するプロセ
スとすることにより、簡略化した製造プロセスを確立し
ている。
によってJ−FETのゲート導出領域を形成し、エミッ
タ拡散によってソース・ドレイン領域を形成するプロセ
スとすることにより、簡略化した製造プロセスを確立し
ている。
【0012】更には、チャネル領域とトップゲート領域
の形成を、同一マスクを通して行うことによって、更な
る工程の簡素化を図ることができる。
の形成を、同一マスクを通して行うことによって、更な
る工程の簡素化を図ることができる。
【0013】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。
する。
【0014】第1工程:図1(A)参照 P型の半導体基板20を用意する。表面を熱酸化して酸
化膜を形成し、ホトエッチング手法によって酸化膜に開
口部分を形成する。該開口部分に露出する半導体基板2
0表面に、アンチモン(Sb)を拡散してN+型の埋め
込み層21、22を形成する。続いて、酸化膜を形成し
直し、再度ホトエッチング手法によって酸化膜に開口部
分を形成し、基板20表面にボロン(B)をイオン注入
してP+型の埋込層23および分離領域24を形成す
る。
化膜を形成し、ホトエッチング手法によって酸化膜に開
口部分を形成する。該開口部分に露出する半導体基板2
0表面に、アンチモン(Sb)を拡散してN+型の埋め
込み層21、22を形成する。続いて、酸化膜を形成し
直し、再度ホトエッチング手法によって酸化膜に開口部
分を形成し、基板20表面にボロン(B)をイオン注入
してP+型の埋込層23および分離領域24を形成す
る。
【0015】第2工程:図1(B)参照 続いて、前記イオン注入用の酸化膜マスクを取り除いた
後、N型のエピタキシャル層25を気相成長法によって
形成する。膜厚は5〜12μmとし、比抵抗ρ=5〜2
0Ω・cmとする。
後、N型のエピタキシャル層25を気相成長法によって
形成する。膜厚は5〜12μmとし、比抵抗ρ=5〜2
0Ω・cmとする。
【0016】エピタキシャル層を形成した後、エピタキ
シャル層25の表面にSi酸化膜を形成し、ホトエッチ
ング手法によって該Si酸化膜に開口部を形成する。こ
の開口部を通してボロン(B、BF2)をイオン注入し
てP型のウェル領域26を形成する。そして、全体に1
100℃、1〜3時間程度の熱処理を与えることによ
り、下側の分離領域24をエピタキシャル層25の上方
に拡散させる。
シャル層25の表面にSi酸化膜を形成し、ホトエッチ
ング手法によって該Si酸化膜に開口部を形成する。こ
の開口部を通してボロン(B、BF2)をイオン注入し
てP型のウェル領域26を形成する。そして、全体に1
100℃、1〜3時間程度の熱処理を与えることによ
り、下側の分離領域24をエピタキシャル層25の上方
に拡散させる。
【0017】第3工程:図2(A)参照 続いて、この熱処理によりエピタキシャル層25表面に
成長したSi酸化膜の上にイオン注入用のレジストマス
クを形成し、上側の分離領域27に対応する部分の開口
部を介してP型の不純物、ここではボロンをイオン注入
する。そして前記レジストマスクを除去した後、上側と
下側の分離領域24、27が結合するまで、そしてP型
埋め込み層23とP型ウェル領域26とが結合するま
で、同じく1100℃、1〜3時間程度の熱拡散する。
分離領域24、27によって、エピタキシャル層25が
接合型FET(J−FET)を形成すべき第1の領域
と、NPNトランジスタを形成すべき第2の領域とに接
合分離される。
成長したSi酸化膜の上にイオン注入用のレジストマス
クを形成し、上側の分離領域27に対応する部分の開口
部を介してP型の不純物、ここではボロンをイオン注入
する。そして前記レジストマスクを除去した後、上側と
下側の分離領域24、27が結合するまで、そしてP型
埋め込み層23とP型ウェル領域26とが結合するま
で、同じく1100℃、1〜3時間程度の熱拡散する。
分離領域24、27によって、エピタキシャル層25が
接合型FET(J−FET)を形成すべき第1の領域
と、NPNトランジスタを形成すべき第2の領域とに接
合分離される。
【0018】第4工程:図2(B)参照 先の熱処理によってエピタキシャル層25表面に成長し
たSiO2膜を除去した後、再度500Å程度のSiO
2膜を付け直す。SiO2膜上にホトレジスト膜により
イオン注入用マスクを付け、NPNトランジスタのベー
ス領域28とゲートコンタクト領域29に対応する部分
を開口し、ここにベースの不純物であるボロンをイオン
注入する。そしてレジストマスク除去の後、1100
℃、1〜2時間の熱処理によりベース拡散を行う。ベー
ス領域28とゲートコンタクト領域29はP型ウェル領
域26よりは浅い拡散領域とし、ゲートコンタクト領域
29はP型ウェル領域26とN型エピタキシャル層25
とのPN接合の上部を覆うようにして配置されている。
即ち、ゲートコンタクト領域29はウェル領域26の周
辺部分を環状に取り囲んでいる。そして、再度イオン注
入用マスクを付け直し、形成予定のエミッタ領域30、
ソース領域31、ドレイン領域32およびコンタクト領
域35に対応する部分を開口し、ここにN型の不純物で
あるヒ素またはリンをイオン注入する。
たSiO2膜を除去した後、再度500Å程度のSiO
2膜を付け直す。SiO2膜上にホトレジスト膜により
イオン注入用マスクを付け、NPNトランジスタのベー
ス領域28とゲートコンタクト領域29に対応する部分
を開口し、ここにベースの不純物であるボロンをイオン
注入する。そしてレジストマスク除去の後、1100
℃、1〜2時間の熱処理によりベース拡散を行う。ベー
ス領域28とゲートコンタクト領域29はP型ウェル領
域26よりは浅い拡散領域とし、ゲートコンタクト領域
29はP型ウェル領域26とN型エピタキシャル層25
とのPN接合の上部を覆うようにして配置されている。
即ち、ゲートコンタクト領域29はウェル領域26の周
辺部分を環状に取り囲んでいる。そして、再度イオン注
入用マスクを付け直し、形成予定のエミッタ領域30、
ソース領域31、ドレイン領域32およびコンタクト領
域35に対応する部分を開口し、ここにN型の不純物で
あるヒ素またはリンをイオン注入する。
【0019】第5工程:図3(A)参照 更に、レジストマスクを付け直して、チャネル領域33
に対応する部分のSi酸化膜上に開口部40を具備する
マスク層41を形成する。開口部40の端は、ゲートコ
ンタクト領域29の上部に位置して、ウェル領域26の
表面及び環状に形成されたゲートコンタクト領域29の
内周端近傍の表面を露出する。そして、マスク層41の
開口部を通してN型の不純物であるヒ素またはリンを1
×1012〜1013atoms/cm3でイオン注入し、チャネル
領域33を形成する。
に対応する部分のSi酸化膜上に開口部40を具備する
マスク層41を形成する。開口部40の端は、ゲートコ
ンタクト領域29の上部に位置して、ウェル領域26の
表面及び環状に形成されたゲートコンタクト領域29の
内周端近傍の表面を露出する。そして、マスク層41の
開口部を通してN型の不純物であるヒ素またはリンを1
×1012〜1013atoms/cm3でイオン注入し、チャネル
領域33を形成する。
【0020】第6工程:図3(B)参照 マスク層41をそのままに、開口部40を通してP型の
不純物であるB又はBF2を1×1013〜1014atoms/
cm3でイオン注入し、トップゲート領域34を形成す
る。
不純物であるB又はBF2を1×1013〜1014atoms/
cm3でイオン注入し、トップゲート領域34を形成す
る。
【0021】その後前記イオン注入用マスクを取り除
き、1000℃、30〜1時間のエミッタ拡散を行って
エミッタ領域30、ソース領域31、ドレイン領域32
を熱拡散すると共に、チャネル領域33とトップゲート
領域34を熱拡散する。尚、エミッタ拡散の後にチャネ
ル領域33とトップゲート領域34のイオン注入と熱処
理を行っても良い。
き、1000℃、30〜1時間のエミッタ拡散を行って
エミッタ領域30、ソース領域31、ドレイン領域32
を熱拡散すると共に、チャネル領域33とトップゲート
領域34を熱拡散する。尚、エミッタ拡散の後にチャネ
ル領域33とトップゲート領域34のイオン注入と熱処
理を行っても良い。
【0022】第7工程:図4(A)参照 最後に、エピタキシャル層表面のSiO2膜にコンタク
ト孔を開口し、ドレイン電極、ソース電極、ゲート電
極、VCC印加用電極、エミッタ電極、ベース電極およ
びコレクタ電極を形成する。
ト孔を開口し、ドレイン電極、ソース電極、ゲート電
極、VCC印加用電極、エミッタ電極、ベース電極およ
びコレクタ電極を形成する。
【0023】これらの工程によって製造された半導体集
積回路は、分離領域24、27で分離された第1と第2
の領域に、各々NPNトランジスタとJ−FET素子が
形成される。J−FET素子は、ウェル領域26をボト
ムゲートとして構成された素子であり、ゲートコンタク
ト領域29はウェル領域26まで達してボトムゲートと
トップゲートにゲート電位を与え、ソース・ドレイン領
域31、32はチャネル領域33を貫通する深さで形成
されている。
積回路は、分離領域24、27で分離された第1と第2
の領域に、各々NPNトランジスタとJ−FET素子が
形成される。J−FET素子は、ウェル領域26をボト
ムゲートとして構成された素子であり、ゲートコンタク
ト領域29はウェル領域26まで達してボトムゲートと
トップゲートにゲート電位を与え、ソース・ドレイン領
域31、32はチャネル領域33を貫通する深さで形成
されている。
【0024】図4(B)にJ−FET素子の平面図を示
した。ゲートコンタクト領域33は、環状の形状を有
し、トップゲート領域34、チャネル領域33およびウ
ェル領域26の周辺部分に重畳し且つウェル領域26、
チャネル領域33及びトップゲート領域34よりは高不
純物濃度に設計されている。これにより、各領域のPN
接合がエピタキシャル層25表面に露出することを回避
している。環状のゲートコンタクト領域29で囲まれた
部分に、ソース領域31とドレイン領域32とが、帯状
の形状で形成される。そして、ゲートコンタクト領域2
9を介して印加される電圧に応じて、ウェル領域26と
チャネル領域33とのPN接合に形成される空乏層及び
トップゲート領域34とチャネル領域33とのPN接合
に形成される空乏層を制御し、もってソース領域31と
ドレイン領域32との間に流れるチャネル電流を制御す
る。また、ウェル領域26周囲のエピタキシャル層25
には、N+型のコンタクト領域35により、ゲート電極
に印加される電圧以上の電圧(例えば、電源電圧Vc
c)を印加するか、ゲートコンタクト領域29と短絡し
てゲートと同電位を印加するか、接地電位(GND)を
印加するか、もしくは何の電位も印加しないフローティ
ング状態とする。ゲート電位はソース電位よりも低い電
位が与えられるような回路設計がなされる。ゲート信号
として例えば振幅が1V以上程度の大振幅信号が印加さ
れる場合は、VCC電位を与えて、ウェル領域26、エ
ピタキシャル層25および分離領域24、27から成る
寄生PNPトランジスタの動作を防止するのが良い。反
対にゲート信号として例えば振幅がプラスマイナス0.
01〜0.5V程度の微弱振幅信号が印加される場合
は、エピタキシャル層25とウェル領域26との間に大
電位差の逆バイアスを与えるとPN接合の暗電流によっ
て前記微弱信号が認識できなくなる可能性がある。この
場合には、エピタキシャル層25を何の電位も印加しな
いフローティング状態とする等の手法が好ましい。
した。ゲートコンタクト領域33は、環状の形状を有
し、トップゲート領域34、チャネル領域33およびウ
ェル領域26の周辺部分に重畳し且つウェル領域26、
チャネル領域33及びトップゲート領域34よりは高不
純物濃度に設計されている。これにより、各領域のPN
接合がエピタキシャル層25表面に露出することを回避
している。環状のゲートコンタクト領域29で囲まれた
部分に、ソース領域31とドレイン領域32とが、帯状
の形状で形成される。そして、ゲートコンタクト領域2
9を介して印加される電圧に応じて、ウェル領域26と
チャネル領域33とのPN接合に形成される空乏層及び
トップゲート領域34とチャネル領域33とのPN接合
に形成される空乏層を制御し、もってソース領域31と
ドレイン領域32との間に流れるチャネル電流を制御す
る。また、ウェル領域26周囲のエピタキシャル層25
には、N+型のコンタクト領域35により、ゲート電極
に印加される電圧以上の電圧(例えば、電源電圧Vc
c)を印加するか、ゲートコンタクト領域29と短絡し
てゲートと同電位を印加するか、接地電位(GND)を
印加するか、もしくは何の電位も印加しないフローティ
ング状態とする。ゲート電位はソース電位よりも低い電
位が与えられるような回路設計がなされる。ゲート信号
として例えば振幅が1V以上程度の大振幅信号が印加さ
れる場合は、VCC電位を与えて、ウェル領域26、エ
ピタキシャル層25および分離領域24、27から成る
寄生PNPトランジスタの動作を防止するのが良い。反
対にゲート信号として例えば振幅がプラスマイナス0.
01〜0.5V程度の微弱振幅信号が印加される場合
は、エピタキシャル層25とウェル領域26との間に大
電位差の逆バイアスを与えるとPN接合の暗電流によっ
て前記微弱信号が認識できなくなる可能性がある。この
場合には、エピタキシャル層25を何の電位も印加しな
いフローティング状態とする等の手法が好ましい。
【0025】本発明の第1の特徴は、ウェル領域26に
ある。P型のウェル領域26の形成により、この領域に
N型のチャネル領域33の形成が可能となり、BIP−
ICの中にNチャネル型J−FETを形成できる。従っ
て、従来ディスクリート型でしか製品化されていなかっ
たSN比の高いNチャネル型J−FETを、1チップ集
積化でき、これを使用したセット等の組立易さが向上
し、コストメリットも増す。
ある。P型のウェル領域26の形成により、この領域に
N型のチャネル領域33の形成が可能となり、BIP−
ICの中にNチャネル型J−FETを形成できる。従っ
て、従来ディスクリート型でしか製品化されていなかっ
たSN比の高いNチャネル型J−FETを、1チップ集
積化でき、これを使用したセット等の組立易さが向上
し、コストメリットも増す。
【0026】また第2の特徴は、P+型の埋込層23に
ある。例えばコンタクト領域35によってエピタキシャ
ル層25をVCCバイアスし、ボトム/トップゲートに
はVCCより低い電位を印加して逆バイアスを与えるこ
とになるが、該逆バイアスによる空乏層がエピタキシャ
ル層25とウェル領域26との間に広がる。仮にP+型
の埋込層23が省略されると、ウェル領域26の残り膜
厚が少ないので、前記空乏層がチャネル領域33に到達
してパンチスルーしやすくなる。本発明では、P+埋込
層23を設けたことによって、空乏層がP+埋込層23
とN+型の埋込層22とのPN接合に発生し、チャネル
領域33からは遠くなり、パンチスルーしにくくなるの
で、チャネル領域33とボトムゲート(ウェル領域)2
6間の耐電圧特性を向上させることができる。
ある。例えばコンタクト領域35によってエピタキシャ
ル層25をVCCバイアスし、ボトム/トップゲートに
はVCCより低い電位を印加して逆バイアスを与えるこ
とになるが、該逆バイアスによる空乏層がエピタキシャ
ル層25とウェル領域26との間に広がる。仮にP+型
の埋込層23が省略されると、ウェル領域26の残り膜
厚が少ないので、前記空乏層がチャネル領域33に到達
してパンチスルーしやすくなる。本発明では、P+埋込
層23を設けたことによって、空乏層がP+埋込層23
とN+型の埋込層22とのPN接合に発生し、チャネル
領域33からは遠くなり、パンチスルーしにくくなるの
で、チャネル領域33とボトムゲート(ウェル領域)2
6間の耐電圧特性を向上させることができる。
【0027】加えて、NPNトランジスタのベース領域
28の形成と同時的にゲートコンタクト領域29を形成
することによって、製造工程の共用化を測ることが可能
である。
28の形成と同時的にゲートコンタクト領域29を形成
することによって、製造工程の共用化を測ることが可能
である。
【0028】そして、ゲートコンタクト領域29を、ウ
ェル領域26、チャネル領域33、およびトップゲート
領域34が形成するPN接合の端部に重畳させることに
よって、エピタキシャル層25表面(Si酸化膜との界
面)にこれらのPN接合を露出させることが無く、該S
i酸化膜との接触に起因するリーク電流の発生を防止で
きる。また、トップゲート領域34によって、低不純物
濃度のチャネル領域33を酸化膜界面から離間させるこ
とも、リーク低減(低雑音)の効果を生じている。
ェル領域26、チャネル領域33、およびトップゲート
領域34が形成するPN接合の端部に重畳させることに
よって、エピタキシャル層25表面(Si酸化膜との界
面)にこれらのPN接合を露出させることが無く、該S
i酸化膜との接触に起因するリーク電流の発生を防止で
きる。また、トップゲート領域34によって、低不純物
濃度のチャネル領域33を酸化膜界面から離間させるこ
とも、リーク低減(低雑音)の効果を生じている。
【0029】更に、エミッタ領域30の形成と同時的に
ソース・ドレイン領域31、32をも形成する事によっ
て、更なる製造工程の簡素化をも図ることができる。
ソース・ドレイン領域31、32をも形成する事によっ
て、更なる製造工程の簡素化をも図ることができる。
【0030】更に、共通のマスク層41でチャネル領域
33とトップゲート領域34を形成することによって、
更なる製造工程の簡素化をも図ることができる。
33とトップゲート領域34を形成することによって、
更なる製造工程の簡素化をも図ることができる。
【0031】
【発明の効果】本発明によれば、ボトムゲートとなる一
導電型のウェル領域内にNチャネル型J−FETを形成
することにより、SN比の優れたNチャネル型のJ−F
ETを、BIP−ICの中に作り込むことができる利点
を有する。
導電型のウェル領域内にNチャネル型J−FETを形成
することにより、SN比の優れたNチャネル型のJ−F
ETを、BIP−ICの中に作り込むことができる利点
を有する。
【0032】更には、ウェル領域の下層に一導電型の埋
込層を設けることで、逆バイアスにより発生する空乏層
の形成部分をチャネル領域33から遠方に遠ざけること
ができ、空乏層のパンチスルーが発生しにくく、チャネ
ルとボトムゲート間の耐電圧特性を向上させることがで
きる。
込層を設けることで、逆バイアスにより発生する空乏層
の形成部分をチャネル領域33から遠方に遠ざけること
ができ、空乏層のパンチスルーが発生しにくく、チャネ
ルとボトムゲート間の耐電圧特性を向上させることがで
きる。
【0033】更に、NPNトランジスタの各領域の形成
によってゲートコンタクト領域29とソース・ドレイン
領域31、32を形成することにより、製造工程の簡素
化を図ることができる利点を有するものである。
によってゲートコンタクト領域29とソース・ドレイン
領域31、32を形成することにより、製造工程の簡素
化を図ることができる利点を有するものである。
【0034】更に、共通のマスク層41を利用してチャ
ネル領域33とトップゲート領域34を形成することに
より、製造工程の簡素化を更に押し進めることができる
利点を有するものである。
ネル領域33とトップゲート領域34を形成することに
より、製造工程の簡素化を更に押し進めることができる
利点を有するものである。
【図1】本発明を説明する為の断面図である。
【図2】本発明を説明する為の断面図である。
【図3】本発明を説明する為の断面図である。
【図4】本発明を説明する為の(A)断面図(B)平面
図である。
図である。
【図5】従来の半導体集積回路装置を説明する断面図で
ある。
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/73 Fターム(参考) 5F003 BA21 BJ16 BN01 BP01 BP11 BP21 BP31 BP41 5F082 AA40 BA02 BC03 BC08 5F102 FA01 GA12 GB01 GC03 GD04 HC01 HC05 HC07 HC15 HC21
Claims (4)
- 【請求項1】 一導電型の半導体基板の上に逆導電型の
エピタキシャル層を形成する工程と、 前記エピタキシャル層の第1の領域に、一導電型のウェ
ル領域を形成する工程と、 前記エピタキシャル層の第2の領域に、一導電型のベー
ス領域を形成し、同時に前記ウェル領域の表面に前記ゲ
ートコンタクト領域を形成する工程と、 前記ベース領域の表面に逆導電型のエミッタ領域を形成
し、同時に前記ウェル領域の表面にソース・ドレイン領
域を形成する工程と、 前記ウェル領域の表面に、その端が前記ゲートコンタク
ト領域の上部に位置するような開口部分を持つマスク層
を形成する工程と、 前記マスク層をマスクとして逆導電型の不純物をイオン
注入してチャネル領域を形成する工程と、 前記マスク層をマスクとして一導電型の不純物をイオン
注入してトップゲート領域を形成する工程と、を具備す
ることを特徴とする半導体集積回路の製造方法。 - 【請求項2】 前記ゲートコンタクト領域が前記ウェル
領域と前記エピタキシャル層との境界部に重畳している
ことを特徴とする請求項1記載の半導体集積回路の製造
方法。 - 【請求項3】 前記ゲートコンタクト領域が前記チャネ
ル領域の端部及び前記トップゲート領域の端部に重畳し
ていることを特徴とする請求項1記載の半導体集積回路
の製造方法。 - 【請求項4】 前記ウェル領域と前記ウェル領域の下層
に設けられた前記逆導電型の埋込層との間に一導電型の
埋込層を設けた事を特徴とする請求項1記載の半導体集
積回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34859198A JP3454734B2 (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34859198A JP3454734B2 (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003139923A Division JP3992645B2 (ja) | 2003-05-19 | 2003-05-19 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000174035A true JP2000174035A (ja) | 2000-06-23 |
JP3454734B2 JP3454734B2 (ja) | 2003-10-06 |
Family
ID=18398047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34859198A Expired - Fee Related JP3454734B2 (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3454734B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007075759A3 (en) * | 2005-12-22 | 2007-08-16 | Analog Devices Inc | Jfet with drain and/or source modification implant |
WO2011053464A1 (en) * | 2009-11-02 | 2011-05-05 | Analog Devices, Inc. | Junction field effect transistor |
US8390039B2 (en) | 2009-11-02 | 2013-03-05 | Analog Devices, Inc. | Junction field effect transistor |
CN103098209A (zh) * | 2010-09-13 | 2013-05-08 | 美国亚德诺半导体公司 | 用于电压保护的结型场效晶体管 |
-
1998
- 1998-12-08 JP JP34859198A patent/JP3454734B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007075759A3 (en) * | 2005-12-22 | 2007-08-16 | Analog Devices Inc | Jfet with drain and/or source modification implant |
US7411231B2 (en) | 2005-12-22 | 2008-08-12 | Analog Devices, Inc. | JFET with drain and/or source modification implant |
WO2011053464A1 (en) * | 2009-11-02 | 2011-05-05 | Analog Devices, Inc. | Junction field effect transistor |
US8193046B2 (en) | 2009-11-02 | 2012-06-05 | Analog Devices, Inc. | Junction field effect transistor |
US8390039B2 (en) | 2009-11-02 | 2013-03-05 | Analog Devices, Inc. | Junction field effect transistor |
US8513713B2 (en) | 2009-11-02 | 2013-08-20 | Analog Devices, Inc. | Junction field effect transistor with region of reduced doping |
CN103098209A (zh) * | 2010-09-13 | 2013-05-08 | 美国亚德诺半导体公司 | 用于电压保护的结型场效晶体管 |
US8462477B2 (en) | 2010-09-13 | 2013-06-11 | Analog Devices, Inc. | Junction field effect transistor for voltage protection |
Also Published As
Publication number | Publication date |
---|---|
JP3454734B2 (ja) | 2003-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0481337B2 (ja) | ||
JPH10214907A (ja) | 半導体装置およびその製造方法 | |
JPH0348458A (ja) | Bi―CMOS集積回路およびその製造方法 | |
JP3634660B2 (ja) | 半導体装置 | |
JP3454734B2 (ja) | 半導体集積回路の製造方法 | |
JP3762556B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JP3077742B2 (ja) | 半導体装置及びその製造方法 | |
JP3992645B2 (ja) | 半導体集積回路 | |
KR100618789B1 (ko) | 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 | |
JP2575876B2 (ja) | 半導体装置 | |
JP2611450B2 (ja) | 半導体集積回路及びその製造方法 | |
JP2001291781A (ja) | 半導体装置の製造方法 | |
JP3634659B2 (ja) | 半導体装置 | |
JP3097095B2 (ja) | 半導体装置の製造方法 | |
JP3439149B2 (ja) | 半導体装置 | |
JPH03262154A (ja) | BiCMOS型半導体集積回路の製造方法 | |
JPS61269360A (ja) | 半導体装置とその製造方法 | |
EP0961316A2 (en) | Method of making an integrated vertical bipolar transistor | |
JP2924038B2 (ja) | 半導体装置 | |
JP2953061B2 (ja) | 高耐圧mosトランジスタとその製造方法 | |
JPH0997853A (ja) | 半導体集積回路とその製造方法 | |
JP3400234B2 (ja) | 半導体装置 | |
JP2000286194A (ja) | 半導体装置 | |
JPH07249636A (ja) | 半導体装置及びその製造方法 | |
JP5017744B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |