JP2000174035A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP2000174035A JP2000174035A JP10348591A JP34859198A JP2000174035A JP 2000174035 A JP2000174035 A JP 2000174035A JP 10348591 A JP10348591 A JP 10348591A JP 34859198 A JP34859198 A JP 34859198A JP 2000174035 A JP2000174035 A JP 2000174035A
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Abstract
(57)【要約】
【課題】 Ｐウェル領域内にＮチャネル型のＪ−ＦＥ
Ｔ素子を形成し、且つＮＰＮトランジスタの各領域を共
用して形成することにより、高性能のＪ−ＦＥＴ素子を
簡素な製造工程で形成すること。 【解決手段】 Ｎ型エピタキシャル層２５にＰ型ウェル
領域２６を形成する。ＮＰＮトランジスタのベース領域
２８を形成すると同時的にＪ−ＦＥＴ素子のゲートコン
タクト領域２９を形成する。更に、エミッタ領域３０を
形成すると同時的にＪ−ＦＥＴ素子のソース・ドレイン
領域３１、３２を形成する。ゲートコンタクト領域２９
で囲まれた領域上に、開口部４０を有するマスク層４１
を形成し、該開口部４０を通してＮ型のチャネル領域３
３とトップゲート領域３４を形成する。ウェル領域２６
の下部にはＰ＋埋込層２３を形成する。
Ｔ素子を形成し、且つＮＰＮトランジスタの各領域を共
用して形成することにより、高性能のＪ−ＦＥＴ素子を
簡素な製造工程で形成すること。 【解決手段】 Ｎ型エピタキシャル層２５にＰ型ウェル
領域２６を形成する。ＮＰＮトランジスタのベース領域
２８を形成すると同時的にＪ−ＦＥＴ素子のゲートコン
タクト領域２９を形成する。更に、エミッタ領域３０を
形成すると同時的にＪ−ＦＥＴ素子のソース・ドレイン
領域３１、３２を形成する。ゲートコンタクト領域２９
で囲まれた領域上に、開口部４０を有するマスク層４１
を形成し、該開口部４０を通してＮ型のチャネル領域３
３とトップゲート領域３４を形成する。ウェル領域２６
の下部にはＰ＋埋込層２３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関するもので、特にＢＩＰ−ＩＣの中に接合型電解
効果トランジスタ（以下Ｊ−ＦＥＴと呼ぶ）を形成した
半導体集積回路装置に関するものである。
置に関するもので、特にＢＩＰ−ＩＣの中に接合型電解
効果トランジスタ（以下Ｊ−ＦＥＴと呼ぶ）を形成した
半導体集積回路装置に関するものである。
【０００２】
【従来の技術】Ｊ−ＦＥＴは、ＢＩＰ型素子に比較して
入力インピーダンスが高く、ＭＯＳ型ＦＥＴ素子に比較
して静電破壊耐量も高いことから、コンデンサマイクロ
ホン用途などに用いられている。この他にも小信号増幅
用として低周波雑音が少ない事、高周波特性が良い事等
の特性を有している。そして、ディスクリート型だけで
なくＢＩＰ−ＩＣに集積化されたＪ−ＦＥＴが開発され
ている。
入力インピーダンスが高く、ＭＯＳ型ＦＥＴ素子に比較
して静電破壊耐量も高いことから、コンデンサマイクロ
ホン用途などに用いられている。この他にも小信号増幅
用として低周波雑音が少ない事、高周波特性が良い事等
の特性を有している。そして、ディスクリート型だけで
なくＢＩＰ−ＩＣに集積化されたＪ−ＦＥＴが開発され
ている。
【０００３】例えば特開昭５８−１９７８８５号公報が
その一例であり、図６に示す。まずＰ型の半導体基板１
には、Ｎ型のエピタキシャル層２が積層され、この間に
は、Ｎ＋型の埋込層３が形成されている。この埋込層３
を囲むようにＰ＋型の分離領域４がエピタキシャル層２
表面から半導体基板１に貫通して形成され、島領域５を
形成している。
その一例であり、図６に示す。まずＰ型の半導体基板１
には、Ｎ型のエピタキシャル層２が積層され、この間に
は、Ｎ＋型の埋込層３が形成されている。この埋込層３
を囲むようにＰ＋型の分離領域４がエピタキシャル層２
表面から半導体基板１に貫通して形成され、島領域５を
形成している。
【０００４】また島領域５の表面には、Ｎ＋型のトップ
ゲート領域６が形成され、このトップゲート領域６の下
層には、Ｐ型のチャネル領域７が形成されている。前記
チャネル領域の両端には、Ｐ型のソース領域８、Ｐ型の
ドレイン領域９が形成され、外側には高濃度のゲートコ
ンタクト領域１０が形成されている。
ゲート領域６が形成され、このトップゲート領域６の下
層には、Ｐ型のチャネル領域７が形成されている。前記
チャネル領域の両端には、Ｐ型のソース領域８、Ｐ型の
ドレイン領域９が形成され、外側には高濃度のゲートコ
ンタクト領域１０が形成されている。
【０００５】更に、絶縁膜を介して、ソース電極、ドレ
イン電極およびゲート電極がけいせいされて、Ｐチャネ
ル型のＪ−ＦＥＴとして構成される。
イン電極およびゲート電極がけいせいされて、Ｐチャネ
ル型のＪ−ＦＥＴとして構成される。
【０００６】ゲート領域にＰＮ接合が形成されているた
めここを逆バイアスし、空乏層の大小によりドレイン電
流の制御を行っている。
めここを逆バイアスし、空乏層の大小によりドレイン電
流の制御を行っている。
【０００７】
【発明が解決しようとする課題】しかしながら、Ｐチャ
ネル型Ｊ−ＦＥＴは、キャリア（ホール）のモビリティ
の問題から、ＳＮ比が悪い問題があった。そのため、集
積回路内に、ＳＮ比の良いＮチャネル型のＪ−ＦＥＴを
集積化することが望まれた。
ネル型Ｊ−ＦＥＴは、キャリア（ホール）のモビリティ
の問題から、ＳＮ比が悪い問題があった。そのため、集
積回路内に、ＳＮ比の良いＮチャネル型のＪ−ＦＥＴを
集積化することが望まれた。
【０００８】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、第１に、島領域に形成され、ボトムゲート
領域となる一導電型のウェル領域内にＮチャネル型Ｊ−
ＦＥＴを形成することで解決するものである。
みて成され、第１に、島領域に形成され、ボトムゲート
領域となる一導電型のウェル領域内にＮチャネル型Ｊ−
ＦＥＴを形成することで解決するものである。
【０００９】またウェル領域の形成で、Ｎチャネル型Ｊ
−ＦＥＴが形成でき、しかもＢＩＰ−ＩＣの中に作り込
むことができる。
−ＦＥＴが形成でき、しかもＢＩＰ−ＩＣの中に作り込
むことができる。
【００１０】更には、ウェル領域と前記ウェル領域の下
層に設けられた前記逆導電型の埋込層との間に一導電型
の埋込層を設けることで、逆バイアスにより発生する空
乏層の形成部分を、ウェル領域と島領域との間から、逆
導電型の埋込層と一導電型の埋込層との間に下降させる
ことができ、空乏層のパンチスルーを発生しにくくして
いる。
層に設けられた前記逆導電型の埋込層との間に一導電型
の埋込層を設けることで、逆バイアスにより発生する空
乏層の形成部分を、ウェル領域と島領域との間から、逆
導電型の埋込層と一導電型の埋込層との間に下降させる
ことができ、空乏層のパンチスルーを発生しにくくして
いる。
【００１１】更には、ＮＰＮトランジスタのベース拡散
によってＪ−ＦＥＴのゲート導出領域を形成し、エミッ
タ拡散によってソース・ドレイン領域を形成するプロセ
スとすることにより、簡略化した製造プロセスを確立し
ている。
によってＪ−ＦＥＴのゲート導出領域を形成し、エミッ
タ拡散によってソース・ドレイン領域を形成するプロセ
スとすることにより、簡略化した製造プロセスを確立し
ている。
【００１２】更には、チャネル領域とトップゲート領域
の形成を、同一マスクを通して行うことによって、更な
る工程の簡素化を図ることができる。
の形成を、同一マスクを通して行うことによって、更な
る工程の簡素化を図ることができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。
する。
【００１４】第１工程：図１（Ａ）参照 Ｐ型の半導体基板２０を用意する。表面を熱酸化して酸
化膜を形成し、ホトエッチング手法によって酸化膜に開
口部分を形成する。該開口部分に露出する半導体基板２
０表面に、アンチモン（Ｓｂ）を拡散してＮ＋型の埋め
込み層２１、２２を形成する。続いて、酸化膜を形成し
直し、再度ホトエッチング手法によって酸化膜に開口部
分を形成し、基板２０表面にボロン（Ｂ）をイオン注入
してＰ＋型の埋込層２３および分離領域２４を形成す
る。
化膜を形成し、ホトエッチング手法によって酸化膜に開
口部分を形成する。該開口部分に露出する半導体基板２
０表面に、アンチモン（Ｓｂ）を拡散してＮ＋型の埋め
込み層２１、２２を形成する。続いて、酸化膜を形成し
直し、再度ホトエッチング手法によって酸化膜に開口部
分を形成し、基板２０表面にボロン（Ｂ）をイオン注入
してＰ＋型の埋込層２３および分離領域２４を形成す
る。
【００１５】第２工程：図１（Ｂ）参照 続いて、前記イオン注入用の酸化膜マスクを取り除いた
後、Ｎ型のエピタキシャル層２５を気相成長法によって
形成する。膜厚は５〜１２μｍとし、比抵抗ρ＝５〜２
０Ω・ｃｍとする。
後、Ｎ型のエピタキシャル層２５を気相成長法によって
形成する。膜厚は５〜１２μｍとし、比抵抗ρ＝５〜２
０Ω・ｃｍとする。
【００１６】エピタキシャル層を形成した後、エピタキ
シャル層２５の表面にＳｉ酸化膜を形成し、ホトエッチ
ング手法によって該Ｓｉ酸化膜に開口部を形成する。こ
の開口部を通してボロン（Ｂ、ＢＦ２）をイオン注入し
てＰ型のウェル領域２６を形成する。そして、全体に１
１００℃、１〜３時間程度の熱処理を与えることによ
り、下側の分離領域２４をエピタキシャル層２５の上方
に拡散させる。
シャル層２５の表面にＳｉ酸化膜を形成し、ホトエッチ
ング手法によって該Ｓｉ酸化膜に開口部を形成する。こ
の開口部を通してボロン（Ｂ、ＢＦ２）をイオン注入し
てＰ型のウェル領域２６を形成する。そして、全体に１
１００℃、１〜３時間程度の熱処理を与えることによ
り、下側の分離領域２４をエピタキシャル層２５の上方
に拡散させる。
【００１７】第３工程：図２（Ａ）参照 続いて、この熱処理によりエピタキシャル層２５表面に
成長したＳｉ酸化膜の上にイオン注入用のレジストマス
クを形成し、上側の分離領域２７に対応する部分の開口
部を介してＰ型の不純物、ここではボロンをイオン注入
する。そして前記レジストマスクを除去した後、上側と
下側の分離領域２４、２７が結合するまで、そしてＰ型
埋め込み層２３とＰ型ウェル領域２６とが結合するま
で、同じく１１００℃、１〜３時間程度の熱拡散する。
分離領域２４、２７によって、エピタキシャル層２５が
接合型ＦＥＴ（Ｊ−ＦＥＴ）を形成すべき第１の領域
と、ＮＰＮトランジスタを形成すべき第２の領域とに接
合分離される。
成長したＳｉ酸化膜の上にイオン注入用のレジストマス
クを形成し、上側の分離領域２７に対応する部分の開口
部を介してＰ型の不純物、ここではボロンをイオン注入
する。そして前記レジストマスクを除去した後、上側と
下側の分離領域２４、２７が結合するまで、そしてＰ型
埋め込み層２３とＰ型ウェル領域２６とが結合するま
で、同じく１１００℃、１〜３時間程度の熱拡散する。
分離領域２４、２７によって、エピタキシャル層２５が
接合型ＦＥＴ（Ｊ−ＦＥＴ）を形成すべき第１の領域
と、ＮＰＮトランジスタを形成すべき第２の領域とに接
合分離される。
【００１８】第４工程：図２（Ｂ）参照 先の熱処理によってエピタキシャル層２５表面に成長し
たＳｉＯ２膜を除去した後、再度５００Å程度のＳｉＯ
２膜を付け直す。ＳｉＯ２膜上にホトレジスト膜により
イオン注入用マスクを付け、ＮＰＮトランジスタのベー
ス領域２８とゲートコンタクト領域２９に対応する部分
を開口し、ここにベースの不純物であるボロンをイオン
注入する。そしてレジストマスク除去の後、１１００
℃、１〜２時間の熱処理によりベース拡散を行う。ベー
ス領域２８とゲートコンタクト領域２９はＰ型ウェル領
域２６よりは浅い拡散領域とし、ゲートコンタクト領域
２９はＰ型ウェル領域２６とＮ型エピタキシャル層２５
とのＰＮ接合の上部を覆うようにして配置されている。
即ち、ゲートコンタクト領域２９はウェル領域２６の周
辺部分を環状に取り囲んでいる。そして、再度イオン注
入用マスクを付け直し、形成予定のエミッタ領域３０、
ソース領域３１、ドレイン領域３２およびコンタクト領
域３５に対応する部分を開口し、ここにＮ型の不純物で
あるヒ素またはリンをイオン注入する。
たＳｉＯ２膜を除去した後、再度５００Å程度のＳｉＯ
２膜を付け直す。ＳｉＯ２膜上にホトレジスト膜により
イオン注入用マスクを付け、ＮＰＮトランジスタのベー
ス領域２８とゲートコンタクト領域２９に対応する部分
を開口し、ここにベースの不純物であるボロンをイオン
注入する。そしてレジストマスク除去の後、１１００
℃、１〜２時間の熱処理によりベース拡散を行う。ベー
ス領域２８とゲートコンタクト領域２９はＰ型ウェル領
域２６よりは浅い拡散領域とし、ゲートコンタクト領域
２９はＰ型ウェル領域２６とＮ型エピタキシャル層２５
とのＰＮ接合の上部を覆うようにして配置されている。
即ち、ゲートコンタクト領域２９はウェル領域２６の周
辺部分を環状に取り囲んでいる。そして、再度イオン注
入用マスクを付け直し、形成予定のエミッタ領域３０、
ソース領域３１、ドレイン領域３２およびコンタクト領
域３５に対応する部分を開口し、ここにＮ型の不純物で
あるヒ素またはリンをイオン注入する。
【００１９】第５工程：図３（Ａ）参照 更に、レジストマスクを付け直して、チャネル領域３３
に対応する部分のＳｉ酸化膜上に開口部４０を具備する
マスク層４１を形成する。開口部４０の端は、ゲートコ
ンタクト領域２９の上部に位置して、ウェル領域２６の
表面及び環状に形成されたゲートコンタクト領域２９の
内周端近傍の表面を露出する。そして、マスク層４１の
開口部を通してＮ型の不純物であるヒ素またはリンを１
×１０12〜１０13atoms／cm3でイオン注入し、チャネル
領域３３を形成する。
に対応する部分のＳｉ酸化膜上に開口部４０を具備する
マスク層４１を形成する。開口部４０の端は、ゲートコ
ンタクト領域２９の上部に位置して、ウェル領域２６の
表面及び環状に形成されたゲートコンタクト領域２９の
内周端近傍の表面を露出する。そして、マスク層４１の
開口部を通してＮ型の不純物であるヒ素またはリンを１
×１０12〜１０13atoms／cm3でイオン注入し、チャネル
領域３３を形成する。
【００２０】第６工程：図３（Ｂ）参照 マスク層４１をそのままに、開口部４０を通してＰ型の
不純物であるＢ又はＢＦ2を１×１０13〜１０14atoms／
cm3でイオン注入し、トップゲート領域３４を形成す
る。
不純物であるＢ又はＢＦ2を１×１０13〜１０14atoms／
cm3でイオン注入し、トップゲート領域３４を形成す
る。
【００２１】その後前記イオン注入用マスクを取り除
き、１０００℃、３０〜１時間のエミッタ拡散を行って
エミッタ領域３０、ソース領域３１、ドレイン領域３２
を熱拡散すると共に、チャネル領域３３とトップゲート
領域３４を熱拡散する。尚、エミッタ拡散の後にチャネ
ル領域３３とトップゲート領域３４のイオン注入と熱処
理を行っても良い。
き、１０００℃、３０〜１時間のエミッタ拡散を行って
エミッタ領域３０、ソース領域３１、ドレイン領域３２
を熱拡散すると共に、チャネル領域３３とトップゲート
領域３４を熱拡散する。尚、エミッタ拡散の後にチャネ
ル領域３３とトップゲート領域３４のイオン注入と熱処
理を行っても良い。
【００２２】第７工程：図４（Ａ）参照 最後に、エピタキシャル層表面のＳｉＯ２膜にコンタク
ト孔を開口し、ドレイン電極、ソース電極、ゲート電
極、ＶＣＣ印加用電極、エミッタ電極、ベース電極およ
びコレクタ電極を形成する。
ト孔を開口し、ドレイン電極、ソース電極、ゲート電
極、ＶＣＣ印加用電極、エミッタ電極、ベース電極およ
びコレクタ電極を形成する。
【００２３】これらの工程によって製造された半導体集
積回路は、分離領域２４、２７で分離された第１と第２
の領域に、各々ＮＰＮトランジスタとＪ−ＦＥＴ素子が
形成される。Ｊ−ＦＥＴ素子は、ウェル領域２６をボト
ムゲートとして構成された素子であり、ゲートコンタク
ト領域２９はウェル領域２６まで達してボトムゲートと
トップゲートにゲート電位を与え、ソース・ドレイン領
域３１、３２はチャネル領域３３を貫通する深さで形成
されている。
積回路は、分離領域２４、２７で分離された第１と第２
の領域に、各々ＮＰＮトランジスタとＪ−ＦＥＴ素子が
形成される。Ｊ−ＦＥＴ素子は、ウェル領域２６をボト
ムゲートとして構成された素子であり、ゲートコンタク
ト領域２９はウェル領域２６まで達してボトムゲートと
トップゲートにゲート電位を与え、ソース・ドレイン領
域３１、３２はチャネル領域３３を貫通する深さで形成
されている。
【００２４】図４（Ｂ）にＪ−ＦＥＴ素子の平面図を示
した。ゲートコンタクト領域３３は、環状の形状を有
し、トップゲート領域３４、チャネル領域３３およびウ
ェル領域２６の周辺部分に重畳し且つウェル領域２６、
チャネル領域３３及びトップゲート領域３４よりは高不
純物濃度に設計されている。これにより、各領域のＰＮ
接合がエピタキシャル層２５表面に露出することを回避
している。環状のゲートコンタクト領域２９で囲まれた
部分に、ソース領域３１とドレイン領域３２とが、帯状
の形状で形成される。そして、ゲートコンタクト領域２
９を介して印加される電圧に応じて、ウェル領域２６と
チャネル領域３３とのＰＮ接合に形成される空乏層及び
トップゲート領域３４とチャネル領域３３とのＰＮ接合
に形成される空乏層を制御し、もってソース領域３１と
ドレイン領域３２との間に流れるチャネル電流を制御す
る。また、ウェル領域２６周囲のエピタキシャル層２５
には、Ｎ＋型のコンタクト領域３５により、ゲート電極
に印加される電圧以上の電圧（例えば、電源電圧Ｖｃ
ｃ）を印加するか、ゲートコンタクト領域２９と短絡し
てゲートと同電位を印加するか、接地電位（ＧＮＤ）を
印加するか、もしくは何の電位も印加しないフローティ
ング状態とする。ゲート電位はソース電位よりも低い電
位が与えられるような回路設計がなされる。ゲート信号
として例えば振幅が１Ｖ以上程度の大振幅信号が印加さ
れる場合は、ＶＣＣ電位を与えて、ウェル領域２６、エ
ピタキシャル層２５および分離領域２４、２７から成る
寄生ＰＮＰトランジスタの動作を防止するのが良い。反
対にゲート信号として例えば振幅がプラスマイナス０．
０１〜０．５Ｖ程度の微弱振幅信号が印加される場合
は、エピタキシャル層２５とウェル領域２６との間に大
電位差の逆バイアスを与えるとＰＮ接合の暗電流によっ
て前記微弱信号が認識できなくなる可能性がある。この
場合には、エピタキシャル層２５を何の電位も印加しな
いフローティング状態とする等の手法が好ましい。
した。ゲートコンタクト領域３３は、環状の形状を有
し、トップゲート領域３４、チャネル領域３３およびウ
ェル領域２６の周辺部分に重畳し且つウェル領域２６、
チャネル領域３３及びトップゲート領域３４よりは高不
純物濃度に設計されている。これにより、各領域のＰＮ
接合がエピタキシャル層２５表面に露出することを回避
している。環状のゲートコンタクト領域２９で囲まれた
部分に、ソース領域３１とドレイン領域３２とが、帯状
の形状で形成される。そして、ゲートコンタクト領域２
９を介して印加される電圧に応じて、ウェル領域２６と
チャネル領域３３とのＰＮ接合に形成される空乏層及び
トップゲート領域３４とチャネル領域３３とのＰＮ接合
に形成される空乏層を制御し、もってソース領域３１と
ドレイン領域３２との間に流れるチャネル電流を制御す
る。また、ウェル領域２６周囲のエピタキシャル層２５
には、Ｎ＋型のコンタクト領域３５により、ゲート電極
に印加される電圧以上の電圧（例えば、電源電圧Ｖｃ
ｃ）を印加するか、ゲートコンタクト領域２９と短絡し
てゲートと同電位を印加するか、接地電位（ＧＮＤ）を
印加するか、もしくは何の電位も印加しないフローティ
ング状態とする。ゲート電位はソース電位よりも低い電
位が与えられるような回路設計がなされる。ゲート信号
として例えば振幅が１Ｖ以上程度の大振幅信号が印加さ
れる場合は、ＶＣＣ電位を与えて、ウェル領域２６、エ
ピタキシャル層２５および分離領域２４、２７から成る
寄生ＰＮＰトランジスタの動作を防止するのが良い。反
対にゲート信号として例えば振幅がプラスマイナス０．
０１〜０．５Ｖ程度の微弱振幅信号が印加される場合
は、エピタキシャル層２５とウェル領域２６との間に大
電位差の逆バイアスを与えるとＰＮ接合の暗電流によっ
て前記微弱信号が認識できなくなる可能性がある。この
場合には、エピタキシャル層２５を何の電位も印加しな
いフローティング状態とする等の手法が好ましい。
【００２５】本発明の第１の特徴は、ウェル領域２６に
ある。Ｐ型のウェル領域２６の形成により、この領域に
Ｎ型のチャネル領域３３の形成が可能となり、ＢＩＰ−
ＩＣの中にＮチャネル型Ｊ−ＦＥＴを形成できる。従っ
て、従来ディスクリート型でしか製品化されていなかっ
たＳＮ比の高いＮチャネル型Ｊ−ＦＥＴを、１チップ集
積化でき、これを使用したセット等の組立易さが向上
し、コストメリットも増す。
ある。Ｐ型のウェル領域２６の形成により、この領域に
Ｎ型のチャネル領域３３の形成が可能となり、ＢＩＰ−
ＩＣの中にＮチャネル型Ｊ−ＦＥＴを形成できる。従っ
て、従来ディスクリート型でしか製品化されていなかっ
たＳＮ比の高いＮチャネル型Ｊ−ＦＥＴを、１チップ集
積化でき、これを使用したセット等の組立易さが向上
し、コストメリットも増す。
【００２６】また第２の特徴は、Ｐ＋型の埋込層２３に
ある。例えばコンタクト領域３５によってエピタキシャ
ル層２５をＶＣＣバイアスし、ボトム／トップゲートに
はＶＣＣより低い電位を印加して逆バイアスを与えるこ
とになるが、該逆バイアスによる空乏層がエピタキシャ
ル層２５とウェル領域２６との間に広がる。仮にＰ＋型
の埋込層２３が省略されると、ウェル領域２６の残り膜
厚が少ないので、前記空乏層がチャネル領域３３に到達
してパンチスルーしやすくなる。本発明では、Ｐ＋埋込
層２３を設けたことによって、空乏層がＰ＋埋込層２３
とＮ＋型の埋込層２２とのＰＮ接合に発生し、チャネル
領域３３からは遠くなり、パンチスルーしにくくなるの
で、チャネル領域３３とボトムゲート（ウェル領域）２
６間の耐電圧特性を向上させることができる。
ある。例えばコンタクト領域３５によってエピタキシャ
ル層２５をＶＣＣバイアスし、ボトム／トップゲートに
はＶＣＣより低い電位を印加して逆バイアスを与えるこ
とになるが、該逆バイアスによる空乏層がエピタキシャ
ル層２５とウェル領域２６との間に広がる。仮にＰ＋型
の埋込層２３が省略されると、ウェル領域２６の残り膜
厚が少ないので、前記空乏層がチャネル領域３３に到達
してパンチスルーしやすくなる。本発明では、Ｐ＋埋込
層２３を設けたことによって、空乏層がＰ＋埋込層２３
とＮ＋型の埋込層２２とのＰＮ接合に発生し、チャネル
領域３３からは遠くなり、パンチスルーしにくくなるの
で、チャネル領域３３とボトムゲート（ウェル領域）２
６間の耐電圧特性を向上させることができる。
【００２７】加えて、ＮＰＮトランジスタのベース領域
２８の形成と同時的にゲートコンタクト領域２９を形成
することによって、製造工程の共用化を測ることが可能
である。
２８の形成と同時的にゲートコンタクト領域２９を形成
することによって、製造工程の共用化を測ることが可能
である。
【００２８】そして、ゲートコンタクト領域２９を、ウ
ェル領域２６、チャネル領域３３、およびトップゲート
領域３４が形成するＰＮ接合の端部に重畳させることに
よって、エピタキシャル層２５表面（Ｓｉ酸化膜との界
面）にこれらのＰＮ接合を露出させることが無く、該Ｓ
ｉ酸化膜との接触に起因するリーク電流の発生を防止で
きる。また、トップゲート領域３４によって、低不純物
濃度のチャネル領域３３を酸化膜界面から離間させるこ
とも、リーク低減（低雑音）の効果を生じている。
ェル領域２６、チャネル領域３３、およびトップゲート
領域３４が形成するＰＮ接合の端部に重畳させることに
よって、エピタキシャル層２５表面（Ｓｉ酸化膜との界
面）にこれらのＰＮ接合を露出させることが無く、該Ｓ
ｉ酸化膜との接触に起因するリーク電流の発生を防止で
きる。また、トップゲート領域３４によって、低不純物
濃度のチャネル領域３３を酸化膜界面から離間させるこ
とも、リーク低減（低雑音）の効果を生じている。
【００２９】更に、エミッタ領域３０の形成と同時的に
ソース・ドレイン領域３１、３２をも形成する事によっ
て、更なる製造工程の簡素化をも図ることができる。
ソース・ドレイン領域３１、３２をも形成する事によっ
て、更なる製造工程の簡素化をも図ることができる。
【００３０】更に、共通のマスク層４１でチャネル領域
３３とトップゲート領域３４を形成することによって、
更なる製造工程の簡素化をも図ることができる。
３３とトップゲート領域３４を形成することによって、
更なる製造工程の簡素化をも図ることができる。
【００３１】
【発明の効果】本発明によれば、ボトムゲートとなる一
導電型のウェル領域内にＮチャネル型Ｊ−ＦＥＴを形成
することにより、ＳＮ比の優れたＮチャネル型のＪ−Ｆ
ＥＴを、ＢＩＰ−ＩＣの中に作り込むことができる利点
を有する。
導電型のウェル領域内にＮチャネル型Ｊ−ＦＥＴを形成
することにより、ＳＮ比の優れたＮチャネル型のＪ−Ｆ
ＥＴを、ＢＩＰ−ＩＣの中に作り込むことができる利点
を有する。
【００３２】更には、ウェル領域の下層に一導電型の埋
込層を設けることで、逆バイアスにより発生する空乏層
の形成部分をチャネル領域３３から遠方に遠ざけること
ができ、空乏層のパンチスルーが発生しにくく、チャネ
ルとボトムゲート間の耐電圧特性を向上させることがで
きる。
込層を設けることで、逆バイアスにより発生する空乏層
の形成部分をチャネル領域３３から遠方に遠ざけること
ができ、空乏層のパンチスルーが発生しにくく、チャネ
ルとボトムゲート間の耐電圧特性を向上させることがで
きる。
【００３３】更に、ＮＰＮトランジスタの各領域の形成
によってゲートコンタクト領域２９とソース・ドレイン
領域３１、３２を形成することにより、製造工程の簡素
化を図ることができる利点を有するものである。
によってゲートコンタクト領域２９とソース・ドレイン
領域３１、３２を形成することにより、製造工程の簡素
化を図ることができる利点を有するものである。
【００３４】更に、共通のマスク層４１を利用してチャ
ネル領域３３とトップゲート領域３４を形成することに
より、製造工程の簡素化を更に押し進めることができる
利点を有するものである。
ネル領域３３とトップゲート領域３４を形成することに
より、製造工程の簡素化を更に押し進めることができる
利点を有するものである。
【図１】本発明を説明する為の断面図である。
【図２】本発明を説明する為の断面図である。
【図３】本発明を説明する為の断面図である。
【図４】本発明を説明する為の（Ａ）断面図（Ｂ）平面
図である。
図である。
【図５】従来の半導体集積回路装置を説明する断面図で
ある。
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 Ｆターム(参考） 5F003 BA21 BJ16 BN01 BP01 BP11 BP21 BP31 BP41 5F082 AA40 BA02 BC03 BC08 5F102 FA01 GA12 GB01 GC03 GD04 HC01 HC05 HC07 HC15 HC21
Claims (4)
- 【請求項１】 一導電型の半導体基板の上に逆導電型の
エピタキシャル層を形成する工程と、 前記エピタキシャル層の第１の領域に、一導電型のウェ
ル領域を形成する工程と、 前記エピタキシャル層の第２の領域に、一導電型のベー
ス領域を形成し、同時に前記ウェル領域の表面に前記ゲ
ートコンタクト領域を形成する工程と、 前記ベース領域の表面に逆導電型のエミッタ領域を形成
し、同時に前記ウェル領域の表面にソース・ドレイン領
域を形成する工程と、 前記ウェル領域の表面に、その端が前記ゲートコンタク
ト領域の上部に位置するような開口部分を持つマスク層
を形成する工程と、 前記マスク層をマスクとして逆導電型の不純物をイオン
注入してチャネル領域を形成する工程と、 前記マスク層をマスクとして一導電型の不純物をイオン
注入してトップゲート領域を形成する工程と、を具備す
ることを特徴とする半導体集積回路の製造方法。 - 【請求項２】 前記ゲートコンタクト領域が前記ウェル
領域と前記エピタキシャル層との境界部に重畳している
ことを特徴とする請求項１記載の半導体集積回路の製造
方法。 - 【請求項３】 前記ゲートコンタクト領域が前記チャネ
ル領域の端部及び前記トップゲート領域の端部に重畳し
ていることを特徴とする請求項１記載の半導体集積回路
の製造方法。 - 【請求項４】 前記ウェル領域と前記ウェル領域の下層
に設けられた前記逆導電型の埋込層との間に一導電型の
埋込層を設けた事を特徴とする請求項１記載の半導体集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34859198A JP3454734B2 (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34859198A JP3454734B2 (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003139923A Division JP3992645B2 (ja) | 2003-05-19 | 2003-05-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174035A true JP2000174035A (ja) | 2000-06-23 |
| JP3454734B2 JP3454734B2 (ja) | 2003-10-06 |
Family
ID=18398047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34859198A Expired - Fee Related JP3454734B2 (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3454734B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007075759A3 (en) * | 2005-12-22 | 2007-08-16 | Analog Devices Inc | Jfet with drain and/or source modification implant |
| WO2011053464A1 (en) * | 2009-11-02 | 2011-05-05 | Analog Devices, Inc. | Junction field effect transistor |
| US8390039B2 (en) | 2009-11-02 | 2013-03-05 | Analog Devices, Inc. | Junction field effect transistor |
| CN103098209A (zh) * | 2010-09-13 | 2013-05-08 | 美国亚德诺半导体公司 | 用于电压保护的结型场效晶体管 |
-
1998
- 1998-12-08 JP JP34859198A patent/JP3454734B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007075759A3 (en) * | 2005-12-22 | 2007-08-16 | Analog Devices Inc | Jfet with drain and/or source modification implant |
| US7411231B2 (en) | 2005-12-22 | 2008-08-12 | Analog Devices, Inc. | JFET with drain and/or source modification implant |
| WO2011053464A1 (en) * | 2009-11-02 | 2011-05-05 | Analog Devices, Inc. | Junction field effect transistor |
| US8193046B2 (en) | 2009-11-02 | 2012-06-05 | Analog Devices, Inc. | Junction field effect transistor |
| US8390039B2 (en) | 2009-11-02 | 2013-03-05 | Analog Devices, Inc. | Junction field effect transistor |
| US8513713B2 (en) | 2009-11-02 | 2013-08-20 | Analog Devices, Inc. | Junction field effect transistor with region of reduced doping |
| CN103098209A (zh) * | 2010-09-13 | 2013-05-08 | 美国亚德诺半导体公司 | 用于电压保护的结型场效晶体管 |
| US8462477B2 (en) | 2010-09-13 | 2013-06-11 | Analog Devices, Inc. | Junction field effect transistor for voltage protection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3454734B2 (ja) | 2003-10-06 |
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