JP3992645B2

JP3992645B2 - 半導体集積回路

Info

Publication number: JP3992645B2
Application number: JP2003139923A
Authority: JP
Inventors: 敏幸大古田; 重明大川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-05-19
Filing date: 2003-05-19
Publication date: 2007-10-17
Anticipated expiration: 2018-12-08
Also published as: JP2004006875A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するもので、特にＢＩＰ−ＩＣの中に接合型電解効果トランジスタ（以下Ｊ−ＦＥＴと呼ぶ）を形成した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
Ｊ−ＦＥＴは、ＢＩＰ型素子に比較して入力インピーダンスが高く、ＭＯＳ型ＦＥＴ素子に比較して静電破壊耐量も高いことから、コンデンサマイクロホン用途などに用いられている。この他にも小信号増幅用として低周波雑音が少ない事、高周波特性が良い事等の特性を有している。そして、ディスクリート型だけでなくＢＩＰ−ＩＣに集積化されたＪ−ＦＥＴが開発されている。
【０００３】
例えば特開昭５８−１９７８８５号公報がその一例であり、図５に示す。まずＰ型の半導体基板１には、Ｎ型のエピタキシャル層２が積層され、この間には、Ｎ＋型の埋込層３が形成されている。この埋込層３を囲むようにＰ＋型の分離領域４がエピタキシャル層２表面から半導体基板１に貫通して形成され、島領域５を形成している。
【０００４】
また島領域５の表面には、Ｎ＋型のトップゲート領域６が形成され、このトップゲート領域６の下層には、Ｐ型のチャネル領域７が形成されている。前記チャネル領域の両端には、Ｐ型のソース領域８、Ｐ型のドレイン領域９が形成され、外側には高濃度のゲートコンタクト領域１０が形成されている。
【０００５】
更に、絶縁膜を介して、ソース電極、ドレイン電極およびゲート電極がけいせいされて、Ｐチャネル型のＪ−ＦＥＴとして構成される。
【０００６】
ゲート領域にＰＮ接合が形成されているためここを逆バイアスし、空乏層の大小によりドレイン電流の制御を行っている（例えば特許文献１参照。）。
【０００７】
【特許文献１】
特開昭５３−１４９７７３号公報（第２−３頁、第２−３図）
【０００８】
【発明が解決しようとする課題】
しかしながら、Ｐチャネル型Ｊ−ＦＥＴは、キャリア（ホール）のモビリティの問題から、ＳＮ比が悪い問題があった。そのため、集積回路内に、ＳＮ比の良いＮチャネル型のＪ−ＦＥＴを集積化することが望まれた。
【０００９】
【課題を解決するための手段】
本発明は前述の課題に鑑みて成され、第１に、島領域に形成され、ボトムゲート領域となる一導電型のウェル領域内にＮチャネル型Ｊ−ＦＥＴを形成することで解決するものである。
【００１０】
またウェル領域の形成で、Ｎチャネル型Ｊ−ＦＥＴが形成でき、しかもＢＩＰ−ＩＣの中に作り込むことができる。
【００１１】
更には、ウェル領域と前記ウェル領域の下層に設けられた前記逆導電型の埋込層との間に一導電型の埋込層を設けることで、逆バイアスにより発生する空乏層の形成部分を、ウェル領域と島領域との間から、逆導電型の埋込層と一導電型の埋込層との間に下降させることができ、空乏層のパンチスルーを発生しにくくしている。
【００１２】
更には、ＮＰＮトランジスタのベース拡散によってＪ−ＦＥＴのゲート導出領域を形成し、エミッタ拡散によってソース・ドレイン領域を形成するプロセスとすることにより、簡略化した製造プロセスを確立している。
【００１３】
更には、チャネル領域とトップゲート領域の形成を、同一マスクを通して行うことによって、更なる工程の簡素化を図ることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００１５】
第１工程：図１（Ａ）参照
Ｐ型の半導体基板２０を用意する。表面を熱酸化して酸化膜を形成し、ホトエッチング手法によって酸化膜に開口部分を形成する。該開口部分に露出する半導体基板２０表面に、アンチモン（Ｓｂ）を拡散してＮ＋型の埋め込み層２１、２２を形成する。続いて、酸化膜を形成し直し、再度ホトエッチング手法によって酸化膜に開口部分を形成し、基板２０表面にボロン（Ｂ）をイオン注入してＰ＋型の埋込層２３および分離領域２４を形成する。
【００１６】
第２工程：図１（Ｂ）参照
続いて、前記イオン注入用の酸化膜マスクを取り除いた後、Ｎ型のエピタキシャル層２５を気相成長法によって形成する。膜厚は５〜１２μｍとし、比抵抗ρ＝５〜２０Ω・ｃｍとする。
【００１７】
エピタキシャル層を形成した後、エピタキシャル層２５の表面にＳｉ酸化膜を形成し、ホトエッチング手法によって該Ｓｉ酸化膜に開口部を形成する。この開口部を通してボロン（Ｂ、ＢＦ２）をイオン注入してＰ型のウェル領域２６を形成する。そして、全体に１１００℃、１〜３時間程度の熱処理を与えることにより、下側の分離領域２４をエピタキシャル層２５の上方に拡散させる。
【００１８】
第３工程：図２（Ａ）参照
続いて、この熱処理によりエピタキシャル層２５表面に成長したＳｉ酸化膜の上にイオン注入用のレジストマスクを形成し、上側の分離領域２７に対応する部分の開口部を介してＰ型の不純物、ここではボロンをイオン注入する。そして前記レジストマスクを除去した後、上側と下側の分離領域２４、２７が結合するまで、そしてＰ型埋め込み層２３とＰ型ウェル領域２６とが結合するまで、同じく１１００℃、１〜３時間程度の熱拡散する。分離領域２４、２７によって、エピタキシャル層２５が接合型ＦＥＴ（Ｊ−ＦＥＴ）を形成すべき第１の領域と、ＮＰＮトランジスタを形成すべき第２の領域とに接合分離される。
【００１９】
第４工程：図２（Ｂ）参照
先の熱処理によってエピタキシャル層２５表面に成長したＳｉＯ２膜を除去した後、再度５００Å程度のＳｉＯ２膜を付け直す。ＳｉＯ２膜上にホトレジスト膜によりイオン注入用マスクを付け、ＮＰＮトランジスタのベース領域２８とゲートコンタクト領域２９に対応する部分を開口し、ここにベースの不純物であるボロンをイオン注入する。そしてレジストマスク除去の後、１１００℃、１〜２時間の熱処理によりベース拡散を行う。ベース領域２８とゲートコンタクト領域２９はＰ型ウェル領域２６よりは浅い拡散領域とし、ゲートコンタクト領域２９はＰ型ウェル領域２６とＮ型エピタキシャル層２５とのＰＮ接合の上部を覆うようにして配置されている。即ち、ゲートコンタクト領域２９はウェル領域２６の周辺部分を環状に取り囲んでいる。そして、再度イオン注入用マスクを付け直し、形成予定のエミッタ領域３０、ソース領域３１、ドレイン領域３２およびコンタクト領域３５に対応する部分を開口し、ここにＮ型の不純物であるヒ素またはリンをイオン注入する。
【００２０】
第５工程：図３（Ａ）参照
更に、レジストマスクを付け直して、チャネル領域３３に対応する部分のＳｉ酸化膜上に開口部４０を具備するマスク層４１を形成する。開口部４０の端は、ゲートコンタクト領域２９の上部に位置して、ウェル領域２６の表面及び環状に形成されたゲートコンタクト領域２９の内周端近傍の表面を露出する。そして、マスク層４１の開口部を通してチャネル領域３３を形成するＮ型の不純物であるヒ素またはリンを１×１０¹²〜１０¹³atoms／cm³でイオン注入する。
【００２１】
第６工程：図３（Ｂ）参照
マスク層４１をそのままに、開口部４０を通してトップゲート領域３４を形成するＰ型の不純物であるＢ又はＢＦ₂を１×１０¹³〜１０¹⁴atoms／cm³でイオン注入する。
【００２２】
その後前記イオン注入用マスクを取り除き、１０００℃、３０〜１時間のエミッタ拡散を行ってエミッタ領域３０、ソース領域３１、ドレイン領域３２を熱拡散すると共に、Ｎ型の不純物およびＰ型の不純物を同時に熱拡散してチャネル領域３３とトップゲート領域３４を形成する。尚、エミッタ拡散の後に不純物のイオン注入と熱処理を行ってチャネル領域３３とトップゲート領域３４を同時に形成してもよい。
【００２３】
第７工程：図４（Ａ）参照
最後に、エピタキシャル層表面のＳｉＯ２膜にコンタクト孔を開口し、ドレイン電極、ソース電極、ゲート電極、ＶＣＣ印加用電極、エミッタ電極、ベース電極およびコレクタ電極を形成する。
【００２４】
これらの工程によって製造された半導体集積回路は、分離領域２４、２７で分離された第１と第２の領域に、各々ＮＰＮトランジスタとＪ−ＦＥＴ素子が形成される。Ｊ−ＦＥＴ素子は、ウェル領域２６をボトムゲートとして構成された素子であり、ゲートコンタクト領域２９はウェル領域２６まで達してボトムゲートとトップゲートにゲート電位を与え、ソース・ドレイン領域３１、３２はチャネル領域３３を貫通する深さで形成されている。
【００２５】
図４（Ｂ）にＪ−ＦＥＴ素子の平面図を示した。ゲートコンタクト領域２９は、環状の形状を有し、トップゲート領域３４、チャネル領域３３およびウェル領域２６の周辺部分に重畳し且つウェル領域２６、チャネル領域３３及びトップゲート領域３４よりは高不純物濃度に設計されている。これにより、各領域のＰＮ接合がエピタキシャル層２５表面に露出することを回避している。環状のゲートコンタクト領域２９で囲まれた部分に、ソース領域３１とドレイン領域３２とが、帯状の形状で形成される。そして、ゲートコンタクト領域２９を介して印加される電圧に応じて、ウェル領域２６とチャネル領域３３とのＰＮ接合に形成される空乏層及びトップゲート領域３４とチャネル領域３３とのＰＮ接合に形成される空乏層を制御し、もってソース領域３１とドレイン領域３２との間に流れるチャネル電流を制御する。また、ウェル領域２６周囲のエピタキシャル層２５には、Ｎ＋型のコンタクト領域３５により、ゲート電極に印加される電圧以上の電圧（例えば、電源電圧Ｖｃｃ）を印加するか、ゲートコンタクト領域２９と短絡してゲートと同電位を印加するか、接地電位（ＧＮＤ）を印加するか、もしくは何の電位も印加しないフローティング状態とする。ゲート電位はソース電位よりも低い電位が与えられるような回路設計がなされる。ゲート信号として例えば振幅が１Ｖ以上程度の大振幅信号が印加される場合は、ＶＣＣ電位を与えて、ウェル領域２６、エピタキシャル層２５および分離領域２４、２７から成る寄生ＰＮＰトランジスタの動作を防止するのが良い。反対にゲート信号として例えば振幅がプラスマイナス０．０１〜０．５Ｖ程度の微弱振幅信号が印加される場合は、エピタキシャル層２５とウェル領域２６との間に大電位差の逆バイアスを与えるとＰＮ接合の暗電流によって前記微弱信号が認識できなくなる可能性がある。この場合には、エピタキシャル層２５を何の電位も印加しないフローティング状態とする等の手法が好ましい。
【００２６】
本発明の第１の特徴は、ウェル領域２６にある。Ｐ型のウェル領域２６の形成により、この領域にＮ型のチャネル領域３３の形成が可能となり、ＢＩＰ−ＩＣの中にＮチャネル型Ｊ−ＦＥＴを形成できる。従って、従来ディスクリート型でしか製品化されていなかったＳＮ比の高いＮチャネル型Ｊ−ＦＥＴを、１チップ集積化でき、これを使用したセット等の組立易さが向上し、コストメリットも増す。
【００２７】
また第２の特徴は、Ｐ＋型の埋込層２３にある。例えばコンタクト領域３５によってエピタキシャル層２５をＶＣＣバイアスし、ボトム／トップゲートにはＶＣＣより低い電位を印加して逆バイアスを与えることになるが、該逆バイアスによる空乏層がエピタキシャル層２５とウェル領域２６との間に広がる。仮にＰ＋型の埋込層２３が省略されると、ウェル領域２６の残り膜厚が少ないので、前記空乏層がチャネル領域３３に到達してパンチスルーしやすくなる。本発明では、Ｐ＋埋込層２３を設けたことによって、空乏層がＰ＋埋込層２３とＮ＋型の埋込層２１とのＰＮ接合に発生し、チャネル領域３３からは遠くなり、パンチスルーしにくくなるので、チャネル領域３３とボトムゲート（ウェル領域）２６間の耐電圧特性を向上させることができる。
【００２８】
加えて、ＮＰＮトランジスタのベース領域２８の形成と同時的にゲートコンタクト領域２９を形成することによって、製造工程の共用化を測ることが可能である。
【００２９】
そして、ゲートコンタクト領域２９を、ウェル領域２６、チャネル領域３３、およびトップゲート領域３４が形成するＰＮ接合の端部に重畳させることによって、エピタキシャル層２５表面（Ｓｉ酸化膜との界面）にこれらのＰＮ接合を露出させることが無く、該Ｓｉ酸化膜との接触に起因するリーク電流の発生を防止できる。また、トップゲート領域３４によって、低不純物濃度のチャネル領域３３を酸化膜界面から離間させることも、リーク低減（低雑音）の効果を生じている。
【００３０】
更に、エミッタ領域３０の形成と同時的にソース・ドレイン領域３１、３２をも形成する事によって、更なる製造工程の簡素化をも図ることができる。
【００３１】
更に、共通のマスク層４１でチャネル領域３３とトップゲート領域３４を形成することによって、更なる製造工程の簡素化をも図ることができる。
【００３２】
【発明の効果】
本発明によれば、ボトムゲートとなる一導電型のウェル領域内にＮチャネル型Ｊ−ＦＥＴを形成することにより、ＳＮ比の優れたＮチャネル型のＪ−ＦＥＴを、ＢＩＰ−ＩＣの中に作り込むことができる利点を有する。
【００３３】
更には、ウェル領域の下層に一導電型の埋込層を設けることで、逆バイアスにより発生する空乏層の形成部分をチャネル領域３３から遠方に遠ざけることができ、空乏層のパンチスルーが発生しにくく、チャネルとボトムゲート間の耐電圧特性を向上させることができる。
【００３４】
更に、ＮＰＮトランジスタの各領域の形成によってゲートコンタクト領域２９とソース・ドレイン領域３１、３２を形成することにより、製造工程の簡素化を図ることができる利点を有するものである。
【００３５】
更に、共通のマスク層４１を利用してチャネル領域３３とトップゲート領域３４を形成することにより、製造工程の簡素化を更に押し進めることができる利点を有するものである。
【図面の簡単な説明】
【図１】本発明を説明する為の断面図である。
【図２】本発明を説明する為の断面図である。
【図３】本発明を説明する為の断面図である。
【図４】本発明を説明する為の（Ａ）断面図（Ｂ）平面図である。
【図５】従来の半導体集積回路装置を説明する断面図である。

Claims

一導電型の半導体基板上に形成された逆導電型のエピタキシャル層と、
前記基板と前記エピタキシャル層に渡り形成された逆導電型の埋込拡散層と、
前記逆導電型の埋込拡散層と重畳し、前記逆導電型の埋込拡散層上面に形成された一導電型の埋込拡散層と、
前記一導電型の埋込拡散層と連結し、前記エピタキシャル層に形成された一導電型のウェル領域と、
前記ウェル領域の周辺部分と重畳し、前記エピタキシャル層の前記ウェル周囲に環状に形成された一導電型のゲートコンタクト領域と、
前記ウェル領域に形成された逆導電型のソース領域及びドレイン領域と、
その端部が前記ゲートコンタクト領域と重畳し、前記ウェル領域に形成された逆導電型のチャネル領域及び一導電型のトップゲート領域とを有することを特徴とする半導体集積回路。
前記ゲートコンタクト領域は、前記ウェル領域、前記トップゲート領域及び前記チャネル領域よりも高不純物濃度であることを特徴とする請求項１に記載の半導体集積回路。