JP2000150534A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2000150534A JP2000150534A JP10328321A JP32832198A JP2000150534A JP 2000150534 A JP2000150534 A JP 2000150534A JP 10328321 A JP10328321 A JP 10328321A JP 32832198 A JP32832198 A JP 32832198A JP 2000150534 A JP2000150534 A JP 2000150534A
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- Japan
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- type
- buried layer
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Abstract
(57)【要約】
【課題】 Ｐチャネル型Ｊ−ＦＥＴを例えばコンデン
サマイク等の増幅素子として活用すると、ＳＮ比が悪い
問題があった。そのため、モビリティが高く、ＳＮ比の
良いＮチャネル型のＪ−ＦＥＴが望まれた。 【解決手段】 島領域２６に形成されるウェル領域２８
を採用することで、ＳＮ比の優れたＮチャネル型Ｊ−Ｆ
ＥＴを形成することが可能となった。またＰ＋型の埋込
層２４をＮ＋型の埋込層２２の上層に形成することで、
従来空乏層でパンチスルーしやすかったＰＮ接合を、Ｐ
＋型の埋込領域２４とＮ＋型の埋込層２２の間に形成で
き、パンチスルーの抑制が可能となった。
サマイク等の増幅素子として活用すると、ＳＮ比が悪い
問題があった。そのため、モビリティが高く、ＳＮ比の
良いＮチャネル型のＪ−ＦＥＴが望まれた。 【解決手段】 島領域２６に形成されるウェル領域２８
を採用することで、ＳＮ比の優れたＮチャネル型Ｊ−Ｆ
ＥＴを形成することが可能となった。またＰ＋型の埋込
層２４をＮ＋型の埋込層２２の上層に形成することで、
従来空乏層でパンチスルーしやすかったＰＮ接合を、Ｐ
＋型の埋込領域２４とＮ＋型の埋込層２２の間に形成で
き、パンチスルーの抑制が可能となった。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関するもので、特にＢＩＰ−ＩＣの中に接合型電解
効果トランジスタ（以下Ｊ−ＦＥＴと呼ぶ）を形成した
半導体集積回路装置に関するものである。
置に関するもので、特にＢＩＰ−ＩＣの中に接合型電解
効果トランジスタ（以下Ｊ−ＦＥＴと呼ぶ）を形成した
半導体集積回路装置に関するものである。
【０００２】
【従来の技術】従来、Ｊ−ＦＥＴは、小信号増幅用とし
て低周波雑音が少ない事、高周波特性が良い事等の理由
により、ＢＩＰ−ＩＣに組み込まれたＪ−ＦＥＴが開発
されている。
て低周波雑音が少ない事、高周波特性が良い事等の理由
により、ＢＩＰ−ＩＣに組み込まれたＪ−ＦＥＴが開発
されている。
【０００３】例えば特開昭５８−１９７８８５号公報が
その一例であり、図７に示す。まずＰ型の半導体基板１
には、Ｎ型のエピタキシャル層２が積層され、この間に
は、Ｎ＋型の埋込層３が形成されている。この埋込層３
を囲むようにＰ＋型の分離領域４がエピタキシャル層２
表面から半導体基板１に貫通して形成され、島領域５を
形成している。
その一例であり、図７に示す。まずＰ型の半導体基板１
には、Ｎ型のエピタキシャル層２が積層され、この間に
は、Ｎ＋型の埋込層３が形成されている。この埋込層３
を囲むようにＰ＋型の分離領域４がエピタキシャル層２
表面から半導体基板１に貫通して形成され、島領域５を
形成している。
【０００４】また島領域５の表面には、Ｎ＋型のトップ
ゲート領域６が形成され、このトップゲート領域６の下
層には、Ｐ型のチャネル領域７が形成されている。前記
チャネル領域の両端には、Ｐ型のソース領域８、Ｐ型の
ドレイン領域９が形成され、外側には高濃度のゲートコ
ンタクト領域１０が形成されている。
ゲート領域６が形成され、このトップゲート領域６の下
層には、Ｐ型のチャネル領域７が形成されている。前記
チャネル領域の両端には、Ｐ型のソース領域８、Ｐ型の
ドレイン領域９が形成され、外側には高濃度のゲートコ
ンタクト領域１０が形成されている。
【０００５】更に、絶縁膜を介して、ソース電極、ドレ
イン電極およびゲート電極がけいせいされて、Ｐチャネ
ル型のＪ−ＦＥＴとして構成される。
イン電極およびゲート電極がけいせいされて、Ｐチャネ
ル型のＪ−ＦＥＴとして構成される。
【０００６】ゲート領域にＰＮ接合が形成されているた
めここを逆バイアスし、空乏層の大小によりドレイン電
流の制御を行っている。
めここを逆バイアスし、空乏層の大小によりドレイン電
流の制御を行っている。
【０００７】
【発明が解決しようとする課題】しかし、図７に示すよ
うに、Ｐチャネル型Ｊ−ＦＥＴを例えばコンデンサマイ
クの増幅素子として活用すると、ＳＮ比が悪い問題があ
った。そのため、モビリティが高く、ＳＮ比の良いＮチ
ャネル型のＪ−ＦＥＴが望まれた。
うに、Ｐチャネル型Ｊ−ＦＥＴを例えばコンデンサマイ
クの増幅素子として活用すると、ＳＮ比が悪い問題があ
った。そのため、モビリティが高く、ＳＮ比の良いＮチ
ャネル型のＪ−ＦＥＴが望まれた。
【０００８】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、第１に、島領域に形成され、ボトムゲート
領域となる一導電型のウェル領域内にＮチャネル型Ｊ−
ＦＥＴを形成することで解決するものである。
みて成され、第１に、島領域に形成され、ボトムゲート
領域となる一導電型のウェル領域内にＮチャネル型Ｊ−
ＦＥＴを形成することで解決するものである。
【０００９】またウェル領域の形成で、Ｎチャネル型Ｊ
−ＦＥＴが形成でき、しかもＢＩＰ−ＩＣの中に作り込
むことができる。
−ＦＥＴが形成でき、しかもＢＩＰ−ＩＣの中に作り込
むことができる。
【００１０】更には、ウェル領域と前記ウェル領域の下
層に設けられた前記逆導電型の埋込層との間に一導電型
の埋込層を設けることで、逆バイアスにより発生する空
乏層の形成部分を、ウェル領域と島領域との間から、逆
導電型の埋込層と一導電型の埋込層との間に下降させる
ことができ、空乏層のパンチスルーを発生しにくくして
いる。
層に設けられた前記逆導電型の埋込層との間に一導電型
の埋込層を設けることで、逆バイアスにより発生する空
乏層の形成部分を、ウェル領域と島領域との間から、逆
導電型の埋込層と一導電型の埋込層との間に下降させる
ことができ、空乏層のパンチスルーを発生しにくくして
いる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。まず図１を参照してその構造を説明する。
する。まず図１を参照してその構造を説明する。
【００１２】まずＰ型の半導体基板２０があり、この半
導体基板２０の上には、Ｎ型のエピタキシャル層２１が
積層されている。そして前記半導体基板２０と前記エピ
タキシャル層２１との間には、Ｎ＋型の埋込層２２、２
３が形成されている。更に第１の埋込層２２の上にはＰ
＋型の埋込層２４が形成されている。
導体基板２０の上には、Ｎ型のエピタキシャル層２１が
積層されている。そして前記半導体基板２０と前記エピ
タキシャル層２１との間には、Ｎ＋型の埋込層２２、２
３が形成されている。更に第１の埋込層２２の上にはＰ
＋型の埋込層２４が形成されている。
【００１３】またこの埋込層２２、２３を囲み、エピタ
キシャル層２１から半導体基板２０に到達したたＰ＋型
の分離領域２５が形成され、島領域２６、２７が形成さ
れ、この島領域２６、２７に、Ｊ−ＦＥＴ、ＮＰＮ型Ｔ
Ｒが形成されている。
キシャル層２１から半導体基板２０に到達したたＰ＋型
の分離領域２５が形成され、島領域２６、２７が形成さ
れ、この島領域２６、２７に、Ｊ−ＦＥＴ、ＮＰＮ型Ｔ
Ｒが形成されている。
【００１４】第１の島領域２６には、Ｐ＋型のウェル領
域２８が形成され、このウェル領域２８の中には、Ｎ型
の拡散領域が、そしてこのＮ型の拡散領域の中にＰ型の
拡散領域が形成される。このＰ型の拡散領域がトップゲ
ート領域２９となり、このトップゲート領域２９の下層
に対応するＮ型の拡散領域がＮ型のチャネル領域３０と
なり、このチャネル領域３０の下層のウェル領域２８が
ボトムゲート領域となる。
域２８が形成され、このウェル領域２８の中には、Ｎ型
の拡散領域が、そしてこのＮ型の拡散領域の中にＰ型の
拡散領域が形成される。このＰ型の拡散領域がトップゲ
ート領域２９となり、このトップゲート領域２９の下層
に対応するＮ型の拡散領域がＮ型のチャネル領域３０と
なり、このチャネル領域３０の下層のウェル領域２８が
ボトムゲート領域となる。
【００１５】またソース領域３１とドレイン領域３２
は、Ｎ＋型で成り、トップゲート領域２９表面からボト
ムゲート領域２８に到達するように形成されている。こ
のトップゲート領域２９とボトムゲート領域２８は、Ｐ
＋型のゲートコンタクト領域３３を介してバイアスされ
ており、このゲートコンタクト領域３３は、トップゲー
ト領域２９、チャネル領域３０およびウェル領域２８の
周辺を重畳してウェル領域２８に到達する深さまで拡散
されている。また第１の島領域２６は、Ｎ＋型の拡散領
域３４により、ゲート電極に印加される電圧以上の電圧
が印加されている。これは、ボトムゲート領域２８、第
１の島領域２６および分離領域２５から成る寄生トラン
ジスタの防止をするものである。
は、Ｎ＋型で成り、トップゲート領域２９表面からボト
ムゲート領域２８に到達するように形成されている。こ
のトップゲート領域２９とボトムゲート領域２８は、Ｐ
＋型のゲートコンタクト領域３３を介してバイアスされ
ており、このゲートコンタクト領域３３は、トップゲー
ト領域２９、チャネル領域３０およびウェル領域２８の
周辺を重畳してウェル領域２８に到達する深さまで拡散
されている。また第１の島領域２６は、Ｎ＋型の拡散領
域３４により、ゲート電極に印加される電圧以上の電圧
が印加されている。これは、ボトムゲート領域２８、第
１の島領域２６および分離領域２５から成る寄生トラン
ジスタの防止をするものである。
【００１６】一方、第２の島領域２７には、ＮＰＮ型の
ＴＲが形成され、この島領域２７がコレクタ領域とな
り、この中にはＰ型のベース領域３５が形成され、この
ベース領域３５の中にＮ型のエミッタ領域３６が形成さ
れている。
ＴＲが形成され、この島領域２７がコレクタ領域とな
り、この中にはＰ型のベース領域３５が形成され、この
ベース領域３５の中にＮ型のエミッタ領域３６が形成さ
れている。
【００１７】またＩＣ全面には、絶縁膜が被着され、そ
れぞれソース電極、ドレイン電極、ゲート電極、ＶＣＣ
印加用の電極、エミッタ電極、ベース電極およびコレク
タ電極が形成されている。
れぞれソース電極、ドレイン電極、ゲート電極、ＶＣＣ
印加用の電極、エミッタ電極、ベース電極およびコレク
タ電極が形成されている。
【００１８】本発明の第１の特徴は、ウェル領域２８に
ある。Ｐ型のウェル領域２８の形成により、この領域に
チャネル領域３０の形成が可能となり、ＢＩＰ−ＩＣの
中にＮチャネル型Ｊ−ＦＥＴが作り込める。従って、従
来ディスクリートして製品化されていたＳＮ比の高いＮ
チャネル型Ｊ−ＦＥＴを、１チップ化でき、これを使用
したセット等の組立易さが向上し、コストメリットも増
す。
ある。Ｐ型のウェル領域２８の形成により、この領域に
チャネル領域３０の形成が可能となり、ＢＩＰ−ＩＣの
中にＮチャネル型Ｊ−ＦＥＴが作り込める。従って、従
来ディスクリートして製品化されていたＳＮ比の高いＮ
チャネル型Ｊ−ＦＥＴを、１チップ化でき、これを使用
したセット等の組立易さが向上し、コストメリットも増
す。
【００１９】また第２の特徴は、Ｐ＋型の埋込層２４に
ある。仮にこのＰ＋型の埋込層２４が省略されると、島
領域２６は、例えばＶＣＣに印加され、ゲート領域は、
ＶＣＣよりも低い電圧で設定されるため、Ｐ型のウェル
領域とＮ＋型の島領域２６とのＰＮ接合部分で空乏層が
形成される。
ある。仮にこのＰ＋型の埋込層２４が省略されると、島
領域２６は、例えばＶＣＣに印加され、ゲート領域は、
ＶＣＣよりも低い電圧で設定されるため、Ｐ型のウェル
領域とＮ＋型の島領域２６とのＰＮ接合部分で空乏層が
形成される。
【００２０】最初は、埋込層２２へ向かった下方の方が
広がりやすい。しかしＮ＋型の埋込層２２の濃度が１０
の１８乗〜１０の１９乗程度と濃いため、この埋込層２
２に到達すると空乏層は、その広がりが止まり、今度
は、その分ウェル領域２８に向かって広がっていくた
め、チャネル領域３０にパンチスルーしやすい問題があ
った。
広がりやすい。しかしＮ＋型の埋込層２２の濃度が１０
の１８乗〜１０の１９乗程度と濃いため、この埋込層２
２に到達すると空乏層は、その広がりが止まり、今度
は、その分ウェル領域２８に向かって広がっていくた
め、チャネル領域３０にパンチスルーしやすい問題があ
った。
【００２１】本発明は、ウェル領域２８とＮ型の埋込層
２２との間にＰ＋型の埋込層２６を形成しているので、
空乏層の形成部は、Ｐ＋型の埋込層２４とＮ＋型の埋込
層の間となる。従って、空乏層の形成位置が下降するた
め、パンチスルーしにくくなり、チャネル領域３０とボ
トムゲート（ウェル領域）２８の耐電圧特性を向上させ
ることができる。
２２との間にＰ＋型の埋込層２６を形成しているので、
空乏層の形成部は、Ｐ＋型の埋込層２４とＮ＋型の埋込
層の間となる。従って、空乏層の形成位置が下降するた
め、パンチスルーしにくくなり、チャネル領域３０とボ
トムゲート（ウェル領域）２８の耐電圧特性を向上させ
ることができる。
【００２２】続いて簡単に製造方法を説明する。まずＰ
型の半導体基板２０を用意し、表面に形成されたＳｉ酸
化膜の開口部（形成予定の埋込層２２、２３に対応する
開口部）を介してＮ＋型の不純物であるアンチモンを拡
散する。そしてＳｉ酸化膜を付け直して、イオン注入用
のマスクを介して埋込層２５およびＰ＋型の埋込層２６
に対応する部分にボロンをイオン注入する。（以上図２
参照） 続いて、このマスクを取り除いた後、Ｎ型のエピタキシ
ャル層２１を積層し、このエピタキシャル層２１の表面
にＳｉ酸化膜を形成した後、エピタキシャル層表面に生
成されているＳｉ酸化膜をつけ直し、ウェル領域２８に
対応する部分が開口されたイオン注入用マスクを介して
Ｐ型の不純物であるボロンまたはＢＦ２を注入する。そ
して前記マスクを除去した後、下側の分離領域２５をエ
ピタキシャル層２１の上方に拡散させる。（以上図３参
照） 続いて、この拡散によりエピタキシャル層２１に成長し
たＳｉ酸化膜の上にイオン注入用マスクを形成し、形成
予定の上側の分離領域２５に対応する部分を開口し、こ
の開口部を介してＰ型の不純物、ここではボロンをイオ
ン注入する。そして前記マスクを除去した後、上側と下
側の分離領域２５がリンクするまで熱拡散する。（以上
図４参照） 続いて、エピタキシャル層２１に成長したＳｉＯ２膜を
除去した後、再度５００Å程度のＳｉＯ２膜をしけ直
す。そしてイオン注入用マスクを付け、形成予定のベー
ス領域３５、ゲートコンタクト領域３３に対応する部分
を開口し、ここにベースの不純物であるボロンをイオン
注入する。そしてマスクの除去の後、ベースを拡散し、
再度イオン注入用マスクを付け直し、形成予定のエミッ
タ領域、ソース領域３１およびドレイン領域３２に対応
する部分を開口し、ここにＮ型の不純物であるヒ素また
はリンをイオン注入する。その後前記イオン注入用マス
クを取り除き、熱拡散を行う。（以上図５参照） 更に、イオン注入用マスクを付け直し、形成予定のチャ
ネル領域３０に対応する部分を開口し、ここにＮ型の不
純物であるヒ素またはリンをイオン注入し、続いて同一
マスクを使い、トップゲート領域の不純物であるＰ型の
不純物であるボロンまたはＢＦ２をイオン注入する。
（以上図６参照） 最後に、エピタキシャル層表面のＳｉＯ２膜を付け直す
か、また成長させてＳｉＯ２膜のベイキング、エミッタ
の熱拡散も兼ねて熱処理を加える。その後、コンタクト
孔を開口し、ドレイン電極、ソース電極、ゲート電極、
ＶＣＣ印加用電極、エミッタ電極、ベース電極およびコ
レクタ電極を形成する。（以上図１参照）
型の半導体基板２０を用意し、表面に形成されたＳｉ酸
化膜の開口部（形成予定の埋込層２２、２３に対応する
開口部）を介してＮ＋型の不純物であるアンチモンを拡
散する。そしてＳｉ酸化膜を付け直して、イオン注入用
のマスクを介して埋込層２５およびＰ＋型の埋込層２６
に対応する部分にボロンをイオン注入する。（以上図２
参照） 続いて、このマスクを取り除いた後、Ｎ型のエピタキシ
ャル層２１を積層し、このエピタキシャル層２１の表面
にＳｉ酸化膜を形成した後、エピタキシャル層表面に生
成されているＳｉ酸化膜をつけ直し、ウェル領域２８に
対応する部分が開口されたイオン注入用マスクを介して
Ｐ型の不純物であるボロンまたはＢＦ２を注入する。そ
して前記マスクを除去した後、下側の分離領域２５をエ
ピタキシャル層２１の上方に拡散させる。（以上図３参
照） 続いて、この拡散によりエピタキシャル層２１に成長し
たＳｉ酸化膜の上にイオン注入用マスクを形成し、形成
予定の上側の分離領域２５に対応する部分を開口し、こ
の開口部を介してＰ型の不純物、ここではボロンをイオ
ン注入する。そして前記マスクを除去した後、上側と下
側の分離領域２５がリンクするまで熱拡散する。（以上
図４参照） 続いて、エピタキシャル層２１に成長したＳｉＯ２膜を
除去した後、再度５００Å程度のＳｉＯ２膜をしけ直
す。そしてイオン注入用マスクを付け、形成予定のベー
ス領域３５、ゲートコンタクト領域３３に対応する部分
を開口し、ここにベースの不純物であるボロンをイオン
注入する。そしてマスクの除去の後、ベースを拡散し、
再度イオン注入用マスクを付け直し、形成予定のエミッ
タ領域、ソース領域３１およびドレイン領域３２に対応
する部分を開口し、ここにＮ型の不純物であるヒ素また
はリンをイオン注入する。その後前記イオン注入用マス
クを取り除き、熱拡散を行う。（以上図５参照） 更に、イオン注入用マスクを付け直し、形成予定のチャ
ネル領域３０に対応する部分を開口し、ここにＮ型の不
純物であるヒ素またはリンをイオン注入し、続いて同一
マスクを使い、トップゲート領域の不純物であるＰ型の
不純物であるボロンまたはＢＦ２をイオン注入する。
（以上図６参照） 最後に、エピタキシャル層表面のＳｉＯ２膜を付け直す
か、また成長させてＳｉＯ２膜のベイキング、エミッタ
の熱拡散も兼ねて熱処理を加える。その後、コンタクト
孔を開口し、ドレイン電極、ソース電極、ゲート電極、
ＶＣＣ印加用電極、エミッタ電極、ベース電極およびコ
レクタ電極を形成する。（以上図１参照）
【００２３】
【発明の効果】本発明によれば、第１に、島領域に形成
され、ボトムゲート領域となる一導電型のウェル領域内
にＮチャネル型Ｊ−ＦＥＴを形成すること、ＳＮ比の優
れたＪ−ＦＥＴが形成でき、しかもウェル領域の形成
で、ＢＩＰ−ＩＣの中に作り込むことができる。
され、ボトムゲート領域となる一導電型のウェル領域内
にＮチャネル型Ｊ−ＦＥＴを形成すること、ＳＮ比の優
れたＪ−ＦＥＴが形成でき、しかもウェル領域の形成
で、ＢＩＰ−ＩＣの中に作り込むことができる。
【００２４】更には、ウェル領域とウェル領域の下層に
設けられた逆導電型の埋込層との間に一導電型の埋込層
を設けることで、逆バイアスにより発生する空乏層の形
成部分を逆導電型の埋込層と一導電型の埋込層との間に
下降させることができ、空乏層のパンチスルーが発生し
にくく、チャネルとボトムゲート間の耐電圧特性を向上
させることができる。
設けられた逆導電型の埋込層との間に一導電型の埋込層
を設けることで、逆バイアスにより発生する空乏層の形
成部分を逆導電型の埋込層と一導電型の埋込層との間に
下降させることができ、空乏層のパンチスルーが発生し
にくく、チャネルとボトムゲート間の耐電圧特性を向上
させることができる。
【図１】本発明の実施の形態である半導体集積回路装置
の断面図である。
の断面図である。
【図２】図１の半導体集積回路装置の製造方法を説明す
る図である。
る図である。
【図３】図１の半導体集積回路装置の製造方法を説明す
る図である。
る図である。
【図４】図１の半導体集積回路装置の製造方法を説明す
る図である。
る図である。
【図５】図１の半導体集積回路装置の製造方法を説明す
る図である。
る図である。
【図６】図１の半導体集積回路装置の製造方法を説明す
る図である。
る図である。
【図７】従来の半導体集積回路装置を説明する断面図で
ある。
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 Ｆターム(参考） 5F003 AP07 BA25 BB08 BC08 BE08 BF03 BG03 BJ16 BP04 BP21 BP31 BP41 5F082 AA11 AA18 BA02 BA12 BA16 BC08 EA03 EA09 EA10 EA21 EA32 GA03 5F102 FA00 FA01 GA12 GB01 GC01 GC02 GD04 GJ03 GK08 GL03 GL07 GM02 GR08 GV07 HC01 HC07 HC21
Claims (3)
- 【請求項１】 一導電型の半導体基板と、前記半導体基
板上に積層された逆導電型のエピタキシャル層と、前記
半導体基板と前記エピタキシャル層との間に形成された
逆導電型の埋込層と、前記埋込層を囲んで逆導電型の島
領域を形成する一導電型の分離領域と、前記島領域に形
成され、ボトムゲート領域となる一導電型のウェル領域
と、前記ウェル領域に形成された逆導電型のチャネル領
域と、前記チャネル領域内に形成された一導電型のトッ
プゲート領域と、前記トップゲート領域から前記チャネ
ル領域に到達する高濃度の逆導電型のソース領域および
ドレイン領域と、前記トップゲート領域、前記チャネル
領域および前記ウェル領域の周辺と重畳した高濃度の一
導電型のゲートコンタクト領域と、前記エピタキシャル
層表面に形成された絶縁膜と、前記ソース領域およびド
レイン領域に対応する前記絶縁膜の開口部を介して形成
されたソース電極およびドレイン電極と、前記ゲートコ
ンタクト領域に対応する前記絶縁膜の開口部を介して形
成されたゲート電極とを有する半導体集積回路装置。 - 【請求項２】 一導電型の半導体基板と、前記半導体基
板上に積層された逆導電型のエピタキシャル層と、前記
半導体基板と前記エピタキシャル層との間に形成された
逆導電型の第１埋込層および第２埋込層と、前記第１埋
込層および第２埋込層を囲んで逆導電型の第１島領域お
よび第２島領域を形成する一導電型の分離領域と、前記
第１島領域に形成され、ボトムゲート領域となる一導電
型のウェル領域と、前記ウェル領域に形成された逆導電
型のチャネル領域と、前記チャネル領域内に形成された
一導電型のトップゲート領域と、前記トップゲート領域
から前記チャネル領域に到達する高濃度の逆導電型のソ
ース領域およびドレイン領域と、前記トップゲート領
域、前記チャネル領域および前記ウェル領域の周辺と重
畳した高濃度の一導電型のゲートコンタクト領域と、前
記第２島領域に形成された一導電型のベース領域と、前
記ベース領域に形成された逆導電型のエミッタ領域と、
前記エピタキシャル層表面に形成された絶縁膜と、前記
ソース領域およびドレイン領域に対応する前記絶縁膜の
開口部を介して形成されたソース電極およびドレイン電
極と、前記ゲートコンタクト領域に対応する前記絶縁膜
の開口部を介して形成されたゲート電極と、前記第２島
領域、前記ベース領域および前記エミッタ領域を露出す
る開口部を介して形成されるコレクタ電極、ベース電極
およびエミッタ電極とを有する半導体集積回路装置。 - 【請求項３】 前記ウェル領域と前記ウェル領域の下層
に設けられた前記逆導電型の埋込層との間に一導電型の
埋込層を設けた請求項１または請求項２記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328321A JP2000150534A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328321A JP2000150534A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150534A true JP2000150534A (ja) | 2000-05-30 |
Family
ID=18208943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10328321A Pending JP2000150534A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150534A (ja) |
-
1998
- 1998-11-18 JP JP10328321A patent/JP2000150534A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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