JP3104747B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は埋め込み層を備えた半導
体装置の製造方法に関する。
体装置の製造方法に関する。
【０００２】
【従来の技術】図１に示すように、縦形絶縁ゲート形電
界効果トランジスタ（以下ＭＯＳＦＥＴと称する）と、
バイポーラトランジスタ（以下ＢＰＴと称する）とが同
一の半導体基板内に形成された半導体素子は公知であ
る。ＭＯＳＦＥＴは図１に示すように、Ｐ形半導体領域
から成るＰ形基板１の上面に接するＮ+ 形埋め込み層
２、Ｎ+ 形ドレイン取り出し領域３、Ｎ形ドレイン領域
４ａ、Ｐ形のチャネル形成領域即ちベース領域５、及び
Ｎ形ソース領域６とから構成されている。Ｎ+ 形埋め込
み層２とＮ+ 形ドレイン取り出し領域３とは相互に連接
しており、且つＮ形ドレイン領域４ａと隣接しており、
ＭＯＳＦＥＴのドレイン領域として機能する。ドレイン
取り出し領域３の上面にはドレイン電極７が低抵抗性接
触している。また、ソース領域６とベース領域５の上面
にはソース電極８が低抵抗性接触しており、両領域を電
気的に短絡している。また、Ｎ形ドレイン領域４ａとソ
ース領域６とに挟まれた部分のベース領域５はチャネル
として機能し、その上面には絶縁膜９を介してゲート電
極１０が形成されている。このＭＯＳＦＥＴでは、ドレ
イン電極７の電位をソース電極８の電位よりも高くした
状態にてゲート電極１０に正の電位を与えると、ゲート
電極１０の真下のベース領域５にＮ形チャネルが形成さ
れ、ドレイン電極７からソース領域８に向って電流が流
れる。
界効果トランジスタ（以下ＭＯＳＦＥＴと称する）と、
バイポーラトランジスタ（以下ＢＰＴと称する）とが同
一の半導体基板内に形成された半導体素子は公知であ
る。ＭＯＳＦＥＴは図１に示すように、Ｐ形半導体領域
から成るＰ形基板１の上面に接するＮ+ 形埋め込み層
２、Ｎ+ 形ドレイン取り出し領域３、Ｎ形ドレイン領域
４ａ、Ｐ形のチャネル形成領域即ちベース領域５、及び
Ｎ形ソース領域６とから構成されている。Ｎ+ 形埋め込
み層２とＮ+ 形ドレイン取り出し領域３とは相互に連接
しており、且つＮ形ドレイン領域４ａと隣接しており、
ＭＯＳＦＥＴのドレイン領域として機能する。ドレイン
取り出し領域３の上面にはドレイン電極７が低抵抗性接
触している。また、ソース領域６とベース領域５の上面
にはソース電極８が低抵抗性接触しており、両領域を電
気的に短絡している。また、Ｎ形ドレイン領域４ａとソ
ース領域６とに挟まれた部分のベース領域５はチャネル
として機能し、その上面には絶縁膜９を介してゲート電
極１０が形成されている。このＭＯＳＦＥＴでは、ドレ
イン電極７の電位をソース電極８の電位よりも高くした
状態にてゲート電極１０に正の電位を与えると、ゲート
電極１０の真下のベース領域５にＮ形チャネルが形成さ
れ、ドレイン電極７からソース領域８に向って電流が流
れる。
【０００３】バイポーラトランジスタ即ちＢＰＴは、Ｐ
形基板１の上面に接するＮ+ 形埋め込み層１１、Ｎ+ 形
コレクタ取り出し領域１２、Ｎ形コレクタ領域４ｂ、Ｐ
形ベース領域１３及びＮ形エミッタ領域１４とから構成
されている。Ｎ+ 形埋め込み層１１とＮ+ 形コレクタ取
り出し領域１２とは互いに連接しており、且つＮ形コレ
クタ領域４ｂに隣接しており、バイポーラトランジスタ
ＢＰＴのコレクタ領域として機能する。コレクタ取り出
し領域１２の上面にはコレクタ電極１５が低抵抗性接触
している。また、エミッタ領域１４とベース領域１３の
上面には、それぞれエミッタ電極１６とベース電極１７
が低抵抗性接触している。また、ＭＯＳＦＥＴとバイポ
ーラトランジスタＢＰＴとは、Ｐ形の分離領域１８によ
って電気的に分離されている。また、分離領域１８とＮ
+ 形ドレイン取り出し領域３及びＮ+ 形コレクタ取り出
し領域１２との間にはＮ形領域４ｃ、４ｄが存在する。
形基板１の上面に接するＮ+ 形埋め込み層１１、Ｎ+ 形
コレクタ取り出し領域１２、Ｎ形コレクタ領域４ｂ、Ｐ
形ベース領域１３及びＮ形エミッタ領域１４とから構成
されている。Ｎ+ 形埋め込み層１１とＮ+ 形コレクタ取
り出し領域１２とは互いに連接しており、且つＮ形コレ
クタ領域４ｂに隣接しており、バイポーラトランジスタ
ＢＰＴのコレクタ領域として機能する。コレクタ取り出
し領域１２の上面にはコレクタ電極１５が低抵抗性接触
している。また、エミッタ領域１４とベース領域１３の
上面には、それぞれエミッタ電極１６とベース電極１７
が低抵抗性接触している。また、ＭＯＳＦＥＴとバイポ
ーラトランジスタＢＰＴとは、Ｐ形の分離領域１８によ
って電気的に分離されている。また、分離領域１８とＮ
+ 形ドレイン取り出し領域３及びＮ+ 形コレクタ取り出
し領域１２との間にはＮ形領域４ｃ、４ｄが存在する。
【０００４】
【発明が解決しようとする課題】ところで、この種の半
導体素子においては、ＭＯＳＦＥＴのオン時におけるド
レイン電極７とソ−ス電極８との間の抵抗即ちＯＮ抵抗
（動作抵抗）をいかに小さくするかが重要な課題となっ
ている。ＭＯＳＦＥＴのＯＮ抵抗を小さくするためにド
レイン電流の通路となるＮ形ドレイン領域４ａの不純物
濃度を上げてこの領域の抵抗値を小さくすることが考え
られる。しかしながら、Ｎ形ドレイン領域４ａは、バイ
ポーラトランジスタＢＰＴのコレクタ領域と同時に形成
されたエピタキシャル層から成り、このドレイン領域４
ａの不純物濃度を増加させると、このバイポーラトラン
ジスタＢＰＴのコレクタ領域４ｂの不純物濃度も増加
し、バイポーラトランジスタＢＰＴの耐圧低下等を招く
虞れがある。
導体素子においては、ＭＯＳＦＥＴのオン時におけるド
レイン電極７とソ−ス電極８との間の抵抗即ちＯＮ抵抗
（動作抵抗）をいかに小さくするかが重要な課題となっ
ている。ＭＯＳＦＥＴのＯＮ抵抗を小さくするためにド
レイン電流の通路となるＮ形ドレイン領域４ａの不純物
濃度を上げてこの領域の抵抗値を小さくすることが考え
られる。しかしながら、Ｎ形ドレイン領域４ａは、バイ
ポーラトランジスタＢＰＴのコレクタ領域と同時に形成
されたエピタキシャル層から成り、このドレイン領域４
ａの不純物濃度を増加させると、このバイポーラトラン
ジスタＢＰＴのコレクタ領域４ｂの不純物濃度も増加
し、バイポーラトランジスタＢＰＴの耐圧低下等を招く
虞れがある。
【０００５】そこで、本発明は、埋め込み層による抵抗
値低減効果を良好且つ容易に得ることができる半導体装
置の製造方法を提供することを目的とするものである。
値低減効果を良好且つ容易に得ることができる半導体装
置の製造方法を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、電界効果トランジスタ
とバイポ−ラトランジスタとを含み、且つ前記電界効果
トランジスタのための埋め込み層と前記バイポ−ラトラ
ンジスタのための埋め込み層とを備えた半導体装置の製
造方法において、Ｐ形半導体領域を有する半導体基体を
用意する第１の工程と、前記Ｐ形半導体領域における前
記電界効果トランジスタのための埋め込み層の形成予定
領域と前記バイポ−ラトランジスタのための埋め込み層
の形成予定領域とに第１のＮ形不純物を同時に導入する
第２の工程と、前記電界効果トランジスタのための埋め
込み層の形成予定領域における前記第１のＮ形不純物が
導入された領域にほぼ重ねて第１のＮ形不純物よりも拡
散係数の大きい第２のＮ形不純物を拡散し、前記第１の
Ｎ形不純物の濃度が前記第２のＮ形不純物よりも高くな
るように前記第１及び第２のＮ形不純物が混在している
部分と前記第２のＮ形不純物の濃度が前記第１のＮ形不
純物の濃度よりも高くなるように前記第１及び第２のＮ
形不純物が混在している部分とを形成する第３の工程
と、前記電界効果トランジスタのための埋め込み層の形
成予定領域における前記第１及び第２のＮ形不純物が導
入された領域と前記バイポ−ラトランジスタのための埋
め込み層の形成予定領域における前記第１のＮ形不純物
が導入された領域とを含む前記半導体基体の表面を覆う
ようにＮ形半導体から成るエピタキシャル層を、加熱を
伴う気相エピタキシャル成長法によって形成し、同時に
前記第１及び第２のＮ形不純物の前記半導体基体から前
記エピタキシャル層への異なる速度の熱拡散に基づき、
前記半導体基体及び前記エピタキシャル層の中に前記第
１のＮ形不純物の濃度が前記第２のＮ形不純物の濃度よ
りも高くなるように前記第１及び第２のＮ形不純物が混
在している電界効果トランジスタ用の第１の埋め込み層
を形成し、且つ前記第１の埋め込み層に隣接した前記半
導体基体の中に前記第２のＮ形不純物の濃度が前記第１
の不純物の濃度よりも高くなるように前記第１及び第２
のＮ形不純物が混在している電界効果トランジスタ用の
第２の埋め込み層を形成し、且つ前記第１の埋め込み層
に隣接した前記エピタキシャル層の中に前記第２のＮ形
不純物の濃度が前記第１のＮ形不純物の濃度よりも高く
なるように前記第１及び 第２のＮ形不純物が混在してい
る電界効果トランジスタ用の第３の埋め込み層を形成
し、且つ前記バイポ−ラトランジスタのための埋め込み
層の領域において前記半導体基体と前記エピタキシャル
層との両方に前記第１のＮ形不純物が拡散したものから
成る第４の埋め込み層を形成する第４の工程とを備えて
いることを特徴とする半導体装置の製造方法に係わるも
のである。なお、請求項２に示すように第１のＮ形不純
物をアンチモン、第２のＮ形不純物をリンにすることが
望ましい。
目的を達成するための本発明は、電界効果トランジスタ
とバイポ−ラトランジスタとを含み、且つ前記電界効果
トランジスタのための埋め込み層と前記バイポ−ラトラ
ンジスタのための埋め込み層とを備えた半導体装置の製
造方法において、Ｐ形半導体領域を有する半導体基体を
用意する第１の工程と、前記Ｐ形半導体領域における前
記電界効果トランジスタのための埋め込み層の形成予定
領域と前記バイポ−ラトランジスタのための埋め込み層
の形成予定領域とに第１のＮ形不純物を同時に導入する
第２の工程と、前記電界効果トランジスタのための埋め
込み層の形成予定領域における前記第１のＮ形不純物が
導入された領域にほぼ重ねて第１のＮ形不純物よりも拡
散係数の大きい第２のＮ形不純物を拡散し、前記第１の
Ｎ形不純物の濃度が前記第２のＮ形不純物よりも高くな
るように前記第１及び第２のＮ形不純物が混在している
部分と前記第２のＮ形不純物の濃度が前記第１のＮ形不
純物の濃度よりも高くなるように前記第１及び第２のＮ
形不純物が混在している部分とを形成する第３の工程
と、前記電界効果トランジスタのための埋め込み層の形
成予定領域における前記第１及び第２のＮ形不純物が導
入された領域と前記バイポ−ラトランジスタのための埋
め込み層の形成予定領域における前記第１のＮ形不純物
が導入された領域とを含む前記半導体基体の表面を覆う
ようにＮ形半導体から成るエピタキシャル層を、加熱を
伴う気相エピタキシャル成長法によって形成し、同時に
前記第１及び第２のＮ形不純物の前記半導体基体から前
記エピタキシャル層への異なる速度の熱拡散に基づき、
前記半導体基体及び前記エピタキシャル層の中に前記第
１のＮ形不純物の濃度が前記第２のＮ形不純物の濃度よ
りも高くなるように前記第１及び第２のＮ形不純物が混
在している電界効果トランジスタ用の第１の埋め込み層
を形成し、且つ前記第１の埋め込み層に隣接した前記半
導体基体の中に前記第２のＮ形不純物の濃度が前記第１
の不純物の濃度よりも高くなるように前記第１及び第２
のＮ形不純物が混在している電界効果トランジスタ用の
第２の埋め込み層を形成し、且つ前記第１の埋め込み層
に隣接した前記エピタキシャル層の中に前記第２のＮ形
不純物の濃度が前記第１のＮ形不純物の濃度よりも高く
なるように前記第１及び 第２のＮ形不純物が混在してい
る電界効果トランジスタ用の第３の埋め込み層を形成
し、且つ前記バイポ−ラトランジスタのための埋め込み
層の領域において前記半導体基体と前記エピタキシャル
層との両方に前記第１のＮ形不純物が拡散したものから
成る第４の埋め込み層を形成する第４の工程とを備えて
いることを特徴とする半導体装置の製造方法に係わるも
のである。なお、請求項２に示すように第１のＮ形不純
物をアンチモン、第２のＮ形不純物をリンにすることが
望ましい。
【０００７】
【発明の作用及び効果】各請求項の発明によれば、バイ
ポ−ラトランジスタの耐圧等の諸特性を良好に維持しつ
つ、電界効果トランジスタのＯＮ抵抗を低減することが
できる。即ち，拡散係数（拡散速度）がさほど大きくな
い第１のＮ形不純物（例えばアンチモン）と拡散係数が
大きい第２のＮ形不純物（例えばリン）との両方の導入
によって電界効果トランジスタの埋め込み層を形成する
ので、埋め込み層の厚さを厚くすることができると共に
埋め込み層の平均不純物濃度を高めることができ、抵抗
値の低減効果を良好且つ容易に得ることができる。一
方、バイポ−ラトランジスタの埋め込み層は第１のＮ形
不純物で形成するので、この特性を良好に保つことがで
きる。
ポ−ラトランジスタの耐圧等の諸特性を良好に維持しつ
つ、電界効果トランジスタのＯＮ抵抗を低減することが
できる。即ち，拡散係数（拡散速度）がさほど大きくな
い第１のＮ形不純物（例えばアンチモン）と拡散係数が
大きい第２のＮ形不純物（例えばリン）との両方の導入
によって電界効果トランジスタの埋め込み層を形成する
ので、埋め込み層の厚さを厚くすることができると共に
埋め込み層の平均不純物濃度を高めることができ、抵抗
値の低減効果を良好且つ容易に得ることができる。一
方、バイポ−ラトランジスタの埋め込み層は第１のＮ形
不純物で形成するので、この特性を良好に保つことがで
きる。
【０００８】
【実施例】次に、図２〜図８を参照して本発明の一実施
例に係わる半導体装置の製造方法を説明する。但し、図
２において図１と実質的に同一の部分には同一の参照符
号を付してその説明を省略する。
例に係わる半導体装置の製造方法を説明する。但し、図
２において図１と実質的に同一の部分には同一の参照符
号を付してその説明を省略する。
【０００９】図２は本発明に従って製造した半導体装置
の一部を示すものであって、半導体素子又は第１のトラ
ンジスタ又は出力段トランジスタとしての絶縁ゲート形
電界効果トランジスタＭＯＳＦＥＴと第２のトランジス
タ又はドライブ段トランジスタとしてのバイポーラトラ
ンジスタＢＰＴとを含む。図２の半導体装置は、第１の
埋め込み層２０と第２の埋め込み層２１ａ、２１ｂを除
いて図１の半導体装置と同一に構成されている。従っ
て、ＭＯＳＦＥＴとＢＰＴとは図１と同様に共通のＰ形
シリコン基板１の上に設けられている。
の一部を示すものであって、半導体素子又は第１のトラ
ンジスタ又は出力段トランジスタとしての絶縁ゲート形
電界効果トランジスタＭＯＳＦＥＴと第２のトランジス
タ又はドライブ段トランジスタとしてのバイポーラトラ
ンジスタＢＰＴとを含む。図２の半導体装置は、第１の
埋め込み層２０と第２の埋め込み層２１ａ、２１ｂを除
いて図１の半導体装置と同一に構成されている。従っ
て、ＭＯＳＦＥＴとＢＰＴとは図１と同様に共通のＰ形
シリコン基板１の上に設けられている。
【００１０】図２のＭＯＳＦＥＴは図１と同様に、Ｎ+
形ドレイン取り出し領域３、Ｎ形ドレイン領域４ａ、Ｐ
形ベース領域（チャネル形成領域）５、Ｎ形ソース領域
６、ドレイン電極７、ソース電極８、絶縁膜９、及びゲ
ート電極１０を有している。半導体基体のＭＯＳＦＥＴ
部分の表面の各半導体領域のパターンは図３に示す通り
であり、Ｎ形ソース領域６はＰ形ベース領域５の中に環
状に形成されている。Ｐ形ベース領域５は４つの小さな
島状領域とこれ等を囲むように配置された１つの環状領
域とで示されている。Ｐ形ベース領域５の小さな島状領
域の数は勿論増減することができる。Ｎ+ 形ドレイン取
り出し領域３はＮ形ドレイン領域４ａを囲むように環状
に形成されている。なお、Ｐ形分離領域１８はＭＯＳＦ
ＥＴ及びＢＰＴを囲むように環状に形成されている。
形ドレイン取り出し領域３、Ｎ形ドレイン領域４ａ、Ｐ
形ベース領域（チャネル形成領域）５、Ｎ形ソース領域
６、ドレイン電極７、ソース電極８、絶縁膜９、及びゲ
ート電極１０を有している。半導体基体のＭＯＳＦＥＴ
部分の表面の各半導体領域のパターンは図３に示す通り
であり、Ｎ形ソース領域６はＰ形ベース領域５の中に環
状に形成されている。Ｐ形ベース領域５は４つの小さな
島状領域とこれ等を囲むように配置された１つの環状領
域とで示されている。Ｐ形ベース領域５の小さな島状領
域の数は勿論増減することができる。Ｎ+ 形ドレイン取
り出し領域３はＮ形ドレイン領域４ａを囲むように環状
に形成されている。なお、Ｐ形分離領域１８はＭＯＳＦ
ＥＴ及びＢＰＴを囲むように環状に形成されている。
【００１１】図２のバイポーラトランジスタＢＰＴは、
図１と同様に形成されており、Ｎ+形埋め込み層１１と
Ｎ+ 形コレクタ取り出し領域１２とＮ形コレクタ領域４
ｂとＰ形ベース領域１３とＮ形エミッタ領域１４と絶縁
膜１３ａとエミッタ電極１６とコレクタ電極１５とベー
ス電極１７とを有する。
図１と同様に形成されており、Ｎ+形埋め込み層１１と
Ｎ+ 形コレクタ取り出し領域１２とＮ形コレクタ領域４
ｂとＰ形ベース領域１３とＮ形エミッタ領域１４と絶縁
膜１３ａとエミッタ電極１６とコレクタ電極１５とベー
ス電極１７とを有する。
【００１２】図２のＭＯＳＦＥＴとＢＰＴとは図４に示
すように接続されている。即ち、ＭＯＳＦＥＴは出力段
トランジスタとして端子Ｔ1 とグランドとの間に接続さ
れ、このゲート電極と端子Ｔ2 との間にドライブ段トラ
ンジスタとしてのバイポーラトランジスタＢＰＴが接続
されている。図４の回路ではＢＰＴがオンの時にＭＯＳ
ＦＥＴがオン、ＢＰＴがオフの時にＭＯＳＦＥＴがオフ
になる。なお、ＢＰＴをグランドとＭＯＳＦＥＴのゲー
ト電極との間に接続し、ＢＰＴがオンの時にＭＯＳＦＥ
Ｔをオフにするように変形することもできる。
すように接続されている。即ち、ＭＯＳＦＥＴは出力段
トランジスタとして端子Ｔ1 とグランドとの間に接続さ
れ、このゲート電極と端子Ｔ2 との間にドライブ段トラ
ンジスタとしてのバイポーラトランジスタＢＰＴが接続
されている。図４の回路ではＢＰＴがオンの時にＭＯＳ
ＦＥＴがオン、ＢＰＴがオフの時にＭＯＳＦＥＴがオフ
になる。なお、ＢＰＴをグランドとＭＯＳＦＥＴのゲー
ト電極との間に接続し、ＢＰＴがオンの時にＭＯＳＦＥ
Ｔをオフにするように変形することもできる。
【００１３】図２のＭＯＳＦＥＴの埋め込み層１９はＮ
+ 形の第１の埋め込み層２０とこの下に形成されたＮ+
形の第２の埋め込み層２１ａと第１の埋め込み層２０の
上に形成された第３の埋め込み層２１ｂとから成る。第
１の埋め込み層２０はアンチモンとリンとの両方が拡散
され且つアンチモンの不純物濃度がリンの不純物濃度よ
りも高い領域である。Ｎ+ 形の第２及び第３の埋め込み
層２１ａ、２１ｂはリンの不純物濃度がアンチモンの不
純物濃度よりも高い領域である。なお、第２及び第３の
埋め込み層２１ａ、２１ｂは、リンの濃度がアンチモン
の濃度よりも高い領域であって第１のＮ形埋め込み層２
０を中心にしてＰ形半導体基板１側とエピタキシャル層
側にほぼ対称的に配置されている。
+ 形の第１の埋め込み層２０とこの下に形成されたＮ+
形の第２の埋め込み層２１ａと第１の埋め込み層２０の
上に形成された第３の埋め込み層２１ｂとから成る。第
１の埋め込み層２０はアンチモンとリンとの両方が拡散
され且つアンチモンの不純物濃度がリンの不純物濃度よ
りも高い領域である。Ｎ+ 形の第２及び第３の埋め込み
層２１ａ、２１ｂはリンの不純物濃度がアンチモンの不
純物濃度よりも高い領域である。なお、第２及び第３の
埋め込み層２１ａ、２１ｂは、リンの濃度がアンチモン
の濃度よりも高い領域であって第１のＮ形埋め込み層２
０を中心にしてＰ形半導体基板１側とエピタキシャル層
側にほぼ対称的に配置されている。
【００１４】次に、図２の半導体装置の製造方法を図
５、図６及び図７を参照して説明する。まず、図５
（Ａ）に示すようにＰ形シリコン半導体基板１を準備す
る。この半導体基板１はＰ形不純物としてボロンを約１
×１０15ｃｍ-3の濃度で含有する厚さ約４００μｍの半
導体基板である。
５、図６及び図７を参照して説明する。まず、図５
（Ａ）に示すようにＰ形シリコン半導体基板１を準備す
る。この半導体基板１はＰ形不純物としてボロンを約１
×１０15ｃｍ-3の濃度で含有する厚さ約４００μｍの半
導体基板である。
【００１５】次に、この基板１の上面に図５（Ａ）に示
すようにシリコン酸化膜２２を形成した後、これに図５
（Ｂ）に示すように第１及び第２の開口２３ａ、２３ｂ
を設け、埋め込み層形成用の拡散マスク２４を形成す
る。続いて、このマスク２４の第１及び第２の開口２３
ａ、２３ｂを通してＰ形基板１内に選択的にＮ形不純物
としてのアンチモンを導入（拡散）し、ＭＯＳＦＥＴ形
成予定領域にアンチモン導入領域２０ａを設け、バイポ
ーラトランジスタＢＰＴ形成予定領域にアンチモン導入
領域１１ａ′を設ける。一方のアンチモン導入領域２０
ａはＭＯＳＦＥＴの第１の埋め込み層２０となる領域で
ある。また、別のアンチモン導入領域１１ａ′はバイポ
ーラトランジスタＢＰＴの埋め込み層１１となる領域で
ある。各アンチモン導入領域２０ａ及び１１ａ′は拡散
温度を約１２００℃、拡散時間を約１８０分による熱拡
散によって形成したものであり、約２×１０18ｃｍ-3の
表面不純物濃度を有し、約６μｍの拡散の深さを有す
る。
すようにシリコン酸化膜２２を形成した後、これに図５
（Ｂ）に示すように第１及び第２の開口２３ａ、２３ｂ
を設け、埋め込み層形成用の拡散マスク２４を形成す
る。続いて、このマスク２４の第１及び第２の開口２３
ａ、２３ｂを通してＰ形基板１内に選択的にＮ形不純物
としてのアンチモンを導入（拡散）し、ＭＯＳＦＥＴ形
成予定領域にアンチモン導入領域２０ａを設け、バイポ
ーラトランジスタＢＰＴ形成予定領域にアンチモン導入
領域１１ａ′を設ける。一方のアンチモン導入領域２０
ａはＭＯＳＦＥＴの第１の埋め込み層２０となる領域で
ある。また、別のアンチモン導入領域１１ａ′はバイポ
ーラトランジスタＢＰＴの埋め込み層１１となる領域で
ある。各アンチモン導入領域２０ａ及び１１ａ′は拡散
温度を約１２００℃、拡散時間を約１８０分による熱拡
散によって形成したものであり、約２×１０18ｃｍ-3の
表面不純物濃度を有し、約６μｍの拡散の深さを有す
る。
【００１６】次に、図５（Ｃ）に示すように半導体基板
１の表面上に第２の埋め込み層２１ａの形成用開口２５
を有するシリコン酸化膜から成る第２の拡散マスク２６
を形成する。この拡散マスク２６はバイポーラトランジ
スタＢＰＴのアンチモン導入領域１１ａ′を被覆し、Ｍ
ＯＳＦＥＴの埋め込み層用のアンチモン導入領域２０ａ
の大部分を露出させるように形成する。なお、図５
（Ｃ）の開口２５は図５（Ｂ）の開口よりも小さく形成
され、且つ開口２５の縁が開口２３ａの縁よりも内側に
位置すると共にアンチモン導入領域２０ａの外縁よりも
内側に位置するように形成されている。この開口２３ａ
と２５との大きさの差は次のリンの拡散によって形成さ
れるリン導入領域即ち下側の第２の埋め込み層２１ａの
外縁の位置がアンチモン導入領域２０ａの外縁の位置に
ほぼ一致するように決定される。
１の表面上に第２の埋め込み層２１ａの形成用開口２５
を有するシリコン酸化膜から成る第２の拡散マスク２６
を形成する。この拡散マスク２６はバイポーラトランジ
スタＢＰＴのアンチモン導入領域１１ａ′を被覆し、Ｍ
ＯＳＦＥＴの埋め込み層用のアンチモン導入領域２０ａ
の大部分を露出させるように形成する。なお、図５
（Ｃ）の開口２５は図５（Ｂ）の開口よりも小さく形成
され、且つ開口２５の縁が開口２３ａの縁よりも内側に
位置すると共にアンチモン導入領域２０ａの外縁よりも
内側に位置するように形成されている。この開口２３ａ
と２５との大きさの差は次のリンの拡散によって形成さ
れるリン導入領域即ち下側の第２の埋め込み層２１ａの
外縁の位置がアンチモン導入領域２０ａの外縁の位置に
ほぼ一致するように決定される。
【００１７】次に、第２の拡散マスク２６の開口２５を
通して基板１にＮ形不純物であるリンを導入し、リンの
濃度がアンチモンの濃度よりも高い領域から成る下側の
第２の埋め込み層２１ａを形成する。この下側の第２の
埋め込み層２１ａを形成する時には、例えば拡散温度が
約１１５０℃、拡散時間が約１５０分の熱拡散処理によ
ってリンを拡散させる。これにより、表面不純物濃度が
約３×１０17ｃｍ-3、拡散の深さが約８μｍの下側の埋
め込み層２１ａが得られる。リンの拡散係数（拡散速
度）はアンチモンの拡散係数よりも十分に大きいので、
リンは図５（Ｂ）に示すアンチモン導入領域２０ａの実
質的に全部に重なるように拡散し、更にアンチモン導入
領域２０ａの下方にも拡散する。この結果、図５（Ｃ）
に示すようにアンチモンとリンとの両方が含まれ且つア
ンチモンの濃度がリンの濃度よりも高い混合導入領域２
０ａ′とリンの濃度がアンチモンの濃度よりも高い領域
から成る下側の第２の埋め込み層２１ａが生じる。な
お、図５（Ｃ）においてアンチモンが支配的に含まれる
混合導入領域２０ａ′の外周縁位置とリンが支配的に含
まれる下側の第２の埋め込み層２１ａの外周縁位置とは
ほぼ一致している。
通して基板１にＮ形不純物であるリンを導入し、リンの
濃度がアンチモンの濃度よりも高い領域から成る下側の
第２の埋め込み層２１ａを形成する。この下側の第２の
埋め込み層２１ａを形成する時には、例えば拡散温度が
約１１５０℃、拡散時間が約１５０分の熱拡散処理によ
ってリンを拡散させる。これにより、表面不純物濃度が
約３×１０17ｃｍ-3、拡散の深さが約８μｍの下側の埋
め込み層２１ａが得られる。リンの拡散係数（拡散速
度）はアンチモンの拡散係数よりも十分に大きいので、
リンは図５（Ｂ）に示すアンチモン導入領域２０ａの実
質的に全部に重なるように拡散し、更にアンチモン導入
領域２０ａの下方にも拡散する。この結果、図５（Ｃ）
に示すようにアンチモンとリンとの両方が含まれ且つア
ンチモンの濃度がリンの濃度よりも高い混合導入領域２
０ａ′とリンの濃度がアンチモンの濃度よりも高い領域
から成る下側の第２の埋め込み層２１ａが生じる。な
お、図５（Ｃ）においてアンチモンが支配的に含まれる
混合導入領域２０ａ′の外周縁位置とリンが支配的に含
まれる下側の第２の埋め込み層２１ａの外周縁位置とは
ほぼ一致している。
【００１８】次に、図６（Ａ）に示すように開口２７を
有するシリコン酸化膜から成る拡散マスク２８を基板１
の上面に形成する。この開口２７は分離領域１８を形成
するためのものであって、ＭＯＳＦＥＴ形成予定領域と
ＢＰＴ形成予定領域とを分離するように平面的に見て環
状に形成する。続いて、このマスク２８の開口２７より
Ｐ形不純物としてのボロンを拡散して図２に示す分離領
域１８のための下側領域１８ａを図６（Ａ）に示すよう
に形成する。この下側領域１８ａを形成する時には、例
えば拡散温度を約１１５０℃、拡散時間を約１５０分に
する。これにより、不純物濃度３×１０18ｃｍ-3、拡散
深さ約８μｍの領域１８ａが得られる。
有するシリコン酸化膜から成る拡散マスク２８を基板１
の上面に形成する。この開口２７は分離領域１８を形成
するためのものであって、ＭＯＳＦＥＴ形成予定領域と
ＢＰＴ形成予定領域とを分離するように平面的に見て環
状に形成する。続いて、このマスク２８の開口２７より
Ｐ形不純物としてのボロンを拡散して図２に示す分離領
域１８のための下側領域１８ａを図６（Ａ）に示すよう
に形成する。この下側領域１８ａを形成する時には、例
えば拡散温度を約１１５０℃、拡散時間を約１５０分に
する。これにより、不純物濃度３×１０18ｃｍ-3、拡散
深さ約８μｍの領域１８ａが得られる。
【００１９】次に、図６（Ａ）のマスク２８を除去した
後に、図６（Ｂ）に示すようにＰ形半導体基板１の上面
に周知の気相エピタキシャル成長法によって、Ｎ形シリ
コンのエピタキシャル層４を形成する。このエピタキシ
ャル層４の成長の際の約１１８０℃の加熱によって図６
（Ａ）に示されているＭＯＳＦＥＴのためのアンチモン
が支配的な混合導入領域２０ａ′のアンチモンとリン、
及びリンが支配的な下側の第２の埋め込み層２１ａのリ
ンとアンチモン、及びバイポーラトランジスタＢＰＴの
ためのアンチモン導入領域１１ａ′のアンチモン及び分
離領域１８のための下側領域１８ａのボロンがエピタキ
シャル層４内に熱拡散すると共に基板１の下側にも熱拡
散する。なお、エピタキシャル層４の中にはＮ形エピタ
キシャル層を得るための本来のＮ形不純物の他に上記エ
ピタキシャル成長工程において基板１側から蒸発したア
ンチモン、リン及びボロンも若干含まれることがある。
エピタキシャル層４の形成が完了すると、第１の埋め込
み層２０を中心にしてＰ形基板１側に下側の第２の埋め
込み層２１ａが生じ、エピタキシャル層４側に第３の埋
め込み層２１ｂが生じる。なお、第１の埋め込み層２０
は図６（Ａ）に示したアンチモンが支配的な混合導入領
域２０ａ′と上方への熱拡散に基づくアンチモン・リン
混合導入領域２０ｂとから成る。第１の埋め込み層２０
のためのアンチモン・リン混合導入領域２０ａ′及び下
側の第２の埋め込み層２１ａ及びＢＰＴの埋め込み層の
アンチモン導入領域１１ａは図６（Ａ）の工程から図６
（Ｂ）の工程に移行することによって変化するが、説明
を簡略化するためにこれ等の部分を同一符号で示すこと
にする。
後に、図６（Ｂ）に示すようにＰ形半導体基板１の上面
に周知の気相エピタキシャル成長法によって、Ｎ形シリ
コンのエピタキシャル層４を形成する。このエピタキシ
ャル層４の成長の際の約１１８０℃の加熱によって図６
（Ａ）に示されているＭＯＳＦＥＴのためのアンチモン
が支配的な混合導入領域２０ａ′のアンチモンとリン、
及びリンが支配的な下側の第２の埋め込み層２１ａのリ
ンとアンチモン、及びバイポーラトランジスタＢＰＴの
ためのアンチモン導入領域１１ａ′のアンチモン及び分
離領域１８のための下側領域１８ａのボロンがエピタキ
シャル層４内に熱拡散すると共に基板１の下側にも熱拡
散する。なお、エピタキシャル層４の中にはＮ形エピタ
キシャル層を得るための本来のＮ形不純物の他に上記エ
ピタキシャル成長工程において基板１側から蒸発したア
ンチモン、リン及びボロンも若干含まれることがある。
エピタキシャル層４の形成が完了すると、第１の埋め込
み層２０を中心にしてＰ形基板１側に下側の第２の埋め
込み層２１ａが生じ、エピタキシャル層４側に第３の埋
め込み層２１ｂが生じる。なお、第１の埋め込み層２０
は図６（Ａ）に示したアンチモンが支配的な混合導入領
域２０ａ′と上方への熱拡散に基づくアンチモン・リン
混合導入領域２０ｂとから成る。第１の埋め込み層２０
のためのアンチモン・リン混合導入領域２０ａ′及び下
側の第２の埋め込み層２１ａ及びＢＰＴの埋め込み層の
アンチモン導入領域１１ａは図６（Ａ）の工程から図６
（Ｂ）の工程に移行することによって変化するが、説明
を簡略化するためにこれ等の部分を同一符号で示すこと
にする。
【００２０】また、図６（Ｂ）に示すようにエピタキシ
ャル層４を形成すると、バイポーラトランジスタＢＰＴ
のためのアンチモン導入領域１１ａのアンチモンの熱拡
散によって下側埋め込み層１１ａと上側埋め込み層１１
ｂとからなるＢＰＴ用埋め込み層１１が得られる。ま
た、分離領域１８のためのＰ形領域１８ａのボロンの熱
拡散によってＰ形の上側領域１８ｂが生じる。
ャル層４を形成すると、バイポーラトランジスタＢＰＴ
のためのアンチモン導入領域１１ａのアンチモンの熱拡
散によって下側埋め込み層１１ａと上側埋め込み層１１
ｂとからなるＢＰＴ用埋め込み層１１が得られる。ま
た、分離領域１８のためのＰ形領域１８ａのボロンの熱
拡散によってＰ形の上側領域１８ｂが生じる。
【００２１】エピタキシャル層４を形成した後には、図
７（Ａ）に示すようにエピタキシャル層４の表面に開口
２９を有する拡散マスク３０を形成する。なお、開口２
９は分離領域１８を得るための位置に設ける。続いて、
このマスク３０の開口２９を通してＮ形エピタキシャル
層４内にＰ形不純物であるボロンを選択的に拡散し、図
７（Ａ）に示すように、Ｐ形半導体領域１８ｃを形成す
る。この領域１８ｃは下の領域１８ｂと連接して分離領
域１８の一部となる。
７（Ａ）に示すようにエピタキシャル層４の表面に開口
２９を有する拡散マスク３０を形成する。なお、開口２
９は分離領域１８を得るための位置に設ける。続いて、
このマスク３０の開口２９を通してＮ形エピタキシャル
層４内にＰ形不純物であるボロンを選択的に拡散し、図
７（Ａ）に示すように、Ｐ形半導体領域１８ｃを形成す
る。この領域１８ｃは下の領域１８ｂと連接して分離領
域１８の一部となる。
【００２２】次に、図７（Ｂ）に示すように、開口３１
ａ、３１ｂを有する拡散マスク３２をＮ形エピタキシャ
ル層４の上面に形成する。続いて、このマスク３２の開
口３１ａ、３１ｂを通じてＮ形不純物であるリンを選択
的に拡散して、ＭＯＳＦＥＴ用埋め込み層１９に連接す
るＮ形半導体領域から成るドレイン取り出し領域３と、
バイポーラトランジスタ用埋め込み層１１に連接するＮ
形半導体領域から成るコレクタ取り出し領域１２を形成
する。
ａ、３１ｂを有する拡散マスク３２をＮ形エピタキシャ
ル層４の上面に形成する。続いて、このマスク３２の開
口３１ａ、３１ｂを通じてＮ形不純物であるリンを選択
的に拡散して、ＭＯＳＦＥＴ用埋め込み層１９に連接す
るＮ形半導体領域から成るドレイン取り出し領域３と、
バイポーラトランジスタ用埋め込み層１１に連接するＮ
形半導体領域から成るコレクタ取り出し領域１２を形成
する。
【００２３】最後に、周知の２重拡散法等によってＭＯ
ＳＦＥＴのベース領域５及びソース領域６、バイポーラ
トランジスタＢＰＴのベース領域１３及びエミッタ領域
１４を形成し、更に、真空蒸着法等によりソース電極
８、ドレイン電極７、ベース領域５の上面に絶縁膜９を
介して対向するゲート電極１０、コレクタ電極１５、エ
ミッタ電極１６、ベース電極１７を形成することによっ
て、図２の半導体素子を完成させる。なお、実際の製造
工程では、領域１８ｃと領域１８ｂとの連接、ドレイン
取り出し領域３と埋め込み層１９との連接ならびにコレ
クタ取り出し領域１２と埋め込み層１１との連接は、Ｐ
形領域５、ベ−ス領域１３、ソ−ス領域６、エミッタ領
域１４を形成する工程における拡散の進行によって達成
されるが、説明を簡略化するために最終工程前に連接さ
れたものとしている。また、第１の埋め込み層２１及び
第２の埋め込み層１１は、図７（ａ）の工程から図７
（Ｂ）の工程に移行することによって変化するが、その
詳細な図示等は省略している。
ＳＦＥＴのベース領域５及びソース領域６、バイポーラ
トランジスタＢＰＴのベース領域１３及びエミッタ領域
１４を形成し、更に、真空蒸着法等によりソース電極
８、ドレイン電極７、ベース領域５の上面に絶縁膜９を
介して対向するゲート電極１０、コレクタ電極１５、エ
ミッタ電極１６、ベース電極１７を形成することによっ
て、図２の半導体素子を完成させる。なお、実際の製造
工程では、領域１８ｃと領域１８ｂとの連接、ドレイン
取り出し領域３と埋め込み層１９との連接ならびにコレ
クタ取り出し領域１２と埋め込み層１１との連接は、Ｐ
形領域５、ベ−ス領域１３、ソ−ス領域６、エミッタ領
域１４を形成する工程における拡散の進行によって達成
されるが、説明を簡略化するために最終工程前に連接さ
れたものとしている。また、第１の埋め込み層２１及び
第２の埋め込み層１１は、図７（ａ）の工程から図７
（Ｂ）の工程に移行することによって変化するが、その
詳細な図示等は省略している。
【００２４】図８は図２のエピタキシャル層４の表面か
らの深さとアンチモン及びリンの不純物濃度との関係を
示す図であり、Ａはアンチモンの分布を示し、Ｂはリン
の分布を示し、不純物濃度１０15ｃｍ-3の鎖線ＣはＰ型
基板１の不純物濃度及びＮ型エピタキシャル層４のド−
パントの不純物濃度を示す。図２における第１埋め込み
層２０はＢで示すリンの濃度よりもＡで示すアンチモン
の濃度が高くなる深さ約１０〜１８μｍの領域である。
下側の第２の埋め込み層２１ａはＡで示すアンチモンの
濃度よりもＢで示すリンの濃度が高く且つＰ形基板１の
不純物濃度（１×１０15ｃｍ-3）よりもリンの濃度が高
い領域であって深さ約１８〜２１μｍの約３μｍの領域
である。上側の第３の埋め込み層２１ｂは、ここでは図
８のＢで示すリンの濃度がＡで示すアンチモンの濃度よ
りも高く且つリンとアンチモンとの合計の濃度がエピタ
キシャル層４の表面不純物濃度の約１０倍以上を有して
いる領域即ち１０16ｃｍ-3以上の不純物濃度の領域であ
る。上側の第３の埋め込み層２１ｂとエピタキシャル層
４に基づくＮ形ドレイン領域４ａとの境界は厳密には区
別できないが、本発明では便宜上エピタキシャル層４即
ちドレイン領域４ａの表面の不純物濃度の１０倍程度に
なった深さ位置と定めた。本実施例ではエピタキシャル
層４の表面の不純物濃度が約１×１０15ｃｍ-3であるの
で、半導体基体の表面即ちエピタキシャル層４の表面か
ら約７μｍの深さ位置にドレイン領域４ａと上側埋め込
み層２１ｂとの境界が存在する。また、下側の第２の埋
め込み層２１ａとＰ形基板１との境界は、Ｎ形不純物濃
度とＰ形不純物濃度とが同一のところである。本実施例
では、Ｐ形基板１の不純物濃度が１×１０15ｃｍ-3であ
るから、半導体基体の表面から約２１μｍの深さ位置が
下側埋め込み層２１ａの下方の境界である。第１の埋め
込み層２０は半導体基体の表面から約１０μｍの深さ位
置から約１８μｍの深さ位置に設けられている。従っ
て、上側埋め込み層２１ｂ及び下側埋め込み層２１ａの
厚さはそれぞれ約３μｍとなる。なお、リンの不純物濃
度が基板１及びエピタキシャル層４の不純物濃度よりも
高い領域であって且つアンチモンの不純物濃度よりも高
い領域を第２及び第３の埋め込み層２１ａ、２１ｂと呼
ぶこともできる。また、図８のＡ、Ｂの不純物分布はエ
ピタキャル層４の形成終了後又はこの後の拡散工程の熱
処理の終了に得られる。
らの深さとアンチモン及びリンの不純物濃度との関係を
示す図であり、Ａはアンチモンの分布を示し、Ｂはリン
の分布を示し、不純物濃度１０15ｃｍ-3の鎖線ＣはＰ型
基板１の不純物濃度及びＮ型エピタキシャル層４のド−
パントの不純物濃度を示す。図２における第１埋め込み
層２０はＢで示すリンの濃度よりもＡで示すアンチモン
の濃度が高くなる深さ約１０〜１８μｍの領域である。
下側の第２の埋め込み層２１ａはＡで示すアンチモンの
濃度よりもＢで示すリンの濃度が高く且つＰ形基板１の
不純物濃度（１×１０15ｃｍ-3）よりもリンの濃度が高
い領域であって深さ約１８〜２１μｍの約３μｍの領域
である。上側の第３の埋め込み層２１ｂは、ここでは図
８のＢで示すリンの濃度がＡで示すアンチモンの濃度よ
りも高く且つリンとアンチモンとの合計の濃度がエピタ
キシャル層４の表面不純物濃度の約１０倍以上を有して
いる領域即ち１０16ｃｍ-3以上の不純物濃度の領域であ
る。上側の第３の埋め込み層２１ｂとエピタキシャル層
４に基づくＮ形ドレイン領域４ａとの境界は厳密には区
別できないが、本発明では便宜上エピタキシャル層４即
ちドレイン領域４ａの表面の不純物濃度の１０倍程度に
なった深さ位置と定めた。本実施例ではエピタキシャル
層４の表面の不純物濃度が約１×１０15ｃｍ-3であるの
で、半導体基体の表面即ちエピタキシャル層４の表面か
ら約７μｍの深さ位置にドレイン領域４ａと上側埋め込
み層２１ｂとの境界が存在する。また、下側の第２の埋
め込み層２１ａとＰ形基板１との境界は、Ｎ形不純物濃
度とＰ形不純物濃度とが同一のところである。本実施例
では、Ｐ形基板１の不純物濃度が１×１０15ｃｍ-3であ
るから、半導体基体の表面から約２１μｍの深さ位置が
下側埋め込み層２１ａの下方の境界である。第１の埋め
込み層２０は半導体基体の表面から約１０μｍの深さ位
置から約１８μｍの深さ位置に設けられている。従っ
て、上側埋め込み層２１ｂ及び下側埋め込み層２１ａの
厚さはそれぞれ約３μｍとなる。なお、リンの不純物濃
度が基板１及びエピタキシャル層４の不純物濃度よりも
高い領域であって且つアンチモンの不純物濃度よりも高
い領域を第２及び第３の埋め込み層２１ａ、２１ｂと呼
ぶこともできる。また、図８のＡ、Ｂの不純物分布はエ
ピタキャル層４の形成終了後又はこの後の拡散工程の熱
処理の終了に得られる。
【００２５】この実施例によれば次の効果が得られる。 （１） バイポーラトランジスタの耐圧等の諸特性を良
好に維持しつつ、ＭＯＳＦＥＴのＯＮ抵抗を低減するこ
とができる。即ち、ＭＯＳＦＥＴの埋め込み層１９がＮ
形不純物としてアンチモンが支配的な第１の埋め込み層
２０とリンが支配的な第２及び第３の埋め込み層２１
ａ、２１ｂから成る。リンの拡散係数はアンチモンの拡
散係数に比べて十分に大きいため、図８に示すように、
Ｎ形エピタキシャル層４を形成する際に、この層４中に
リンが拡散してＭＯＳＦＥＴのドレイン領域を構成する
Ｎ形エピタキシャル層４の不純物濃度を実質的に増加さ
せる。また、ＭＯＳＦＥＴの埋め込み層１９は第１の埋
め込み層２０とこの両側の第２及び第３の埋め込み層２
１ａ、２１ｂとから成り、図１に示す従来のＭＯＳＦＥ
Ｔ用埋め込み層２よりも厚く形成されている。また、第
１の埋め込み層２０は拡散係数がさほど大きくないアン
チモンから成るので、その不純物濃度が相対的に大きく
なっている。従って、ＭＯＳＦＥＴ用の埋め込み層１９
の抵抗を十分に小さくできる。一方、バイポーラトラン
ジスタの埋め込み層１１は従来と同様にアンチモンを導
入したＮ形埋め込み層であり、拡散係数の比較的大きい
リンを用いていない。このため、エピタキシャル層４の
形成時にバイポーラトランジスタのコレクタ領域を構成
する埋め込み層１１の上方のエピタキシャル層４内にリ
ンが導入されることがほとんどなく、この領域の不純物
濃度をエピタキシャル成長の形成条件で決まる所望の不
純物濃度に設定できる。従って、バイポーラトランジス
タの特性を低下させることなく、ＭＯＳＦＥＴのＯＮ抵
抗の低減が可能となる。もし、ＭＯＳＦＥＴの埋め込み
層をリンの拡散のみで形成し、埋め込み層の抵抗及びエ
ピタキシャル層の抵抗を小さくすべく、その不純物濃度
を高くすれば、Ｎ形エピタキシャル層の形成時に埋め込
み層のリンが基板から蒸発し、この蒸発したリンがエピ
タキシャル層に入り込み、バイポーラトランジスタを構
成する側のＮ形エピタキシャル層の不純物濃度が必要以
上に増加してしまいバイポーラトランジスタの特性が所
望に得られなくなる。また、埋め込み層の別の問題とし
てリンの濃度が高いと、リンがエピタキシャル層のかな
り上方まで拡散し、ＭＯＳＦＥＴのベース領域５近傍ま
で達して、ドレイン領域４ａの不純物濃度を所望の値よ
り増加する虞れがある。このようになると、ＭＯＳＦＥ
Ｔのドレイン・ベース間耐圧の低下等を招く。本実施例
では、ＭＯＳＦＥＴの埋め込み層の中央側には、アンチ
モンによって形成された第１の埋め込み層２０が存在す
るので、第２及び第３の埋め込み層２１ａ、２１ｂのリ
ンの濃度をさほど高くする必要がない。このため、上記
のような問題は生じない。また、もし、ＭＯＳＦＥＴの
埋め込み層をアンチモンの拡散のみで形成し、且つＭＯ
ＳＦＥＴの埋め込み層の形成工程と別の工程でバイポー
ラトランジスタの埋め込み層を形成し、且つＭＯＳＦＥ
Ｔの埋め込み層をバイポーラトランジスタの埋め込み層
よりも厚く形成したとしても、アンチモンの拡散係数は
リンのそれよりも小さいため、ＭＯＳＦＥＴの埋め込み
層を厚く形成することが困難であり、ドレイン領域の抵
抗を小さくする効果が得られない。従って、ＭＯＳＦＥ
ＴのＯＮ抵抗の低減は図れない。 （２） ＭＯＳＦＥＴの第２の及び第３埋め込み層２１
ａ、２１ｂを形成するためのマスク２６の開口２５を、
第１の埋め込み層２０を形成するためのマスク２４の開
口２３ａよりも内側に配したので、第２及び第３の埋め
込み層２１ａ、２１ｂを形成するためのリンが第１の埋
め込み層２０よりも横方向に離れた位置まで拡散するこ
とが制限される。このため、第２及び第３の埋め込み層
２１ａ、２１ｂの外縁を第１の埋め込み層２０の外縁の
近傍に位置させることができ、第２及び第３の埋め込み
層２１ａ、２ｂの形成に伴って素子の面積の増大が実質
的に生じない。
好に維持しつつ、ＭＯＳＦＥＴのＯＮ抵抗を低減するこ
とができる。即ち、ＭＯＳＦＥＴの埋め込み層１９がＮ
形不純物としてアンチモンが支配的な第１の埋め込み層
２０とリンが支配的な第２及び第３の埋め込み層２１
ａ、２１ｂから成る。リンの拡散係数はアンチモンの拡
散係数に比べて十分に大きいため、図８に示すように、
Ｎ形エピタキシャル層４を形成する際に、この層４中に
リンが拡散してＭＯＳＦＥＴのドレイン領域を構成する
Ｎ形エピタキシャル層４の不純物濃度を実質的に増加さ
せる。また、ＭＯＳＦＥＴの埋め込み層１９は第１の埋
め込み層２０とこの両側の第２及び第３の埋め込み層２
１ａ、２１ｂとから成り、図１に示す従来のＭＯＳＦＥ
Ｔ用埋め込み層２よりも厚く形成されている。また、第
１の埋め込み層２０は拡散係数がさほど大きくないアン
チモンから成るので、その不純物濃度が相対的に大きく
なっている。従って、ＭＯＳＦＥＴ用の埋め込み層１９
の抵抗を十分に小さくできる。一方、バイポーラトラン
ジスタの埋め込み層１１は従来と同様にアンチモンを導
入したＮ形埋め込み層であり、拡散係数の比較的大きい
リンを用いていない。このため、エピタキシャル層４の
形成時にバイポーラトランジスタのコレクタ領域を構成
する埋め込み層１１の上方のエピタキシャル層４内にリ
ンが導入されることがほとんどなく、この領域の不純物
濃度をエピタキシャル成長の形成条件で決まる所望の不
純物濃度に設定できる。従って、バイポーラトランジス
タの特性を低下させることなく、ＭＯＳＦＥＴのＯＮ抵
抗の低減が可能となる。もし、ＭＯＳＦＥＴの埋め込み
層をリンの拡散のみで形成し、埋め込み層の抵抗及びエ
ピタキシャル層の抵抗を小さくすべく、その不純物濃度
を高くすれば、Ｎ形エピタキシャル層の形成時に埋め込
み層のリンが基板から蒸発し、この蒸発したリンがエピ
タキシャル層に入り込み、バイポーラトランジスタを構
成する側のＮ形エピタキシャル層の不純物濃度が必要以
上に増加してしまいバイポーラトランジスタの特性が所
望に得られなくなる。また、埋め込み層の別の問題とし
てリンの濃度が高いと、リンがエピタキシャル層のかな
り上方まで拡散し、ＭＯＳＦＥＴのベース領域５近傍ま
で達して、ドレイン領域４ａの不純物濃度を所望の値よ
り増加する虞れがある。このようになると、ＭＯＳＦＥ
Ｔのドレイン・ベース間耐圧の低下等を招く。本実施例
では、ＭＯＳＦＥＴの埋め込み層の中央側には、アンチ
モンによって形成された第１の埋め込み層２０が存在す
るので、第２及び第３の埋め込み層２１ａ、２１ｂのリ
ンの濃度をさほど高くする必要がない。このため、上記
のような問題は生じない。また、もし、ＭＯＳＦＥＴの
埋め込み層をアンチモンの拡散のみで形成し、且つＭＯ
ＳＦＥＴの埋め込み層の形成工程と別の工程でバイポー
ラトランジスタの埋め込み層を形成し、且つＭＯＳＦＥ
Ｔの埋め込み層をバイポーラトランジスタの埋め込み層
よりも厚く形成したとしても、アンチモンの拡散係数は
リンのそれよりも小さいため、ＭＯＳＦＥＴの埋め込み
層を厚く形成することが困難であり、ドレイン領域の抵
抗を小さくする効果が得られない。従って、ＭＯＳＦＥ
ＴのＯＮ抵抗の低減は図れない。 （２） ＭＯＳＦＥＴの第２の及び第３埋め込み層２１
ａ、２１ｂを形成するためのマスク２６の開口２５を、
第１の埋め込み層２０を形成するためのマスク２４の開
口２３ａよりも内側に配したので、第２及び第３の埋め
込み層２１ａ、２１ｂを形成するためのリンが第１の埋
め込み層２０よりも横方向に離れた位置まで拡散するこ
とが制限される。このため、第２及び第３の埋め込み層
２１ａ、２１ｂの外縁を第１の埋め込み層２０の外縁の
近傍に位置させることができ、第２及び第３の埋め込み
層２１ａ、２ｂの形成に伴って素子の面積の増大が実質
的に生じない。
【００２６】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 同一の半導体装置に別のＭＯＳＦＥＴ又はバイ
ポーラトランジスタ更には抵抗やコンデンサ等の受動素
子を含めることができる。 （２） 出力段トランジスタとしてのＭＯＳＦＥＴをバ
イポーラトランジスタとすることができる。 （３） ドライブ段トランジスタとしてのバイポーラト
ランジスタＢＰＴをＭＯＳＦＥＴにすることができる。
く、例えば次の変形が可能なものである。 （１） 同一の半導体装置に別のＭＯＳＦＥＴ又はバイ
ポーラトランジスタ更には抵抗やコンデンサ等の受動素
子を含めることができる。 （２） 出力段トランジスタとしてのＭＯＳＦＥＴをバ
イポーラトランジスタとすることができる。 （３） ドライブ段トランジスタとしてのバイポーラト
ランジスタＢＰＴをＭＯＳＦＥＴにすることができる。
【図１】従来の半導体装置を示す断面図である。
【図２】本発明の一実施例に従う半導体装置を示す断面
図である。
図である。
【図３】図２の半導体装置のＭＯＳＦＥＴの領域の半導
体基体の表面を示す平面図である。
体基体の表面を示す平面図である。
【図４】図２の半導体装置の電気的接続を示す回路図で
ある。
ある。
【図５】図２の半導体装置の３つの製造工程を示す断面
図である。
図である。
【図６】図２の半導体装置の別の２つの製造工程を示す
断面図である。
断面図である。
【図７】図２の半導体装置の更に別の２つの製造工程を
示す断面図である。
示す断面図である。
【図８】図６（Ｂ）のエピタキシャル層４、第１及び第
２の埋め込み層の不純物濃度の分布を示す図である。
２の埋め込み層の不純物濃度の分布を示す図である。
４ａ ドレイン領域 ４ｂ コレクタ領域、 １１ バイポーラトランジスタ用埋め込み層、 ２０ 第１の埋め込み層 ２１ａ 第２の埋め込み層 ２１ｂ 第３の埋め込み層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8248 H01L 21/8249 H01L 21/8234 - 21/8238 H01L 27/06 H01L 21/088 - 21/092
Claims (2)
- 【請求項１】 電界効果トランジスタとバイポ−ラトラ
ンジスタとを含み、且つ前記電界効果トランジスタのた
めの埋め込み層と前記バイポ−ラトランジスタのための
埋め込み層とを備えた半導体装置の製造方法において、 Ｐ形半導体領域を有する半導体基体を用意する第１の工
程と、 前記Ｐ形半導体領域における前記電界効果トランジスタ
のための埋め込み層の形成予定領域と前記バイポ−ラト
ランジスタのための埋め込み層の形成予定領域とに第１
のＮ形不純物を同時に導入する第２の工程と、 前記電界効果トランジスタのための埋め込み層の形成予
定領域における前記第１のＮ形不純物が導入された領域
にほぼ重ねて第１のＮ形不純物よりも拡散係数の大きい
第２のＮ形不純物を拡散し、前記第１のＮ形不純物の濃
度が前記第２のＮ形不純物よりも高くなるように前記第
１及び第２のＮ形不純物が混在している部分と前記第２
のＮ形不純物の濃度が前記第１のＮ形不純物の濃度より
も高くなるように前記第１及び第２のＮ形不純物が混在
している部分とを形成する第３の工程と、 前記電界効果トランジスタのための埋め込み層の形成予
定領域における前記第１及び第２のＮ形不純物が導入さ
れた領域と前記バイポ−ラトランジスタのための埋め込
み層の形成予定領域における前記第１のＮ形不純物が導
入された領域とを含む前記半導体基体の表面を覆うよう
にＮ形半導体から成るエピタキシャル層を、加熱を伴う
気相エピタキシャル成長法によって形成し、同時に前記
第１及び第２のＮ形不純物の前記半導体基体から前記エ
ピタキシャル層への異なる速度の熱拡散に基づき、前記
半導体基体及び前記エピタキシャル層の中に前記第１の
Ｎ形不純物の濃度が前記第２のＮ形不純物の濃度よりも
高くなるように前記第１及び第２のＮ形不純物が混在し
ている電界効果トランジスタ用の第１の埋め込み層を形
成し、且つ前記第１の埋め込み層に隣接した前記半導体
基体の中に前記第２のＮ形不純物の濃度が前記第１の不
純物の濃度よりも高くなるように前記第１及び第２のＮ
形不純物が混在している電界効果トランジスタ用の第２
の埋め込み層を形成し、且つ前記第１の埋め込み層に隣
接した前記エピタキシャル層の中に前記第２のＮ形不純
物の濃度が前記第１のＮ形不純物の濃度よりも高くなる
ように 前記第１及び第２のＮ形不純物が混在している電
界効果トランジスタ用の第３の埋め込み層を形成し、且
つ前記バイポ−ラトランジスタのための埋め込み層の領
域において前記半導体基体と前記エピタキシャル層との
両方に前記第１のＮ形不純物が拡散したものから成る第
４の埋め込み層を形成する第４の工程とを備えているこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１のＮ形不純物はアンチモンであ
り、前記第２のＮ形不純物はリンである請求項１記載の
半導体層装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09368692A JP3104747B2 (ja) | 1996-12-27 | 1997-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35754096 | 1996-12-27 | ||
| JP8-357540 | 1996-12-27 | ||
| JP09368692A JP3104747B2 (ja) | 1996-12-27 | 1997-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242311A JPH10242311A (ja) | 1998-09-11 |
| JP3104747B2 true JP3104747B2 (ja) | 2000-10-30 |
Family
ID=26580619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09368692A Expired - Lifetime JP3104747B2 (ja) | 1996-12-27 | 1997-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104747B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102141268B1 (ko) * | 2013-11-25 | 2020-08-04 | 가부시키가이샤 무라타 세이사쿠쇼 | 축전 시스템 및 이차 전지의 충전 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW594946B (en) | 2002-01-16 | 2004-06-21 | Sanken Electric Co Ltd | Manufacturing method of semiconductor device |
| US8076725B2 (en) * | 2007-05-18 | 2011-12-13 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP2009272453A (ja) * | 2008-05-08 | 2009-11-19 | Sanyo Electric Co Ltd | トランジスタ、半導体装置及びその製造方法 |
-
1997
- 1997-12-26 JP JP09368692A patent/JP3104747B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102141268B1 (ko) * | 2013-11-25 | 2020-08-04 | 가부시키가이샤 무라타 세이사쿠쇼 | 축전 시스템 및 이차 전지의 충전 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10242311A (ja) | 1998-09-11 |
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