KR100273120B1 - 바이폴라 트랜지스터의 제조방법 - Google Patents
바이폴라 트랜지스터의 제조방법 Download PDFInfo
- Publication number
- KR100273120B1 KR100273120B1 KR1019980048992A KR19980048992A KR100273120B1 KR 100273120 B1 KR100273120 B1 KR 100273120B1 KR 1019980048992 A KR1019980048992 A KR 1019980048992A KR 19980048992 A KR19980048992 A KR 19980048992A KR 100273120 B1 KR100273120 B1 KR 100273120B1
- Authority
- KR
- South Korea
- Prior art keywords
- type
- region
- transistor
- conductivity type
- vertical
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 230000008569 process Effects 0.000 claims abstract description 18
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 15
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 66
- 238000002955 isolation Methods 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
Abstract
바이폴라 트랜지스터의 제조방법이 개시된다. 이에 의하면, 수직형 pnp 트랜지스터의 p+형 에미터영역을 위한 영역의 n웰(well)에 p형 불순물을 이온주입하고 npn 트랜지스터의 p형 베이스영역을 위한 영역의 n-에피택셜층에 n형 불순물을 이온주입한 후 열처리공정을 이용하여 이들 이온주입된 불순물을 활성화시켜 p+형 에미터영역과 p형 베이스영역을 동시에 확산시킨다.
따라서, pnp 트랜지스터의 p+형 에미터영역의 접합 깊이와 npn 트랜지스터의 p형 베이스영역이 정확하게 제어되므로 최대 콜렉터전류 특성이 향상되고 이에 따른 트랜지스터의 품질이 향상된다. 그리고, 하나의 반도체기판 상에 수직형 pnp 트랜지스터와 수직형 npn 트랜지스터를 제조하는 공정을 단순화되고 그에 따른 생산성이 향상된다.
Description
본 발명은 바이폴라 트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 pnp 트랜지스터의 에미터영역의 접합 깊이와 npn 트랜지스터의 베이스영역의 접합 깊이을 정확하게 제어하도록 한 바이폴라 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 정보처리의 고속화 및 신호의 선형성을 요하는 전자산업분야에서 각광을 받아 온 바이폴라 소자 기술은 다결정실리콘 자기정렬(polysilicon self-alignment: PSA) 방법의 개발에 따라 기존의 표준 매몰 콜렉터(standard buried collector) 기술에 비하여 스위칭속도와 칩 집적도의 측면에서 크게 향상되었다. 그러나, 바이폴라 소자는 회로의 실현시 MOSFET(metal oxide silicon field effect transistor) 소자에 비하여 상대적으로 속도 성능이 뛰어난 반면에 큰 소모전력과 낮은 칩 집적도로 인하여 그 응용분야에 제한을 받아 왔다.
그래서, 바이폴라 소자의 집적회로 응용범위가 확대되려면, 기본적으로 바이폴라 소자의 장점인 속도성능을 유지함과 동시에 칩 집적도 증대와 소모전력의 감소가 요구된다.
도 1은 일반적인 수직형 npn 바이폴라 트랜지스터와 수직형 pnp 바이폴라 트랜지스터가 하나의 기판에 형성된 예를 나타낸 단면구조도이다.
도 1에 도시된 바와 같이, 수직형 pnp 바이폴라 트랜지스터를 위한 영역의 p-형 반도체기판(10)에 n+형 매몰층(11)이 형성되고, 수직형 npn 바이폴라 트랜지스터를 위한 영역의 반도체기판(10)에 n+형 매몰층(12)이 형성되고, n+형 매몰층(11)의 상부면에 접하며 p+형 매몰층(13)이 형성된다. p+형 매몰층(13)과 n+형 매몰층(11),(12)을 포함한 반도체기판(10) 상에 n-형 에피택셜층(15)이 정해진 두께만큼 성장된다. 에피택셜층(15)은 npn 트랜지스터의 콜렉터영역으로서 작용한다.
에피택셜층(15)의 정해진 영역에 pnp 트랜지스터의 베이스영역으로서 n웰(17)이 p+형 매몰층(13)의 상부면 일부영역에 연결되며 형성되고, pnp 바이폴라 트랜지스터와 npn 바이폴라 트랜지스터의 아이솔레이션을 위해 이들 영역 주위의 에피택셜층(15)에 p+형 아이솔레이션층(19)이 형성되고, 매몰층(13)과 콜렉터전극(C)과의 전기적 연결을 위해 콜렉터영역으로서 p+형 영역(18)이 p+형 매몰층(13)에 연결된다. p+형 매몰층(13)과 p+형 영역(18)은 콜렉터영역으로서 작용한다.
n웰(17)에 p+형 에미터영역(21)이 형성되고, n+형 매몰층(12) 상측으로 일정거리를 두고 에피택셜층(15)의 정해진 영역에 p형의 베이스영역(23)이 형성된다. 베이스영역(23)에 n+형 에미터영역(25)이 형성되고, npn 트랜지스터의 콜렉터전극(C)의 저항성 접촉을 위해 에피택셜층(15)에 n+형 영역(26)이 형성된다. pnp 트랜지스터의 베이스전극(B)의 저항성 접촉을 위해 n웰(17)에 n+형 영역(27)이 형성된다.
에피택셜층(15)의 전면 상에 절연막(29)이 적층되고, pnp 바이폴라 트랜지스터의 에미터전극(E)과 베이스전극(B) 및 콜렉터전극(C)이 절연막(29)의 콘택홀들을 각각 거쳐 에미터영역(21)과 베이스영역인 n웰(17) 및 콜렉터영역인 영역(18)에 전기적으로 연결된다. npn 바이폴라 트랜지스터의 에미터전극(E)과 베이스전극(B) 및 콜렉터전극(C)이 절연막(29)의 콘택홀들을 각각 거쳐 에미터영역(25)과 베이스영역(23) 및 베이스영역인 에피택셜층(15)에 전기적으로 연결된다. 보호막(31)이 에미터전극(E)과 베이스전극(B) 및 콜렉터전극(C)의 상면만을 노출시키는 개구부를 가지며 절연막(29) 상에 형성된다.
한편, 도면에는 제 1 도전형이 p형이고 제 2 도전형이 n형인 경우를 기준으로 수직형 제 1 트랜지스터인 pnp 트랜지스터와 수직형 제 2 트랜지스터인 npn 트랜지스터가 도시되어 있으나 그 반대의 경우도 동일하게 적용될 수 있다.
이와 같이 구성되는 바이폴라 트랜지스터를 제조하는 종래의 제조방법을 도 2와 도 1을 참조하여 살펴보면, 단계(S11)에서는 먼저, 통상적인 방법을 이용하여 제 1 도전형인 p-형 반도체기판(10)에 수직형 pnp 트랜지스터와 수직형 npn 트랜지스터를 위한 제 2 도전형인 n+형 매몰층(11),(12)을 각각 형성한다.
단계(S12)에서는 n+형 매몰층(11)의 상부면에 접하도록 콜렉터영역으로서 p+형 매몰층(13)을 형성한다. 단계(S13)에서는 p+형 매몰층(13)과 n+형 매몰층(12)을 포함한 반도체기판(10)의 전면 상에 n-형 에피택셜층(15)을 정해진 두께만큼 성장시킨다. 에피택셜층(15)은 npn 트랜지스터의 콜렉터영역으로서 작용한다.
단계(S14)에서는 pnp 트랜지스터의 베이스영역인 n웰(17)을 위한 에피택셜층(15)의 영역에 n형 불순물을 이온주입한다. 단계(S15)에서는 BSG(borosilicate gauss)막을 확산용 소스로 이용하여 pnp 바이폴라 트랜지스터와 수직형 npn 바이폴라 트랜지스터를 위한 영역 주위의 에피택셜층(15)에 이들의 아이솔레이션을 위한 p+형 아이솔레이션층(19)을 형성한다. 이와 아울러 콜렉터전극(C)과 p+형 매몰층(13)의 전기적 연결을 위해 p+형 영역(18)이 p+형 매몰층(13)에 연결된다. 아이솔레이션층(19)이 확산되는 동안 기 이온주입된 n형 불순물 이온도 활성화하여 n웰(17)이 p+형 매몰층(13)에 연결되도록 확산한다.
단계(S16)에서는 CVD(chemical vapor deposition) 방식을 이용하여 pnp 트랜지스터의 p+형 에미터영역(21)을 n웰(17)에 형성한다. 단계(S17)에서는 에미터영역(21)이 형성되고 나면, 이온주입공정과 열처리공정을 이용하여 npn 트랜지스터의 p형 베이스영역(23)을 에피택셜층(15)에 형성한다. 단계(S18)에서는 베이스영역(23)에 n+형 에미터영역(25)을 형성한다. 이와 아울러 n웰(17)에 n+형 영역(27)을 형성하는데 이는 pnp 트랜지스터의 베이스전극(B)과 n웰(17)의 저항성 접촉을 이룩하기 위함이다. 또한, 에피택셜층(15)에 n+형 영역(26)을 형성하는데 이는 npn 트랜지스터의 콜렉터전극(C)과 에피택셜층(15)의 저항성 접촉을 이룩하기 위함이다.
단계(19)에서는 에미터영역(25)이 형성되고 나면, 반도체기판(10)의 전면 상에 절연막(29)을 적층하고 절연막(29)의 정해진 영역에 콘택홀들을 형성한 후 절연막(29) 상에 도전층을 적층하고 이를 pnp 트랜지스터와 npn 트랜지스터의 에미터전극(E)과 베이스전극(B) 및 콜렉터전극(C)의 패턴으로 형성한다. 마지막으로, 상기 구조의 전면 상에 보호막(31)을 적층하고 에미터전극(E)과 베이스전극(B) 및 콜렉터전극(C)의 패턴을 노출시키기 위해 이들 패턴들 상의 보호막(31)을 제거한다. 따라서, 반도체기판 상에 수직형 pnp 트랜지스터와 수직형 npn 트랜지스터가 함께 완성된다.
그런데, 종래의 방법에 의하면, 단계(S16)에서 pnp 트랜지스터의 p+형 에미터영역(21)을 접합 깊이 L1으로 n웰(17)에 형성한 후 npn 트랜지스터의 p형 베이스영역(23)을 형성한다. 이로 말미암아, 베이스영역(23)이 형성되고 나면, 에미터영역(21)의 접합 깊이가 당초 원하는 접합 깊이 L1으로 이루어지지 못하고 다른 접합 깊이로 변하기 쉽다. 심한 경우, 에미터영역(21)이 p+ 매몰층(13)에 연결되는 현상이 발생하기도 한다.
이를 해결하기 위해 에미터영역(21)의 접합 깊이 변화 예상치를 고려하여 에미터영역(21)을 형성하기도 하나 베이스영역(23)의 형성 후에 에미터영역(21)의 접합 깊이가 당초의 접합 깊이 L1으로 정확하게 제어되지 못한다.
더욱이, 에미터영역(21)의 접합 깊이가 정확하게 제어되지 못하면, 최대 콜렉터전류곡선(hFE-Icmax곡선)이 불량해진다.
또한, CVD공정을 이용하여 pnp 트랜지스터의 에미터영역을 형성하고 난 후 이온주입공정을 이용하여 npn 트랜지스터의 베이스영역을 형성하므로 전체 공정이 복잡하고 그에 따른 생산성이 낮을 수밖에 없다.
따라서, 본 발명의 목적은 하나의 반도체기판 상에 형성되는 pnp 트랜지스터의 에미터영역의 접합 깊이와 npn 트랜지스터의 베이스영역의 접합 깊이를 정확하게 함께 제어한 것이다.
본 발명의 다른 목적은 하나의 반도체기판 상에 수직형 pnp 트랜지스터와 수직형 npn 트랜지스터를 제조하는 공정을 단순화한 것이다.
도 1은 일반적인 바이폴라 트랜지스터의 구조를 나타낸 단면도.
도 2는 종래 기술에 의한 바이폴라 트랜지스터의 제조방법을 나타낸 공정흐름도.
도 3은 본 발명에 의한 바이폴라 트랜지스터의 제조방법을 나타낸 공정흐름도.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체기판 11, 12: n+형 매몰층 13: p+형 매몰층 15: n-형 에피택셜층 17: n웰 19: 아이솔레이션(isolation)층 21: p+형 에미터영역 23: p형 베이스영역 25: n+형 에미터영역 29: 절연막 31: 보호층 E: 에미터전극 B: 베이스전극 C: 콜렉터전극
이와 같은 목적을 달성하기 위하여 본 발명에 의한 바이폴라 트랜지스터의 제조방법은
제 1 도전형 반도체기판에 수직형 제 1 트랜지스터와 수직형 제 2 트랜지스터를 함께 제조하는 바이폴라 트랜지스터의 제조방법에 있어서,
상기 제 1 트랜지스터의 제 1 도전형 에미터영역을 형성하기 위한 제 1 도전형 불순물 이온을 상기 제 1 트랜지스터의 제 2 도전형 베이스영역인 제 2 도전형 웰에 이온주입하는 단계;
상기 제 2 트랜지스터의 제 1 도전형 베이스영역을 형성하기 위한 제 1 도전형 불순물 이온을 상기 반도체기판 상의 제 2 도전형 에피택셜층에 이온주입하는 단계; 그리고
열처리공정을 이용하여 상기 제 1 도전형 불순물 이온을 활성화시켜 상기 에미터영역과 상기 베이스영역을 동시에 확산시키는 단계를 포함하는 것을 특징으로 한다. 바람직하게는 제 1 도전형이 p형이고, 제 2 도전형이 n형인 경우가 가능하다. 이와 반대로, 제 1 도전형이 n형이고, 제 2 도전형이 p형인 경우도 가능하다.
이하, 본 발명에 의한 바이폴라 트랜지스터의 제조방법을 도 3을 참조하여 상세히 설명하기로 한다. 설명의 편의상 도 1을 연관하여 설명하기로 한다.
참조하여 살펴보면, 먼저, 종래와 동일하게 단계(S11) 내지 단계(S15)를 실시한다. 즉, 통상적인 방법을 이용하여 제 1 도전형인 p-형 반도체기판(10)에 수직형 제 1 트랜지스터인 pnp 트랜지스터와 수직형 제 2 트랜지스터인 npn 트랜지스터를 위한 제 2 도전형인 n+형 매몰층(11),(12)을 각각 형성하고, n+형 매몰층(11)의 상부면에 접하도록 콜렉터영역으로서 p+형 매몰층(13)을 형성하고, p+형 매몰층(13)과 n+형 매몰층(12)을 포함한 반도체기판(10)의 전면 상에 n-형 에피택셜층(15)을 정해진 두께만큼 성장시킨다. 에피택셜층(15)은 npn 트랜지스터의 콜렉터영역으로서 작용한다.
이후, pnp 트랜지스터의 베이스영역인 n웰(17)을 위한 에피택셜층(15)의 영역에 n형 불순물을 이온주입하고, 예를 들어 BSG(borosilicate glass)막을 확산용 소스로 이용하여 pnp 바이폴라 트랜지스터와 수직형 npn 바이폴라 트랜지스터를 위한 영역 주위의 에피택셜층(15)에 이들의 아이솔레이션을 위한 p+형 아이솔레이션층(19)을 형성한다. 이와 아울러 콜렉터전극(C)과 p+형 매몰층(13)의 전기적 연결을 위해 p+형 영역(18)이 p+형 매몰층(13)에 연결된다. 아이솔레이션층(19)이 확산되는 동안 기 이온주입된 n형 불순물 이온도 활성화하여 n웰(17)이 p+형 매몰층(13)에 연결되도록 확산한다.
단계(S26)에서는 이온주입공정을 이용하여 pnp 트랜지스터의 p+형 에미터영역(21)을 위한 영역의 n웰(17)에 p형 불순물 이온을 선택적으로 이온주입한다. 단계(S27)에서는 이후, 이온주입공정을 이용하여 npn 트랜지스터의 p형 베이스영역(23)을 위한 영역의 n-형 에피택셜층(15)에 n형 불순물 이온을 선택적으로 이온주입한다. 물론, 단계(S26)와 단계(S27)의 순서가 바뀌어도 무방하다.
단계(S28)에서는 열처리공정을 이용하여 이온주입된 불순물 이온을 활성화시켜 p+형 에미터영역(21)이 n웰(17)에 확산되고 아울러 p형 베이스영역(23)이 n-에피택셜층(15)에 확산된다.
따라서, 종래 방법이 p+형 에미터영역(21)을 먼저 형성하고 나서 p형 베이스영역(23)을 형성하므로 p+형 에미터영역(21)의 접합 깊이가 p형 베이스영역(23)의 형성단계에서 영향을 받아 당초 원하는 값으로 유지되지 못하고 변하는 문제점이 있다. 그러나, 본 발명은 이들 영역을 위한 이온주입된 불순물 이온을 동시에 확산시키므로 이들 영역의 접합 깊이가 정확하게 제어될 수 있다. 또한, 이들 영역이 한 번의 열처리공정에 의해 확산되므로 이들 영역의 형성단계가 단순화된다.
단계(S29)에서는 종래의 단계(S18)를 동일하게 실시하여 n+형 에미터영역(25)을 p형 베이스영역(23)에 형성한다. 이와 아울러 pnp 트랜지스터의 베이스전극(B)의 저항성 접촉을 위해 n웰(17)에 n+형 영역(27)을 형성하고, npn 트랜지스터의 콜렉터전극(C)의 저항성 접촉을 위해 에피택셜층(15)에 n+형 영역(26)을 형성한다.
이후, 단계(S30)에서는 종래의 단계(19)를 동일하게 실시한다. 즉, 반도체기판(10)의 전면 상에 절연막(29)을 적층하고 절연막(29)의 정해진 영역에 콘택홀들을 형성한 후 절연막(29) 상에 도전층을 적층하고 이를 pnp 트랜지스터와 npn 트랜지스터의 에미터전극(E)과 베이스전극(B) 및 콜렉터전극(C)의 패턴으로 형성한다. 마지막으로, 상기 구조의 전면 상에 보호막(31)을 적층하고 에미터전극(E)과 베이스전극(B) 및 콜렉터전극(C)의 패턴을 노출시키기 위해 이들 패턴들 상의 보호막(31)을 제거한다. 따라서, 반도체기판 상에 수직형 pnp 트랜지스터와 수직형 npn 트랜지스터가 함께 완성된다.
한편, 도면에는 제 1 도전형이 p형이고 제 2 도전형이 n형인 경우를 기준으로 수직형 제 1 트랜지스터인 pnp 트랜지스터와 수직형 제 2 트랜지스터인 npn 트랜지스터가 도시되어 있으나 그 반대의 경우도 동일하게 적용될 수 있다.
이상에서 살펴 본 바와 같이, 본 발명에 의한 바이폴라 트랜지스터의 제조방법에서는 수직형 pnp 트랜지스터의 p+형 에미터영역을 위한 영역의 n웰에 p형 불순물을 이온주입하고 npn 트랜지스터의 p형 베이스영역을 위한 영역의 n-에피택셜층에 n형 불순물을 이온주입한 후 열처리공정을 이용하여 이들 이온주입된 불순물을 활성화시켜 p+형 에미터영역과 p형 베이스영역을 동시에 확산시킨다.
따라서, 본 발명은 pnp 트랜지스터의 p+형 에미터영역의 접합 깊이와 npn 트랜지스터의 p형 베이스영역이 정확하게 제어되므로 최대 콜렉터전류 특성이 향상되고 이에 따른 트랜지스터의 품질이 향상된다. 그리고, 하나의 반도체기판 상에 수직형 pnp 트랜지스터와 수직형 npn 트랜지스터를 제조하는 공정을 단순화되고 그에 따른 생산성이 향상된다.
한편, 본 발명은 도면에 도시된 바람직한 예를 기준으로 기술하고 있으나 이에 한정되지 않으며 발명의 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 분야에서 통상의 지식을 갖는 자에 의해 다양한 변형과 개량이 가능함은 당연하다.
Claims (3)
- 제 1 도전형 반도체기판 에 수직형 제 1 트랜지스터와 수직형 제 2 트랜지스터를 함께 제조하는 바이폴라 트랜지스터의 제조방법에 있어서,상기 제 1 트랜지스터의 제 1 도전형 에미터영역을 형성하기 위한 제 1 도전형 불순물 이온을 상기 제 1 트랜지스터의 제 2 도전형 베이스영역인 제 2 도전형 웰에 이온주입하는 단계;상기 제 2 트랜지스터의 제 1 도전형 베이스영역을 형성하기 위한 제 1 도전형 불순물 이온을 상기 반도체기판 상의 제 2 도전형 에피택셜층에 이온주입하는 단계; 그리고열처리공정을 이용하여 상기 제 1 도전형 불순물 이온을 활성화시켜 상기 에미터영역과 상기 베이스영역을 동시에 확산시키는 단계를 포함하는 바이폴라 트랜지스터의 제조방법.
- 제 1 항에 있어서, 제 1 도전형이 p형이고, 제 2 도전형이 n형인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제 1 항에 있어서, 제 1 도전형이 n형이고, 제 2 도전형이 p형인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980048992A KR100273120B1 (ko) | 1998-11-16 | 1998-11-16 | 바이폴라 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980048992A KR100273120B1 (ko) | 1998-11-16 | 1998-11-16 | 바이폴라 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000032519A KR20000032519A (ko) | 2000-06-15 |
| KR100273120B1 true KR100273120B1 (ko) | 2000-12-01 |
Family
ID=19558455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980048992A KR100273120B1 (ko) | 1998-11-16 | 1998-11-16 | 바이폴라 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100273120B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346822B1 (ko) * | 2000-10-12 | 2002-08-03 | 페어차일드코리아반도체 주식회사 | 저항소자 및 트랜지스터를 포함하는 반도체 장치 형성방법 |
| KR100446004B1 (ko) | 2002-07-12 | 2004-08-25 | 한국과학기술원 | 깊은 엔 웰 씨모스 공정으로 구현된 수직형 바이폴라 정션트랜지스터를 사용한 직접 변환 수신기 |
-
1998
- 1998-11-16 KR KR1019980048992A patent/KR100273120B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000032519A (ko) | 2000-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4826780A (en) | Method of making bipolar transistors | |
| US6207484B1 (en) | Method for fabricating BiCDMOS device and BiCDMOS device fabricated by the same | |
| JPS58210678A (ja) | パワ−ｍｏｓｆｅｔ構成体及びその製造方法 | |
| KR100258436B1 (ko) | 상보형 쌍극성 트랜지스터 및 그 제조 방법 | |
| US7446012B2 (en) | Lateral PNP transistor and the method of manufacturing the same | |
| US5043788A (en) | Semiconductor device with functional portions having different operating voltages on one semiconductor substrate | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| US5254864A (en) | Semiconductor device | |
| KR100273120B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| JP3443069B2 (ja) | 半導体装置の製造方法 | |
| KR100482950B1 (ko) | 반도체소자 및 그 제조방법 | |
| US6150225A (en) | Method for fabricating a semiconductor device having vertical and lateral type bipolar transistors | |
| KR100267898B1 (ko) | 머어지드단일폴리실리콘바이폴라npn트랜지스터구조물및제조방법 | |
| JP2890509B2 (ja) | 半導体装置の製造方法 | |
| JP2687489B2 (ja) | 半導体装置 | |
| KR100264519B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| JPH1174366A (ja) | 半導体装置およびその製造方法 | |
| JPH06283671A (ja) | 負の動作抵抗の可能な電子部品およびその製造方法 | |
| KR100332115B1 (ko) | 반도체전력소자및그제조방법 | |
| KR100262802B1 (ko) | 횡방향 바이폴라 트랜지스터를 적용한 인터그래이티드 인젝션 로직소자 | |
| KR100398581B1 (ko) | 반도체 소자의 바이폴라 트랜지스터 제조방법 | |
| JP2623661B2 (ja) | バイポーラ型トランジスタ | |
| JP4681090B2 (ja) | 半導体装置の製造方法 | |
| JPH0722528A (ja) | 半導体装置およびその製造方法 | |
| JP2002343878A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120726 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20130829 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |