JPS59214263A - 二重拡散形絶縁ゲ−ト電界効果トランジスタ - Google Patents
二重拡散形絶縁ゲ−ト電界効果トランジスタInfo
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- JPS59214263A JPS59214263A JP58087560A JP8756083A JPS59214263A JP S59214263 A JPS59214263 A JP S59214263A JP 58087560 A JP58087560 A JP 58087560A JP 8756083 A JP8756083 A JP 8756083A JP S59214263 A JPS59214263 A JP S59214263A
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- 238000009792 diffusion process Methods 0.000 title claims abstract description 19
- 230000005669 field effect Effects 0.000 title claims description 7
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 239000000969 carrier Substances 0.000 abstract description 4
- 238000005036 potential barrier Methods 0.000 abstract description 3
- 238000002513 implantation Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 239000000758 substrate Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052681 coesite Inorganic materials 0.000 description 6
- 229910052906 cristobalite Inorganic materials 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 229910052682 stishovite Inorganic materials 0.000 description 6
- 229910052905 tridymite Inorganic materials 0.000 description 6
- 238000000137 annealing Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000002547 anomalous effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- 229910020489 SiO3 Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、従来よりも高速動作か可能Ｃ′且つ電力消
費の少ない二重拡散形ＭＯＳト］二丁（Ｄ−Ｍ ＯＳ
Ｆ Ｅ −１−）及びその製造方法に関りるもの（・あ
る。
費の少ない二重拡散形ＭＯＳト］二丁（Ｄ−Ｍ ＯＳ
Ｆ Ｅ −１−）及びその製造方法に関りるもの（・あ
る。
［発明の技術的青貝］
従来のシリコンゲルトのＮチャンネル二重拡散形絶縁ゲ
ート電界効果１〜ランジスタ（以下には１）−ＭＯＳＦ
ＥＴと略記する）のソース電極部は、たとえば第１図の
ごとき構造どなっていた。 同図にＪ３いて、１は半導
体基板の高濃度Ｎ型層、２は］−ビタキシャル成長で形
成された低ｉ度Ｎ型導電層から成るトレイン領域、３は
ＩＤ型のチ↑ｌンネル部ベース領域、４はヂ１１ンネル
部ベース領域３のうちのソース電極コンタクト用高濃度
領域、５はＮ型のソース領域、６はゲート絶縁膜、７は
、ゲート電極となる多結晶３ｉ膜、８は層間絶縁膜、９
はＡ１等のソース配線金属電極である。
ート電界効果１〜ランジスタ（以下には１）−ＭＯＳＦ
ＥＴと略記する）のソース電極部は、たとえば第１図の
ごとき構造どなっていた。 同図にＪ３いて、１は半導
体基板の高濃度Ｎ型層、２は］−ビタキシャル成長で形
成された低ｉ度Ｎ型導電層から成るトレイン領域、３は
ＩＤ型のチ↑ｌンネル部ベース領域、４はヂ１１ンネル
部ベース領域３のうちのソース電極コンタクト用高濃度
領域、５はＮ型のソース領域、６はゲート絶縁膜、７は
、ゲート電極となる多結晶３ｉ膜、８は層間絶縁膜、９
はＡ１等のソース配線金属電極である。
一方、これとは別に第２図のこときＡ１ゲート構造のソ
ース電極コンタクト部を右するＤ−Ｍ ＯＳ Ｆ Ｅ
１−もある。 第２図において、１０は配線分１履１用
のＳｉＯ３膜、９′はアルミゲートであり、他の符罵は
第１図に示【・た部分と同一部分をボしている。
ース電極コンタクト部を右するＤ−Ｍ ＯＳ Ｆ Ｅ
１−もある。 第２図において、１０は配線分１履１用
のＳｉＯ３膜、９′はアルミゲートであり、他の符罵は
第１図に示【・た部分と同一部分をボしている。
第１図及び第２図のごとき構造を有する従来のＤ−ＭＯ
８ＦＥ’ｌのソース電極コンタクト部は、たとえば第１
図のＤ−Ｍ ＯＳ Ｆ Ｅ Ｔの場合、第３図に示Ｊよ
うな製造方法によって形成されていいｌこ 。
８ＦＥ’ｌのソース電極コンタクト部は、たとえば第１
図のＤ−Ｍ ＯＳ Ｆ Ｅ Ｔの場合、第３図に示Ｊよ
うな製造方法によって形成されていいｌこ 。
すなわら、第３図（ａ ）に示すようにＮ４型層１及び
Ｎ−型のドレイン領［２を有する半導体基（反の表面に
形成したＳｉＯ２膜１１膜間１１２を形成した後、該開
口１２内に露出した半導体基板にＰ型不純物を拡散させ
て高濃度のＰ型導電領域１３を形成さぼる。
Ｎ−型のドレイン領［２を有する半導体基（反の表面に
形成したＳｉＯ２膜１１膜間１１２を形成した後、該開
口１２内に露出した半導体基板にＰ型不純物を拡散させ
て高濃度のＰ型導電領域１３を形成さぼる。
次に半導体基板の表面を酸化して該ｐ ｌ導電領域１３
の上にＳｉＯ２膜１４全１４させた［第３図（ｂ）参照
Ｊ後、該５１０２膜１４を残して他の５ｉ０２膜１１（
酸化して厚くなっている）をエツチングして取り除く［
第３図（Ｃ）参照］。
の上にＳｉＯ２膜１４全１４させた［第３図（ｂ）参照
Ｊ後、該５１０２膜１４を残して他の５ｉ０２膜１１（
酸化して厚くなっている）をエツチングして取り除く［
第３図（Ｃ）参照］。
次いで第３図（ｄ ）に示づように、半導体基板を再び
酸化することにより該基板上にＳｉＯ２から成るゲート
絶縁膜６を生成させた後、該グー１〜絶縁膜６の上に多
結晶Ｓ１膜７をＭｆ積させＣ１該Ｓ ｉ Ｏ２膜１４ど
グー１〜絶縁膜６どを多結晶Ｓ１膜７′ｃ被覆する。
酸化することにより該基板上にＳｉＯ２から成るゲート
絶縁膜６を生成させた後、該グー１〜絶縁膜６の上に多
結晶Ｓ１膜７をＭｆ積させＣ１該Ｓ ｉ Ｏ２膜１４ど
グー１〜絶縁膜６どを多結晶Ｓ１膜７′ｃ被覆する。
次に、５ｉｎ２膜１４の周囲の多結晶Ｓ１膜とゲート絶
縁膜とを取り除いて開口部１５を形成した後［第３図（
Ｃ）参照］、該開口部内に露出したＮ型の半導体基板に
Ｐ型不純物をイオン注入りる。 そして、イオン注入後
にアニールを行うことにより第３図（ｆ）に示すように
、Ｓｉ ○、躾１４の直下位置を中心として環状の開口
部１５の外側へ広がるＰ型のチャンネル部ベース領域３
が形成される。 このチャンネル部ベース領域３は、第
３図（「）に示すように８１０．膜１４の直下位置にあ
る中心部４の不純物温度と拡散深さが大きくなっている
。
縁膜とを取り除いて開口部１５を形成した後［第３図（
Ｃ）参照］、該開口部内に露出したＮ型の半導体基板に
Ｐ型不純物をイオン注入りる。 そして、イオン注入後
にアニールを行うことにより第３図（ｆ）に示すように
、Ｓｉ ○、躾１４の直下位置を中心として環状の開口
部１５の外側へ広がるＰ型のチャンネル部ベース領域３
が形成される。 このチャンネル部ベース領域３は、第
３図（「）に示すように８１０．膜１４の直下位置にあ
る中心部４の不純物温度と拡散深さが大きくなっている
。
続いて、開口部１５内に露出したチレンネル部ベース領
域３にＮ型不純物をイオン注入した後、アニールすると
第３図（ｆ）の如く、開口部の西下にＮ型の浅い拡散深
さのソース領域５が形成される。
域３にＮ型不純物をイオン注入した後、アニールすると
第３図（ｆ）の如く、開口部の西下にＮ型の浅い拡散深
さのソース領域５が形成される。
以上の工程の後、多結晶Ｓｉ膜７の上にＣＶＤ法等１こ
よつ（ＳｉＯ２かうなる層間絶縁膜８（第１図参照）を
形成した後、該層間絶縁膜８のパターニングを行うこと
により５１０２膜１４を取り除ぎ、更にソース配線電極
９を同様な方法で該層間絶縁膜８上に形成させることに
よって第１図のごとき構造が１１ノられる。
よつ（ＳｉＯ２かうなる層間絶縁膜８（第１図参照）を
形成した後、該層間絶縁膜８のパターニングを行うこと
により５１０２膜１４を取り除ぎ、更にソース配線電極
９を同様な方法で該層間絶縁膜８上に形成させることに
よって第１図のごとき構造が１１ノられる。
一万、第２図の構造の従来のアルミグー１〜のＤ−Ｍ
ＯＳ ｌ−Ｆ丁は前記方法とほとんど同じ工程で製造さ
れるか、層間絶縁膜と多結晶３ｉ膜がないので、前記方
法とは僅かに異なる工程で製造される。 ずなわら、前
記方法にａ５いて多結晶Ｓ１膜の形成二１稈と層間絶縁
膜の形成工程とが省かれた方法Ｃ製造される。
ＯＳ ｌ−Ｆ丁は前記方法とほとんど同じ工程で製造さ
れるか、層間絶縁膜と多結晶３ｉ膜がないので、前記方
法とは僅かに異なる工程で製造される。 ずなわら、前
記方法にａ５いて多結晶Ｓ１膜の形成二１稈と層間絶縁
膜の形成工程とが省かれた方法Ｃ製造される。
［青用技術の問題点Ｊ
第１図及び第２図のごとぎ構造のＤ−ＭＯＳトＬＥ １
’においては、チャンネル部ベース領域３の中心部４（
ソース配線金属部とのコンタクト部）とドレイン領域２
との間のＰＮ接合による奇生ダイオード１６（第４図参
照）がゲートＧに対して並列に形成されてａ３す、この
奇生ダイオード１６が１０１゛本体の動作速度を抑制す
るとともに電力消費を大ぎくする原因となっているのｒ
、Ｆｒ＝−＋の性能向上を図るためには奇生ダイオード
の高速化と電力消費の低減化を図ることが必要である。
’においては、チャンネル部ベース領域３の中心部４（
ソース配線金属部とのコンタクト部）とドレイン領域２
との間のＰＮ接合による奇生ダイオード１６（第４図参
照）がゲートＧに対して並列に形成されてａ３す、この
奇生ダイオード１６が１０１゛本体の動作速度を抑制す
るとともに電力消費を大ぎくする原因となっているのｒ
、Ｆｒ＝−＋の性能向上を図るためには奇生ダイオード
の高速化と電力消費の低減化を図ることが必要である。
具体的には、この奇生ダイオード１６の順バイアス降下
電Ｊ、ｆ Ｖ ｐと逆回復時間ｔ ｌ’ｌ’とを小さく
りることが前記のごときＤ−ＭＯＳＦＥＴの高速化及び
消費電力の低減化を可能にづ−ることになる。
電Ｊ、ｆ Ｖ ｐと逆回復時間ｔ ｌ’ｌ’とを小さく
りることが前記のごときＤ−ＭＯＳＦＥＴの高速化及び
消費電力の低減化を可能にづ−ることになる。
そしで、ＶＦ及びし、を小さくりるためには奇生ダイオ
ード１６の］−）層の不純物側Ｉなわらチ１７ンネル部
ベース領域３の中心部４にＪ５ける不純物温度を低くす
るとともにＰ層の厚さりなわちチＶンネル部ベース領域
３の中心部４の拡散深さを小さくづることが必要である
。
ード１６の］−）層の不純物側Ｉなわらチ１７ンネル部
ベース領域３の中心部４にＪ５ける不純物温度を低くす
るとともにＰ層の厚さりなわちチＶンネル部ベース領域
３の中心部４の拡散深さを小さくづることが必要である
。
しかしながら、第１図及び第２図のごとき構造のＤ−Ｍ
ＯＳＦＥＴにおいては、ソース配線金属電極９をチャン
ネル部ベース領域３に直接にオ−ミンク接触さける必要
上、チャンネル部ベース領域の中心部４にａ５りる不純
物濃度を高くするととムに拡散深さ−し他の部分よりも
深くなるように形成しなければならぬため、奇生ダイオ
ードのＶＦ及びｔ４．、がか人ぎくなり、従って高速動
作ができぬ上、電力消費も大ぎいという問題点があった
。
ＯＳＦＥＴにおいては、ソース配線金属電極９をチャン
ネル部ベース領域３に直接にオ−ミンク接触さける必要
上、チャンネル部ベース領域の中心部４にａ５りる不純
物濃度を高くするととムに拡散深さ−し他の部分よりも
深くなるように形成しなければならぬため、奇生ダイオ
ードのＶＦ及びｔ４．、がか人ぎくなり、従って高速動
作ができぬ上、電力消費も大ぎいという問題点があった
。
また、従来の製造方法には前記のごとき問題点を有する
ＦＩＥ丁が製造されるということばかりでなく、工稈数
が長いという問題点もあった。
ＦＩＥ丁が製造されるということばかりでなく、工稈数
が長いという問題点もあった。
［発明の目的］
この発明の目的は前記問題点を解決し、従来よりも高速
化かつ電力損失の少ない、Ｄ−ＭＯ８ＦＥＩ−を提供Ｊ
ることである。
化かつ電力損失の少ない、Ｄ−ＭＯ８ＦＥＩ−を提供Ｊ
ることである。
［発明の概要］
この発明によるＤ−ＭＯＳＦＥＴは、特許請求の範囲に
記載したように、チャンネル部ベース領域のソース配線
コンタクト部においてソース配線金属電極が多結晶３ｉ
からなるオーム性電極を介して該チ１／ンネル部ベース
領域に電気的に接続されるとともに、該オーム性電極直
下の該チャンネル部ベース領域の拡散深さ及び不純物濃
度が該チャンネル部ベース領域の他の場所のそれよりも
小さくなるように形成されていることを特徴と１゛る。
記載したように、チャンネル部ベース領域のソース配線
コンタクト部においてソース配線金属電極が多結晶３ｉ
からなるオーム性電極を介して該チ１／ンネル部ベース
領域に電気的に接続されるとともに、該オーム性電極直
下の該チャンネル部ベース領域の拡散深さ及び不純物濃
度が該チャンネル部ベース領域の他の場所のそれよりも
小さくなるように形成されていることを特徴と１゛る。
このような構成を有する、本発明のＤ−ＭＯ８Ｆ Ｅ
Ｔにおいては寄生ダイオードの順バイｊ／ス降下電圧Ｖ
Ｆと逆回復時間ｔ０７．とが小さくなるため、従来の１
） −Ｍ ＯＳ Ｆ Ｅ Ｔよりも高）朱で電力消費の
少ない素子が提供される。
Ｔにおいては寄生ダイオードの順バイｊ／ス降下電圧Ｖ
Ｆと逆回復時間ｔ０７．とが小さくなるため、従来の１
） −Ｍ ＯＳ Ｆ Ｅ Ｔよりも高）朱で電力消費の
少ない素子が提供される。
また、本発明の実施態様としてグー１〜電極が多結晶シ
リコンからなるシリコングートコ重拡散形絶縁ゲート電
界効果トランジスタを挙げることができ、この実７Ｉｌ
！ｌずぶ様によれば、ゲート電極と同時にチｌＩンネル
部ベース領域のソース配線コンタク１〜とチνンネルが
形成できるという利点がある。
リコンからなるシリコングートコ重拡散形絶縁ゲート電
界効果トランジスタを挙げることができ、この実７Ｉｌ
！ｌずぶ様によれば、ゲート電極と同時にチｌＩンネル
部ベース領域のソース配線コンタク１〜とチνンネルが
形成できるという利点がある。
また、本発明のＤ −Ｍ ＯＳ Ｆ Ｅ Ｔは、奇生ダ
イオードの４＝ヤリア蓄積量が減少しかつ逆漏れ電流が
減少し、その結果、従来方法よりも短縮した工程で製造
することができる。 すなわち、本発明方法では半導体
基板上に形成した絶縁膜を全面剥離せずに最後まで残し
て使用するので・製造工程中の安定度が向上し且つ全工
程数を短縮できる。
イオードの４＝ヤリア蓄積量が減少しかつ逆漏れ電流が
減少し、その結果、従来方法よりも短縮した工程で製造
することができる。 すなわち、本発明方法では半導体
基板上に形成した絶縁膜を全面剥離せずに最後まで残し
て使用するので・製造工程中の安定度が向上し且つ全工
程数を短縮できる。
（発明の実施例］
以下に第５図を参照して本発明のＤ−ＭＯＳ）：Ｅｌ−
の−実魚例について説明する。 なお、第５図において
第１図及び第２図と同一符号で表示され！ζ部分は、第
１図及び第２図に示した公知のＦ Ｅ−ｒの構成部分と
同一部分である。
の−実魚例について説明する。 なお、第５図において
第１図及び第２図と同一符号で表示され！ζ部分は、第
１図及び第２図に示した公知のＦ Ｅ−ｒの構成部分と
同一部分である。
り）５図に示す本発明のＤ −Ｍ ＯＳ Ｆ Ｅ Ｔに
おいては、公知のＦ Ｅ Ｔにおける問題点を除くため
に、チャンネル部ベース領域３の中心部４（すなわちソ
ース配線電極どの＝ｊンタクト部）における不純物濃ｊ
良が該チャンネル部ベース領域３の他の部分の不純物濃
度より５低くなっており、ま’ＩＣ％該中心部４の拡散
深さが該チ１７ンネル部ベース領域３の他の部分にお（
）る拡散深さよりも浅くなっていることを特徴とりる。
おいては、公知のＦ Ｅ Ｔにおける問題点を除くため
に、チャンネル部ベース領域３の中心部４（すなわちソ
ース配線電極どの＝ｊンタクト部）における不純物濃ｊ
良が該チャンネル部ベース領域３の他の部分の不純物濃
度より５低くなっており、ま’ＩＣ％該中心部４の拡散
深さが該チ１７ンネル部ベース領域３の他の部分にお（
）る拡散深さよりも浅くなっていることを特徴とりる。
また、該中心部４の表面上にはｌ：） ３１９不純物
の注入によって低抵抗化された多結晶Ｓ１ブロツク１７
がオーム性電極として形成され、該多結晶３ｉブロツク
１７を介してソース配線金属電極９が該チャンネル部ベ
ース領域３の中心部４に電気的に接続されている。
の注入によって低抵抗化された多結晶Ｓ１ブロツク１７
がオーム性電極として形成され、該多結晶３ｉブロツク
１７を介してソース配線金属電極９が該チャンネル部ベ
ース領域３の中心部４に電気的に接続されている。
従ってこのような構成においては、チ１７ンネル部ベー
ス領域３のソース電極コンタク１〜部にａ３りる不純物
’ＩＡ度及び拡散深さが該領域の他の部分のそれよりも
小さくなっているので、奇生ダイオードのＰ層にお【プ
る層厚が減少づるとともに藷Ｐ層にお（）る不純物濃度
も低減されている。 その結果、ドレイン領域２からソ
ース配線金属電極９に抜（）るキャリアに対する電位障
壁が低くなつ−Ｃ奇生ダイオードにおけるキャリア蓄積
量が低下りるので奇生ダイオードが高速化されるととも
に逆漏れ電流ＩＲも減少して消費゛電力が低減される。
ス領域３のソース電極コンタク１〜部にａ３りる不純物
’ＩＡ度及び拡散深さが該領域の他の部分のそれよりも
小さくなっているので、奇生ダイオードのＰ層にお【プ
る層厚が減少づるとともに藷Ｐ層にお（）る不純物濃度
も低減されている。 その結果、ドレイン領域２からソ
ース配線金属電極９に抜（）るキャリアに対する電位障
壁が低くなつ−Ｃ奇生ダイオードにおけるキャリア蓄積
量が低下りるので奇生ダイオードが高速化されるととも
に逆漏れ電流ＩＲも減少して消費゛電力が低減される。
第６図は、第５図のシリコンゲートＤ−ＭＯ８Ｆ Ｅ
Ｔの製造方法の一例を各工程毎に断面で表示した図であ
り、以下に本発明の方法の一例を第６図（ａ）乃至第６
図（ｅ ）を参照して説明づる。
Ｔの製造方法の一例を各工程毎に断面で表示した図であ
り、以下に本発明の方法の一例を第６図（ａ）乃至第６
図（ｅ ）を参照して説明づる。
本発明の方法では、まず、第６図（ａ ）に示１ように
ドレイン領域２の上に形成したゲート絶縁膜６に開口１
８を形成する。 次いで該開口１８及びゲート絶縁膜６
の上に、多結晶Ｓ’１ＪＩｅ７をＣＶ ｌ）法によって
堆積させた後、第６図（ｂ）に示すように、該多結晶Ｓ
ｉ膜７を開口１８の周囲に治って環状にエツチングして
開口１９を形成すると同時に間口１８の上に多結晶３ｉ
膜７の一部ぐある多結晶３ｉブ［コック１７を残ず。
次に開口１９の外側の多結晶３ｉ膜７の上をレジストパ
ターン（図示Ｕず）で覆って後、多結晶３ｉブロツク１
７にＰ型不純物をイオン注入すると同時に、開口１９内
に露出したゲート絶縁膜６を通して半導体基板の表面に
［〕型不純物をイオン注入する。
ドレイン領域２の上に形成したゲート絶縁膜６に開口１
８を形成する。 次いで該開口１８及びゲート絶縁膜６
の上に、多結晶Ｓ’１ＪＩｅ７をＣＶ ｌ）法によって
堆積させた後、第６図（ｂ）に示すように、該多結晶Ｓ
ｉ膜７を開口１８の周囲に治って環状にエツチングして
開口１９を形成すると同時に間口１８の上に多結晶３ｉ
膜７の一部ぐある多結晶３ｉブ［コック１７を残ず。
次に開口１９の外側の多結晶３ｉ膜７の上をレジストパ
ターン（図示Ｕず）で覆って後、多結晶３ｉブロツク１
７にＰ型不純物をイオン注入すると同時に、開口１９内
に露出したゲート絶縁膜６を通して半導体基板の表面に
［〕型不純物をイオン注入する。
そしＣイオン汀人後に半導体基板をアニールすることに
より、多結晶３ｉブロツク１７中の注入イオンを半導体
基板内に熱拡散させるとともに開口１９内の半導体基板
表面に注入されＣいる不純物イオンを更に基板内に拡散
させると第６図（Ｃ）に示ずＪ、うにゲート絶縁膜６の
開口１８の直下位置にｊＪ３ ＆ｊる不純物濃度及び拡
散深さが他の部分におりるそれよりも小さくなったＰ型
のチャンネル部ベース領域３が形成される。 この時、
多結晶３ｉブロツク１７もＰ型不純物の注入によって導
電化され、低抵抗のオーム性電極に変換きれる。
より、多結晶３ｉブロツク１７中の注入イオンを半導体
基板内に熱拡散させるとともに開口１９内の半導体基板
表面に注入されＣいる不純物イオンを更に基板内に拡散
させると第６図（Ｃ）に示ずＪ、うにゲート絶縁膜６の
開口１８の直下位置にｊＪ３ ＆ｊる不純物濃度及び拡
散深さが他の部分におりるそれよりも小さくなったＰ型
のチャンネル部ベース領域３が形成される。 この時、
多結晶３ｉブロツク１７もＰ型不純物の注入によって導
電化され、低抵抗のオーム性電極に変換きれる。
次に多結晶Ｓｉブロック１７の表面をレジストパターン
（図示Ｖず）で被覆した後、聞（」１９の外側の多結晶
３ｉ膜７と開口１９内にＮ型不純物をイオン注入し且つ
アニールすることにＪ、す、第６図（ｄ ）に示すよう
に、開口１９の直下のデー１？ンネル部ベース領域３内
にＮ型のソース領域５が形成される。 そして、この不
純物イオン注入により多結晶Ｓ１膜７は低抵抗のゲート
配線に変換される。
（図示Ｖず）で被覆した後、聞（」１９の外側の多結晶
３ｉ膜７と開口１９内にＮ型不純物をイオン注入し且つ
アニールすることにＪ、す、第６図（ｄ ）に示すよう
に、開口１９の直下のデー１？ンネル部ベース領域３内
にＮ型のソース領域５が形成される。 そして、この不
純物イオン注入により多結晶Ｓ１膜７は低抵抗のゲート
配線に変換される。
以上の工程を終了後、多結晶Ｓ１膜７及び多結晶ブＬ）
ツク１７の上にＳｉＯ２から成る絶縁膜を形成した後、
これをパターニングして第６図（ｅ ）の如く、多結晶
＄１膜７の端部を被覆する層間絶縁１１５１８を形成し
、最後に該層間絶縁膜と多結晶Ｓｉブロック１７の上に
ソース配線金属電極９を形成して第５図のごとき構造の
ソース配線電極コンタク１〜部が得られる。
ツク１７の上にＳｉＯ２から成る絶縁膜を形成した後、
これをパターニングして第６図（ｅ ）の如く、多結晶
＄１膜７の端部を被覆する層間絶縁１１５１８を形成し
、最後に該層間絶縁膜と多結晶Ｓｉブロック１７の上に
ソース配線金属電極９を形成して第５図のごとき構造の
ソース配線電極コンタク１〜部が得られる。
なＪ５、前記実施例ではチトンネル部ベース領域３上に
多結晶＄１ブロック１７を形成する場合のみを示したが
、多結晶３ｉブロツク１７の代りに高融点シリサイドか
ら成るブロックを形成させてもよい１． また、絶縁膜
として３ｉ０２のほかに窒化３ｉ膜等を用いてもよい。
多結晶＄１ブロック１７を形成する場合のみを示したが
、多結晶３ｉブロツク１７の代りに高融点シリサイドか
ら成るブロックを形成させてもよい１． また、絶縁膜
として３ｉ０２のほかに窒化３ｉ膜等を用いてもよい。
［発明の効果〕
以上に説明したように、この発明のＤ−ＭＯＳＦＥＴに
ｄ３い−Ｃは、チャンネル部ベース領域のソース電極コ
ンタクト部において該チャンネル部ペース領域の不純物
濃度及び拡散深さが他の場所にくらべて小さくなるよう
に形成されているので、ドレイン領域からソース配線電
極へ通過しようとづるキャリアに対重る電′位障壁が低
くなり、その結果、奇生ダイオードのＶＦが低くなり、
また、キ１７リア蓄積行１が低ドして奇生ダイオードの
し。
ｄ３い−Ｃは、チャンネル部ベース領域のソース電極コ
ンタクト部において該チャンネル部ペース領域の不純物
濃度及び拡散深さが他の場所にくらべて小さくなるよう
に形成されているので、ドレイン領域からソース配線電
極へ通過しようとづるキャリアに対重る電′位障壁が低
くなり、その結果、奇生ダイオードのＶＦが低くなり、
また、キ１７リア蓄積行１が低ドして奇生ダイオードの
し。
が減少りるとともに逆バイアス印加時の逆漏れ電？７１
ｔｂ減少して電力消費が少なくなっている。 従って、
この発明によれば、従来の同型の電界効果１〜フンジス
タにくらべて高速で且つ消費電力の少ない二手拡散形絶
縁ゲート電界効果トランジスタが提供される。
ｔｂ減少して電力消費が少なくなっている。 従って、
この発明によれば、従来の同型の電界効果１〜フンジス
タにくらべて高速で且つ消費電力の少ない二手拡散形絶
縁ゲート電界効果トランジスタが提供される。
まＩＬ Ｎこの発明によれば、特にホット明のシリコン
グー１〜Ｄ −Ｍ ＯＳ Ｆ Ｅ Ｔによれば、従来の
同形のＤ−ＭＯＳＦＥＴよりも短縮した工程−（・製造
りることができる。。
グー１〜Ｄ −Ｍ ＯＳ Ｆ Ｅ Ｔによれば、従来の
同形のＤ−ＭＯＳＦＥＴよりも短縮した工程−（・製造
りることができる。。
第１図及び第２図は従来の二重拡散形ＭＯ８Ｆ Ｅ １
の断面図、第３図は第１図のＦＥＩ−を製造りる）ζめ
の従来り法を示した断面図、第４図は第１図及び第２図
のＭ ＯＳ Ｆ Ｅ Ｔの等価回路図、第５図は本発明
の二重拡散形Ｍ ＯＳ Ｆ Ｅ Ｔの断面図、第６図は
第５図のＭ Ｓ Ｆ Ｅ １−の製造７’ｊ仏を示’Ｗ
ｆＩ面図である。 １・・・Ｎ型層、 ２・・・ドレイン領域、 ３・・・
ヂ１１ンネル部ベース領域、 ５・・・ソース領域、
６・・・グー１〜絶縁膜、 ７・・・多結晶Ｓｉｌφ、
８・・・層間絶縁膜、 ９・・・ソース配線金属電極、
１０・・・ 。 ＳｉＯ３ＭＴＡ、 １１・・・５ｉ０２膜、 １３・
・・Ｐ型導電領域、 １４・・・５ｉ０２膜、 １６・
・・奇生ダイオード、 １７・・・多結晶３ｉブロツク
。 １図 第２図 １５図 つ ｊ ４ ｂ第４図
の断面図、第３図は第１図のＦＥＩ−を製造りる）ζめ
の従来り法を示した断面図、第４図は第１図及び第２図
のＭ ＯＳ Ｆ Ｅ Ｔの等価回路図、第５図は本発明
の二重拡散形Ｍ ＯＳ Ｆ Ｅ Ｔの断面図、第６図は
第５図のＭ Ｓ Ｆ Ｅ １−の製造７’ｊ仏を示’Ｗ
ｆＩ面図である。 １・・・Ｎ型層、 ２・・・ドレイン領域、 ３・・・
ヂ１１ンネル部ベース領域、 ５・・・ソース領域、
６・・・グー１〜絶縁膜、 ７・・・多結晶Ｓｉｌφ、
８・・・層間絶縁膜、 ９・・・ソース配線金属電極、
１０・・・ 。 ＳｉＯ３ＭＴＡ、 １１・・・５ｉ０２膜、 １３・
・・Ｐ型導電領域、 １４・・・５ｉ０２膜、 １６・
・・奇生ダイオード、 １７・・・多結晶３ｉブロツク
。 １図 第２図 １５図 つ ｊ ４ ｂ第４図
Claims (1)
- 【特許請求の範囲】 １ チャンネル部ベース領域のソース配線コンタク１一
部においてソース配線金属電極が多結晶３ｉから成るオ
ーム性電極を介して該チャンネル部ベース領域に電気的
に接続されるとどもに、該Ａ−ム性電極直下の位置にお
【ノる該ヂｉ／ンネル部ベース領域の不純物濃度および
拡散深さが該チャンネル部ベース領域の他の部分の不純
物）農度及び拡散深さよりも小さくなっていることを特
徴とする二重拡散形絶縁グー１〜電界効果トランジスタ
。 ２ グーｌ−電極が多結晶シリコンからなる特許請求の
範囲第１項記載の二重拡散形絶縁グー１〜電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087560A JPS59214263A (ja) | 1983-05-20 | 1983-05-20 | 二重拡散形絶縁ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087560A JPS59214263A (ja) | 1983-05-20 | 1983-05-20 | 二重拡散形絶縁ゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59214263A true JPS59214263A (ja) | 1984-12-04 |
Family
ID=13918370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087560A Pending JPS59214263A (ja) | 1983-05-20 | 1983-05-20 | 二重拡散形絶縁ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214263A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299279A (ja) * | 1987-05-29 | 1988-12-06 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
| JPH0320453U (ja) * | 1989-07-11 | 1991-02-28 | ||
| JPH03238871A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1983
- 1983-05-20 JP JP58087560A patent/JPS59214263A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299279A (ja) * | 1987-05-29 | 1988-12-06 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
| US4931846A (en) * | 1987-05-29 | 1990-06-05 | Nissan Motor Company, Limited | Vertical MOSFET having voltage regulator diode at shallower subsurface position |
| JPH0320453U (ja) * | 1989-07-11 | 1991-02-28 | ||
| JPH03238871A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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