JPS60101965A - 相補型電界効果トランジスタを有する集積回路 - Google Patents
相補型電界効果トランジスタを有する集積回路Info
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- JPS60101965A JPS60101965A JP58209541A JP20954183A JPS60101965A JP S60101965 A JPS60101965 A JP S60101965A JP 58209541 A JP58209541 A JP 58209541A JP 20954183 A JP20954183 A JP 20954183A JP S60101965 A JPS60101965 A JP S60101965A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
不発明は、耐ラツチアツプ性が優れた相補型′亀界効果
トランジスタを有づ−る集積回路に関するものである。
トランジスタを有づ−る集積回路に関するものである。
従来技術
ｐチャネルＭ、０８−ＦＥＴとｎチャネｋＭＯ８−Ｉ”
Ｅ Ｔとを同一チップ内に作り、相補動作ざぜるよ５
にした（−ＭＯＳ−ＦＥＴは、低消費電力で動作１−る
という特長を有する反面、入出力部分からの雑音や電源
電圧の変動がトリガーになって亀のラインに過剰電流が
流れ、最悪の場合、デバイスのイ波簾を招くラッチアッ
プ現象が生じゃすいという短所を有する。このような現
象はデバイスが微細化し、烏集積化″′３″るほど顕著
になる。
Ｅ Ｔとを同一チップ内に作り、相補動作ざぜるよ５
にした（−ＭＯＳ−ＦＥＴは、低消費電力で動作１−る
という特長を有する反面、入出力部分からの雑音や電源
電圧の変動がトリガーになって亀のラインに過剰電流が
流れ、最悪の場合、デバイスのイ波簾を招くラッチアッ
プ現象が生じゃすいという短所を有する。このような現
象はデバイスが微細化し、烏集積化″′３″るほど顕著
になる。
次に、Ｃ−λ４０Ｓ−ＦＥＴを示′１−第１図、及びそ
の等価回路を示す第２図によってラッチアップ現象を説
明する。第１図に２いて、ｎ−基板１１１の石半分の領
域ＫｐチャネルのＭＯＳ−ＦＥＴを構成するためにｐ
型ソース領域（２；とｐ＋型ドレイン領域ｌ（１とが設
けられ、これ等の間の絶縁層＋４１の上にゲート電極（
５１が設り゛られている。一方、基板山の左半分には、
ｎチャネルＭＯ８−ＦＥＴを構成するために、一般にウ
ェルと呼ばれるｐ単晶状頒域＋ （６ノの中にｎ 型ソース領域（７）とｎ 型ドレイン
領域ｆ８＋とが設けられ、こ才［等の間の絶に層（９）
の上にゲート電極ｕ０２が設けられている。なお、上記
の主要構成部分の他に、ｐ２＆￥ソース領域（２１乞基
板（１）に接→− 続するためのｎ層領域ｕｌｌ、ゲート電極（５＋ （ｌ
ｔｌｌが接続されるｐｍ領域ｕａ、ｎ 型ソース領域＋
７１をｐ単晶払領域（６１に接続するためのｐ型領域（
１３＋、ゲート電極［＋１Ｊｌが接続されるｎ 型領域
（１４＋が設げられている。また、２つのドレイン領域
＋３１ ｔ８１が共通の出力端子Ｖ。ＵＴにそれぞれ接
続され、２つのゲート電極ｔ５１ＵＵｌが共通の入力端
子Ｙ工、にそれぞれ接続され、十 ｐ型ソース領域（２）が電源端子ｖＤＤに接続され、ｎ
型ソース領域（７）とｐ型領域諾とがそれぞれ接地され
ている。
の等価回路を示す第２図によってラッチアップ現象を説
明する。第１図に２いて、ｎ−基板１１１の石半分の領
域ＫｐチャネルのＭＯＳ−ＦＥＴを構成するためにｐ
型ソース領域（２；とｐ＋型ドレイン領域ｌ（１とが設
けられ、これ等の間の絶縁層＋４１の上にゲート電極（
５１が設り゛られている。一方、基板山の左半分には、
ｎチャネルＭＯ８−ＦＥＴを構成するために、一般にウ
ェルと呼ばれるｐ単晶状頒域＋ （６ノの中にｎ 型ソース領域（７）とｎ 型ドレイン
領域ｆ８＋とが設けられ、こ才［等の間の絶に層（９）
の上にゲート電極ｕ０２が設けられている。なお、上記
の主要構成部分の他に、ｐ２＆￥ソース領域（２１乞基
板（１）に接→− 続するためのｎ層領域ｕｌｌ、ゲート電極（５＋ （ｌ
ｔｌｌが接続されるｐｍ領域ｕａ、ｎ 型ソース領域＋
７１をｐ単晶払領域（６１に接続するためのｐ型領域（
１３＋、ゲート電極［＋１Ｊｌが接続されるｎ 型領域
（１４＋が設げられている。また、２つのドレイン領域
＋３１ ｔ８１が共通の出力端子Ｖ。ＵＴにそれぞれ接
続され、２つのゲート電極ｔ５１ＵＵｌが共通の入力端
子Ｙ工、にそれぞれ接続され、十 ｐ型ソース領域（２）が電源端子ｖＤＤに接続され、ｎ
型ソース領域（７）とｐ型領域諾とがそれぞれ接地され
ている。
第１図の装置は、２つのＭＯＳ−ＦＥＴン宮む外に、等
価的に示ｊ６個の寄生トランジスタＴｒ＋〜’ｌ’ｒ、
及び抵抗Ｒｎ５ｕｂ −、Ｒｐｗｅｌｌを含む。第２図
は第１図の寄生トランジスタ’ｌ’ｒ３〜１゛ｒ６の等
価回路であり、ラッチアップ現象に関係１ΦｐηＪンー
ス領域（２１とｎ−型基板（１１とｐ単晶状領域＋６１
とｎ 型ソース領域（力とから成る寄生サイリスタを生
体に描いたものである。寄生サイリスタは、第２図で太
線で示す部分で構成され、等価的に２つのトランジスタ
Ｔｒ ２ 、Ｔ ｒ６ Ｙ含む。この寄生サイリスタの
アノード電流ＩＡは次式で表わされる。
価的に示ｊ６個の寄生トランジスタＴｒ＋〜’ｌ’ｒ、
及び抵抗Ｒｎ５ｕｂ −、Ｒｐｗｅｌｌを含む。第２図
は第１図の寄生トランジスタ’ｌ’ｒ３〜１゛ｒ６の等
価回路であり、ラッチアップ現象に関係１ΦｐηＪンー
ス領域（２１とｎ−型基板（１１とｐ単晶状領域＋６１
とｎ 型ソース領域（力とから成る寄生サイリスタを生
体に描いたものである。寄生サイリスタは、第２図で太
線で示す部分で構成され、等価的に２つのトランジスタ
Ｔｒ ２ 、Ｔ ｒ６ Ｙ含む。この寄生サイリスタの
アノード電流ＩＡは次式で表わされる。
但し、βＪはトランジスタＴｒ２の失効エミッタ接Ｉ
αＪ 地電流増幅率を示し、β、＝、である。この式のα２は
、次式で示される。
αＪ 地電流増幅率を示し、β、＝、である。この式のα２は
、次式で示される。
α２ ＝−一’ −’−−−□ ・・・・・・・・・・
・・（２１１＋ １ｔＢ２／ Ｌｔｎｓｕｂ （但し、α２はトランジスタＴ ｒ ２のベース接地電
流増幅率、ＲＨｚはトランジスタＴｒ２のエミッタ抵抗
、１（、’ｎ Ｓ １１ ｂはトランジスタ１゛ｒ２の
ベース抵抗である。）β：はトランジスタＴｒ、の実効
エミッタ接地宿、流Ｉ α′ ｉｌ、：ｒ輸率を示し、β６＝−一一丁である。 この
式のα６１−α６ は次式で示ざ才する。
・・（２１１＋ １ｔＢ２／ Ｌｔｎｓｕｂ （但し、α２はトランジスタＴ ｒ ２のベース接地電
流増幅率、ＲＨｚはトランジスタＴｒ２のエミッタ抵抗
、１（、’ｎ Ｓ １１ ｂはトランジスタ１゛ｒ２の
ベース抵抗である。）β：はトランジスタＴｒ、の実効
エミッタ接地宿、流Ｉ α′ ｉｌ、：ｒ輸率を示し、β６＝−一一丁である。 この
式のα６１−α６ は次式で示ざ才する。
（但し、α６はトランジスタ１゛「６のベース接地’Ｆ
ｔｔ ｂｆｉ増幅率、 Ｒ，、、、ｌはトランジスタＴ
ｒ６のエミッタ抵抗、［ＬｐｗｅｌｌはトランジスタＴ
ｒ、のベース抵抗である。）（１１式から寄生サイリス
クがターンオンつまりラッチアップする条件は次式で示
される。
ｔｔ ｂｆｉ増幅率、 Ｒ，、、、ｌはトランジスタＴ
ｒ６のエミッタ抵抗、［ＬｐｗｅｌｌはトランジスタＴ
ｒ、のベース抵抗である。）（１１式から寄生サイリス
クがターンオンつまりラッチアップする条件は次式で示
される。
β；βＸ≧１ ・・・・・・・・・・・・・・＋４１従
って、ラッチアップを防止１−るためには次式を満足す
るよりにＣ’−１’Ｊ（ＪＳ−ＦＥ’ｌ’乞構成する必
要がある。
って、ラッチアップを防止１−るためには次式を満足す
るよりにＣ’−１’Ｊ（ＪＳ−ＦＥ’ｌ’乞構成する必
要がある。
β２β６〈１ ・・・・−・・・・・・・・・（５）な
訃、ＲＥ４、ＲＥ６が無視できる場合には、（ｒ）１式
は次式となる。
訃、ＲＥ４、ＲＥ６が無視できる場合には、（ｒ）１式
は次式となる。
β２β、〈１ ・・・・・・・・・・・・・・（６１従
って、ラツチアツフ゛向十性を上げるために、次の３つ
の方式が考えられる。
って、ラツチアツフ゛向十性を上げるために、次の３つ
の方式が考えられる。
ｆｌｉ ＲＥ２、ＲＥ、を大き（する。
１２１ Ｅｔｎｓｕｌ） １Ｒｐｗｅｌｌ ’ｌ：小さ
くする。
くする。
（３１α２、α６あるいはβ２、β６を小ざ（１〜る。
しかし、上記（１１の方法によれば、電圧降下が太き（
なり、ノイズマージンが狭くなるので得策ではない。従
って、（２１又は＋３１の方法が採用されている。次に
、上記＋２１ ＋３１の従来の具体的方法について述べ
る。
なり、ノイズマージンが狭くなるので得策ではない。従
って、（２１又は＋３１の方法が採用されている。次に
、上記＋２１ ＋３１の従来の具体的方法について述べ
る。
第１に、ｐ型温状領域（６）の拡散の深ざを大きく１−
ることによってβを小ざくする方法がある。一般に島状
領域＋６１ ＆−Ｊ：、半碑体基板（１）の表面にボロ
ンイオン（Ｂ ）を注入し、熱処理を行うことによって
形成されるので、島状領域＋６１の不純物分布は第３図
の（゛のよ５に深さ方向に濃度が減少する分イ１ｊを示
し、深σを人に１−れば、寄生トランジスタＴｒ。
ることによってβを小ざくする方法がある。一般に島状
領域＋６１ ＆−Ｊ：、半碑体基板（１）の表面にボロ
ンイオン（Ｂ ）を注入し、熱処理を行うことによって
形成されるので、島状領域＋６１の不純物分布は第３図
の（゛のよ５に深さ方向に濃度が減少する分イ１ｊを示
し、深σを人に１−れば、寄生トランジスタＴｒ。
のβを小ざくすることが出来る。しかし、深い拡散ン行
うと、島状領域［６１の横方向の拡がりが必然的に生じ
、高集積化の妨げとなる。
うと、島状領域［６１の横方向の拡がりが必然的に生じ
、高集積化の妨げとなる。
第２に、ターン・ドレイン間の距離を大きり１−る方法
がある。しかし、この距離を１５（Ｊμｍ以上にするこ
とが要求され、微小化の妨けになる。
がある。しかし、この距離を１５（Ｊμｍ以上にするこ
とが要求され、微小化の妨けになる。
第３に、ｐ型温状領域（６Ｉ及びｐチャネルＭＯ８−Ｆ
Ｊ’、 Ｔをｎ 層でそれぞれ囲み、Ｒｎ５ｕｂ ｖ
小さくする方法がある。しかし、この場合もｎ層の分だ
け微小化が妨げられる。
Ｊ’、 Ｔをｎ 層でそれぞれ囲み、Ｒｎ５ｕｂ ｖ
小さくする方法がある。しかし、この場合もｎ層の分だ
け微小化が妨げられる。
第４に、ｎ 型領域旧Ｊとｐｍンソー領域（２１、及＋
びｐ 型領域σりとｎ型ターン領域（７）の位置及び大
きさを工夫して、Ｒｎ５ｕｂ ｓ Ｒｐｗｅｌｌを小さ
くする方法がある。しかし、微小化２妨げずに実施１−
ることは困難である。
きさを工夫して、Ｒｎ５ｕｂ ｓ Ｒｐｗｅｌｌを小さ
くする方法がある。しかし、微小化２妨げずに実施１−
ることは困難である。
第５に、５Ｏ８（シリコンオンサフイヤ）基板を用い、
ｐ型温状領域（６１の囲りを絶縁物で分離する方法があ
る。この方法は、ラッチアップ対策として最も理想的で
あるが、ＳＯ８基板を用いるためにコストアップにつな
がる。
ｐ型温状領域（６１の囲りを絶縁物で分離する方法があ
る。この方法は、ラッチアップ対策として最も理想的で
あるが、ＳＯ８基板を用いるためにコストアップにつな
がる。
第６に、金拡散あるいは中性子投射によって少数キャリ
アのライフタイムを小さくし、寄生トランジスタのβを
小ざ（する方法がおる。しかし、この方法は、接合リー
ク電流が増大１−るといつ欠点をもつ。
アのライフタイムを小さくし、寄生トランジスタのβを
小ざ（する方法がおる。しかし、この方法は、接合リー
ク電流が増大１−るといつ欠点をもつ。
第７に、カウンタイオン注入法により、ｐ単晶状領域＋
６１の深い部分の濃度を大きくし、” Ｉ） ｎ Ｔｒ
のβとＲｐｗｅｌ ｌケ小ざく′３″る方法がある。こ
の方法ケ第３図を参１１ｔｊ ｌ／て説明すると、ボロ
ンイオンＢ＋乞１０″〜１０′Ｂｃｍ−’注入し、１２
００℃、数時間熱処理ケ施し、第３図の曲線Ｂの不純物
分布を得、次に、リンイオンＩ） Ｙ １０”ｃｍ−”
カウンタ注入し、」２００℃、１〜２時間熱処理をし、
所望のしきい値電圧が得られる第３図の曲線Ａに示す不
純物分布とする。しかし、この方法では、イオン注入法
を用いるために島状領域（６）の高濃度化に限界がある
。また、２回の熱処理が行われるために島状領域（６１
の横方向の拡が′りが生じ、高集積化が妨げられる。
６１の深い部分の濃度を大きくし、” Ｉ） ｎ Ｔｒ
のβとＲｐｗｅｌ ｌケ小ざく′３″る方法がある。こ
の方法ケ第３図を参１１ｔｊ ｌ／て説明すると、ボロ
ンイオンＢ＋乞１０″〜１０′Ｂｃｍ−’注入し、１２
００℃、数時間熱処理ケ施し、第３図の曲線Ｂの不純物
分布を得、次に、リンイオンＩ） Ｙ １０”ｃｍ−”
カウンタ注入し、」２００℃、１〜２時間熱処理をし、
所望のしきい値電圧が得られる第３図の曲線Ａに示す不
純物分布とする。しかし、この方法では、イオン注入法
を用いるために島状領域（６）の高濃度化に限界がある
。また、２回の熱処理が行われるために島状領域（６１
の横方向の拡が′りが生じ、高集積化が妨げられる。
発明の目的
そこで、本発明の目的は、耐ラツチアツプ性及び集積度
の向上が可能な相補型電界効果トランジスタ７有する集
積口Ｆｌ！ｊを提供することにある。
の向上が可能な相補型電界効果トランジスタ７有する集
積口Ｆｌ！ｊを提供することにある。
発明の構成
上記目的を達成するための本発明は、一方の導電型の半
導体基体領域と、そのに部近傍で不純物ｔ３度が最大に
なるように前記基体領域の中に形成された他方の導電型
の島状領域と、その底部近傍で不純物濃度が最大になる
よりにｍＪ記基体領域の中に形成された一方の導電型の
島状領域と、前記（１１ｉ方の導＠； ！にすの島状領
域に形成された一方の導電型のチャネルの絶縁ゲート電
界効果トランジスタと、前記一方の導′＃１シ型の島状
領域に形成され且つ前記一方の導市１型のチャネルの絶
縁ゲート電界効果トランジスタに相補動作するように接
続された他方の導電型のチャネルの絶縁ゲート電界効果
トランジスタと、を具（Ｉｉ＃ した相補型電界効果ト
ランジスタを有する東ｉｔＩ′（回路に係わるものであ
る。
導体基体領域と、そのに部近傍で不純物ｔ３度が最大に
なるように前記基体領域の中に形成された他方の導電型
の島状領域と、その底部近傍で不純物濃度が最大になる
よりにｍＪ記基体領域の中に形成された一方の導電型の
島状領域と、前記（１１ｉ方の導＠； ！にすの島状領
域に形成された一方の導電型のチャネルの絶縁ゲート電
界効果トランジスタと、前記一方の導′＃１シ型の島状
領域に形成され且つ前記一方の導市１型のチャネルの絶
縁ゲート電界効果トランジスタに相補動作するように接
続された他方の導電型のチャネルの絶縁ゲート電界効果
トランジスタと、を具（Ｉｉ＃ した相補型電界効果ト
ランジスタを有する東ｉｔＩ′（回路に係わるものであ
る。
発明の作用効果
上記発明によれば次の作用効果が得られる。
（イ１ 基体領域に対して反対導′ＲＬｍの島状領域の
みならす、同−導７１１．型の島状領域も設け、それぞ
れの島状領域のｒ（部夕１傍で不純物濃度が最大にされ
ているので、島状領域がベース領域として働く寄生トラ
ンジスタのベース領域において伝達される少数キャリア
（を子又は止孔）が減速され、又ライフタイムが小さく
なるので、ベース輸送効率が小ざ（なり、エミッタ接地
電流増幅率βが小ざ（なる。従って、耐ラツチアツプ性
が大幅に向上する０ （ロ）半纏体基体の表面での島状領域の横方向への拡が
りを少な（することが出来るので、高集積化が容易にな
る。
みならす、同−導７１１．型の島状領域も設け、それぞ
れの島状領域のｒ（部夕１傍で不純物濃度が最大にされ
ているので、島状領域がベース領域として働く寄生トラ
ンジスタのベース領域において伝達される少数キャリア
（を子又は止孔）が減速され、又ライフタイムが小さく
なるので、ベース輸送効率が小ざ（なり、エミッタ接地
電流増幅率βが小ざ（なる。従って、耐ラツチアツプ性
が大幅に向上する０ （ロ）半纏体基体の表面での島状領域の横方向への拡が
りを少な（することが出来るので、高集積化が容易にな
る。
実施例
次に、図面を参照して本発明の実施例について述べる。
第４図は相補型絶縁ゲート電界効果トランジスタ（Ｃ’
−ＭＯＳ−ＦＥＴ）を製造工程順に示すものである。こ
の（’−ＭＯ８−ＦＥＴ乞製作する際には、まず、第４
図（ａｌに示す如＜、”型（−万の導１シ仰）のシリコ
ン半導体基板Ｆ２］Ｊの左半分のｐ型（他方の導電型）
の島状領域（ｐウェル〕の形成予定部に、レジスト又は
酸化膜をマスクとしてイオン注入法でボロン’Ｋ ］
Ｏ”ｃｍ−” ｇ度打ち込み、ｐ型高嬢度不純物層（２
２を形成する。
−ＭＯＳ−ＦＥＴ）を製造工程順に示すものである。こ
の（’−ＭＯ８−ＦＥＴ乞製作する際には、まず、第４
図（ａｌに示す如＜、”型（−万の導１シ仰）のシリコ
ン半導体基板Ｆ２］Ｊの左半分のｐ型（他方の導電型）
の島状領域（ｐウェル〕の形成予定部に、レジスト又は
酸化膜をマスクとしてイオン注入法でボロン’Ｋ ］
Ｏ”ｃｍ−” ｇ度打ち込み、ｐ型高嬢度不純物層（２
２を形成する。
又、ｐ型高濃反不純物層（２２１から数μｍ以上離れた
場所にイオン注入法によってリンを約１０”ａｍ−”打
ち込み、ｎｍ高濃度不純物層ｆ２３１’ｆ形成する。
場所にイオン注入法によってリンを約１０”ａｍ−”打
ち込み、ｎｍ高濃度不純物層ｆ２３１’ｆ形成する。
次に、マスクとして使用したレジ２ト又は酸化膜ン除去
し、ＳｉＨ４とＰｌｌ、乞使い、エピタキシャル成長法
により兜４図（１）ｌ Ｋ示すように、基板ＣＪｌｌ上
にｆＪ６μｍの厚ざで、３ Ｘ １０” ｃｍ−”の不
純物濃度’にもつｎ型シリコンエピタキシャル成長ｈＩ
２（イ）乞形成する。
し、ＳｉＨ４とＰｌｌ、乞使い、エピタキシャル成長法
により兜４図（１）ｌ Ｋ示すように、基板ＣＪｌｌ上
にｆＪ６μｍの厚ざで、３ Ｘ １０” ｃｍ−”の不
純物濃度’にもつｎ型シリコンエピタキシャル成長ｈＩ
２（イ）乞形成する。
次に、１１００℃、１４時間の熱処理ン施し、第４図（
ｃｌに示すよりに、ｐ型及びｎ型高濃度不純物層（２２
１（２３１の不純物を上方に拡散させ、底部近傍が最大
不純物濃度となり、上部に向って濃度が小さくなる分布
を有するｐ型及びｎ単晶状領域シ９四を形成する。なお
、（２７ｊは熱処理で生じた酸化膜である。
ｃｌに示すよりに、ｐ型及びｎ型高濃度不純物層（２２
１（２３１の不純物を上方に拡散させ、底部近傍が最大
不純物濃度となり、上部に向って濃度が小さくなる分布
を有するｐ型及びｎ単晶状領域シ９四を形成する。なお
、（２７ｊは熱処理で生じた酸化膜である。
次に、ｎｍ基板＋２１）とｎ型エピタキシャル成長層（
至）とから成るｎ型基体領域で表面を除いて囲まれてい
るｎｍ島状領域（２５ｊに、ｐチャネル＆Ｉ ＯＳ −
ＦＥＴ’Ｙ形成し、且つｎ型島状領域（２０にｎチャネ
ルＭＯ８−ＦＥＴを形成し、Ｃ−ＭＯＳ−Ｉ”ＥＴを児
成させる。即ち、第４図（ｄｌに示すように、基板Ｉ２
ｖの石半分上のｎｍ島状領域（２６＋には、ｐｍンソー
領域（ハ）と、ｐｆｆｉｌドレイン領域四と領ソース”
＜ｎ型エピタキシャル成長層關に接続するためのｎ型領
域団と、ゲート接紛用ｐ型領域６１）とを選択拡散で形
成し、基板［２］）の左半分上のｐ単晶＃領域１２５１
の中子 には、ｎｍンソー領域６Ｚと、ｎ 型ｔ゛レイン領域３
３）と、ソース接続用ｐ型領域ｒ、３ＩｉＩと、ゲート
接続用ｎ型領域ｃ３５）とン選択拡散で形成する。また
、ゲート絶縁層（皿イηＸｐチャネル及びｎチャネルの
上にそれぞれ設け、この」二にポリシリコンゲート（Ｊ
８１ （３！１ヶ設ける。更に、酸化物層（４す、配線
導体（４υ、及び酸化物層（４２１を設り′る。なお、
各半導体領域に対する配線及びゲート四〇」に対する配
線は第１図と同一になされている。
至）とから成るｎ型基体領域で表面を除いて囲まれてい
るｎｍ島状領域（２５ｊに、ｐチャネル＆Ｉ ＯＳ −
ＦＥＴ’Ｙ形成し、且つｎ型島状領域（２０にｎチャネ
ルＭＯ８−ＦＥＴを形成し、Ｃ−ＭＯＳ−Ｉ”ＥＴを児
成させる。即ち、第４図（ｄｌに示すように、基板Ｉ２
ｖの石半分上のｎｍ島状領域（２６＋には、ｐｍンソー
領域（ハ）と、ｐｆｆｉｌドレイン領域四と領ソース”
＜ｎ型エピタキシャル成長層關に接続するためのｎ型領
域団と、ゲート接紛用ｐ型領域６１）とを選択拡散で形
成し、基板［２］）の左半分上のｐ単晶＃領域１２５１
の中子 には、ｎｍンソー領域６Ｚと、ｎ 型ｔ゛レイン領域３
３）と、ソース接続用ｐ型領域ｒ、３ＩｉＩと、ゲート
接続用ｎ型領域ｃ３５）とン選択拡散で形成する。また
、ゲート絶縁層（皿イηＸｐチャネル及びｎチャネルの
上にそれぞれ設け、この」二にポリシリコンゲート（Ｊ
８１ （３！１ヶ設ける。更に、酸化物層（４す、配線
導体（４υ、及び酸化物層（４２１を設り′る。なお、
各半導体領域に対する配線及びゲート四〇」に対する配
線は第１図と同一になされている。
本実施例は次のＮ’ｌＪ点を有する。
（Ａｌ 不純物濃度が深ざ方向に急しんに増大し、最大
不純物濃度が１０”Ｃｍ−”に達するｐ単晶状領域＠）
にｐチャネルＭＯ３−ＦＥＴが設けられている。この結
果、第４図（ｄｌにおいて、ｎ 型ソース領域６カ、ｎ
ｍ島状領域（ハ）、ｎ型基板Ｃａ１ｌから成る寄生ｎｐ
ｎ ）ランジスタのベース領域において伝達されるエレ
クトロンが減速される。又、ライフタイムが小ざ（なる
ので、ベース輸送効率が非常に小さくなる。従って、エ
ミッタ接地の電流増幅率βが小ざくなり、（５１式又は
（６）式が満足される。又、基板（２１１と同一導電型
の島状領域（２）Ｙｐｎｍ島状領域ハ）と同様に設けた
ので、ｐｍンソー領域（２８１がエミッタとなり、ｎ型
島状領域１２６（がベースとなり、ｎｍ島状領域（ハ）
がコレクタとなるｐｎｐ型冨生トランジスタのベース領
域で伝達される少数キャリアが減速され、又、ライフタ
イムが小ざ（なるので、さくなり、耐ラツチアツプ性が
大幅に向上する。
不純物濃度が１０”Ｃｍ−”に達するｐ単晶状領域＠）
にｐチャネルＭＯ３−ＦＥＴが設けられている。この結
果、第４図（ｄｌにおいて、ｎ 型ソース領域６カ、ｎ
ｍ島状領域（ハ）、ｎ型基板Ｃａ１ｌから成る寄生ｎｐ
ｎ ）ランジスタのベース領域において伝達されるエレ
クトロンが減速される。又、ライフタイムが小ざ（なる
ので、ベース輸送効率が非常に小さくなる。従って、エ
ミッタ接地の電流増幅率βが小ざくなり、（５１式又は
（６）式が満足される。又、基板（２１１と同一導電型
の島状領域（２）Ｙｐｎｍ島状領域ハ）と同様に設けた
ので、ｐｍンソー領域（２８１がエミッタとなり、ｎ型
島状領域１２６（がベースとなり、ｎｍ島状領域（ハ）
がコレクタとなるｐｎｐ型冨生トランジスタのベース領
域で伝達される少数キャリアが減速され、又、ライフタ
イムが小ざ（なるので、さくなり、耐ラツチアツプ性が
大幅に向上する。
（１３１第４図（ｃｌから明らかな如く、ｐ型及びｎｉ
Ｊ島状領域（２５４６）は表面に向うに従って幅が狭く
なるので、表面における横方向の拡がりが少なくなり、
高集積化が容易になる。
Ｊ島状領域（２５４６）は表面に向うに従って幅が狭く
なるので、表面における横方向の拡がりが少なくなり、
高集積化が容易になる。
変形例
本発明は上述の実施例に限定されるものではなく、例え
ば、次の変形例が可能なものである。
ば、次の変形例が可能なものである。
（ａｌ 基板圓及びエピタキシャル成長）脅１２４］
’＆ Ｉ）型とし、ここにｎ型及びｐ型の島状領域を形
成１−る場合にも勿論適用用能である。
’＆ Ｉ）型とし、ここにｎ型及びｐ型の島状領域を形
成１−る場合にも勿論適用用能である。
（ｂｌ ソース領域（ハ）（３カ、及びドレイン領域１
２９１ Ｇ３３１以外の領域は必９１ ＩＣ，応じて増
減しても差支えない。
２９１ Ｇ３３１以外の領域は必９１ ＩＣ，応じて増
減しても差支えない。
例えば、フィールド反転防止層ビ設けてもよい。
Ｓｉゲート等にする場合にも適用可能である。
第１図は従来の（１−Ｍ ＯＳ −Ｆ Ｅ Ｔを示す断
面図、 第２図は第１図の（’−ＭＯＢ−ＦＥＴの等価回路図、 第３図は従来のＣ−ＭＯＳ−ＰＥＴ（１）製造方法にお
ける不純物濃度を示す分布図、 第４図は本発明の実施例に係わるＣ’ −Ｍ ＯＳ −
ＦＥＴを製造工程順に示す断面図である。 ［２１１・・・基板、の・・・ｐ型窩濃度不純物層、ｖ
２３）・・・ｎ型高濃度不純物層、（至）・・・エピタ
キシャル成長層、１２５）・・・ｐ型島状領域、ＣＪ６
＋・・・ｎ単晶林領域、シ榎・・・ｐ 型ソース領域、
Ｇ９１・・・ｐ＋型ドレイン領域、６υ・・・ｎ＋型ン
ソー領域、ｒ、３２・・・ｎ型ドレイン領域、Ｃ３８１
１３！ν・・・ゲート。
面図、 第２図は第１図の（’−ＭＯＢ−ＦＥＴの等価回路図、 第３図は従来のＣ−ＭＯＳ−ＰＥＴ（１）製造方法にお
ける不純物濃度を示す分布図、 第４図は本発明の実施例に係わるＣ’ −Ｍ ＯＳ −
ＦＥＴを製造工程順に示す断面図である。 ［２１１・・・基板、の・・・ｐ型窩濃度不純物層、ｖ
２３）・・・ｎ型高濃度不純物層、（至）・・・エピタ
キシャル成長層、１２５）・・・ｐ型島状領域、ＣＪ６
＋・・・ｎ単晶林領域、シ榎・・・ｐ 型ソース領域、
Ｇ９１・・・ｐ＋型ドレイン領域、６υ・・・ｎ＋型ン
ソー領域、ｒ、３２・・・ｎ型ドレイン領域、Ｃ３８１
１３！ν・・・ゲート。
Claims (1)
- 【特許請求の範囲】 Ｆｉ＋ −万の導電型の半導体基体領域と、その底部近
傍で不純物濃度が最大になるように前記基体領域の中に
形成された他方の４電型の島状領域と、 その底部近傍で不純物濃度が最大になるように前記基体
領域の中に形成され１こ一方の導１１Ｌ型の島状領域と
、 前記他方の導電型の島状領域に形成され１こ一方の導電
型のチャネルの絶縁ゲート電界効果トランジスタと、 前記一方の導電型の島状領域に形成され且つ前記一方の
導電型のチャネルの絶縁ゲート電界効（１）・トランジ
スタに相補動作するよりに接にさＪ’ｌた他方の導電型
のチャネルの絶縁ゲート電界効果トランジスタと、 を具備した相補＃ＩＪ％界効果トランジスタを有り−る
集積回路。 （２） 前記基体領域は、前記一方の導電型の半導体基
板と、前記基板上に形成された前記一方の導電型のエピ
タキシャル成長層とから成る領域である相１１】請求の
範囲第１項記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209541A JPS60101965A (ja) | 1983-11-08 | 1983-11-08 | 相補型電界効果トランジスタを有する集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209541A JPS60101965A (ja) | 1983-11-08 | 1983-11-08 | 相補型電界効果トランジスタを有する集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101965A true JPS60101965A (ja) | 1985-06-06 |
Family
ID=16574509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209541A Pending JPS60101965A (ja) | 1983-11-08 | 1983-11-08 | 相補型電界効果トランジスタを有する集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633448A (ja) * | 1986-06-23 | 1988-01-08 | Nec Corp | 相補型ｍｏｓデバイスとその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS58170048A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS59124157A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 相補型半導体集積回路 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1983
- 1983-11-08 JP JP58209541A patent/JPS60101965A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS58170048A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS59124157A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 相補型半導体集積回路 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633448A (ja) * | 1986-06-23 | 1988-01-08 | Nec Corp | 相補型ｍｏｓデバイスとその製造方法 |
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