JPS60101965A - 相補型電界効果トランジスタを有する集積回路 - Google Patents
相補型電界効果トランジスタを有する集積回路Info
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- JPS60101965A JPS60101965A JP58209541A JP20954183A JPS60101965A JP S60101965 A JPS60101965 A JP S60101965A JP 58209541 A JP58209541 A JP 58209541A JP 20954183 A JP20954183 A JP 20954183A JP S60101965 A JPS60101965 A JP S60101965A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
不発明は、耐ラツチアツプ性が優れた相補型′亀界効果
トランジスタを有づ−る集積回路に関するものである。
トランジスタを有づ−る集積回路に関するものである。
従来技術
pチャネルM、08−FETとnチャネkMO8−I”
E Tとを同一チップ内に作り、相補動作ざぜるよ5
にした(−MOS−FETは、低消費電力で動作1−る
という特長を有する反面、入出力部分からの雑音や電源
電圧の変動がトリガーになって亀のラインに過剰電流が
流れ、最悪の場合、デバイスのイ波簾を招くラッチアッ
プ現象が生じゃすいという短所を有する。このような現
象はデバイスが微細化し、烏集積化″′3″るほど顕著
になる。
E Tとを同一チップ内に作り、相補動作ざぜるよ5
にした(−MOS−FETは、低消費電力で動作1−る
という特長を有する反面、入出力部分からの雑音や電源
電圧の変動がトリガーになって亀のラインに過剰電流が
流れ、最悪の場合、デバイスのイ波簾を招くラッチアッ
プ現象が生じゃすいという短所を有する。このような現
象はデバイスが微細化し、烏集積化″′3″るほど顕著
になる。
次に、C−λ40S−FETを示′1−第1図、及びそ
の等価回路を示す第2図によってラッチアップ現象を説
明する。第1図に2いて、n−基板111の石半分の領
域KpチャネルのMOS−FETを構成するためにp
型ソース領域(2;とp+型ドレイン領域l(1とが設
けられ、これ等の間の絶縁層+41の上にゲート電極(
51が設り゛られている。一方、基板山の左半分には、
nチャネルMO8−FETを構成するために、一般にウ
ェルと呼ばれるp単晶状頒域+ (6ノの中にn 型ソース領域(7)とn 型ドレイン
領域f8+とが設けられ、こ才[等の間の絶に層(9)
の上にゲート電極u02が設けられている。なお、上記
の主要構成部分の他に、p2&¥ソース領域(21乞基
板(1)に接→− 続するためのn層領域ull、ゲート電極(5+ (l
tllが接続されるpm領域ua、n 型ソース領域+
71をp単晶払領域(61に接続するためのp型領域(
13+、ゲート電極[+1Jlが接続されるn 型領域
(14+が設げられている。また、2つのドレイン領域
+31 t81が共通の出力端子V。UTにそれぞれ接
続され、2つのゲート電極t51UUlが共通の入力端
子Y工、にそれぞれ接続され、十 p型ソース領域(2)が電源端子vDDに接続され、n
型ソース領域(7)とp型領域諾とがそれぞれ接地され
ている。
の等価回路を示す第2図によってラッチアップ現象を説
明する。第1図に2いて、n−基板111の石半分の領
域KpチャネルのMOS−FETを構成するためにp
型ソース領域(2;とp+型ドレイン領域l(1とが設
けられ、これ等の間の絶縁層+41の上にゲート電極(
51が設り゛られている。一方、基板山の左半分には、
nチャネルMO8−FETを構成するために、一般にウ
ェルと呼ばれるp単晶状頒域+ (6ノの中にn 型ソース領域(7)とn 型ドレイン
領域f8+とが設けられ、こ才[等の間の絶に層(9)
の上にゲート電極u02が設けられている。なお、上記
の主要構成部分の他に、p2&¥ソース領域(21乞基
板(1)に接→− 続するためのn層領域ull、ゲート電極(5+ (l
tllが接続されるpm領域ua、n 型ソース領域+
71をp単晶払領域(61に接続するためのp型領域(
13+、ゲート電極[+1Jlが接続されるn 型領域
(14+が設げられている。また、2つのドレイン領域
+31 t81が共通の出力端子V。UTにそれぞれ接
続され、2つのゲート電極t51UUlが共通の入力端
子Y工、にそれぞれ接続され、十 p型ソース領域(2)が電源端子vDDに接続され、n
型ソース領域(7)とp型領域諾とがそれぞれ接地され
ている。
第1図の装置は、2つのMOS−FETン宮む外に、等
価的に示j6個の寄生トランジスタTr+〜’l’r、
及び抵抗Rn5ub −、Rpwellを含む。第2図
は第1図の寄生トランジスタ’l’r3〜1゛r6の等
価回路であり、ラッチアップ現象に関係1ΦpηJンー
ス領域(21とn−型基板(11とp単晶状領域+61
とn 型ソース領域(力とから成る寄生サイリスタを生
体に描いたものである。寄生サイリスタは、第2図で太
線で示す部分で構成され、等価的に2つのトランジスタ
Tr 2 、T r6 Y含む。この寄生サイリスタの
アノード電流IAは次式で表わされる。
価的に示j6個の寄生トランジスタTr+〜’l’r、
及び抵抗Rn5ub −、Rpwellを含む。第2図
は第1図の寄生トランジスタ’l’r3〜1゛r6の等
価回路であり、ラッチアップ現象に関係1ΦpηJンー
ス領域(21とn−型基板(11とp単晶状領域+61
とn 型ソース領域(力とから成る寄生サイリスタを生
体に描いたものである。寄生サイリスタは、第2図で太
線で示す部分で構成され、等価的に2つのトランジスタ
Tr 2 、T r6 Y含む。この寄生サイリスタの
アノード電流IAは次式で表わされる。
但し、βJはトランジスタTr2の失効エミッタ接I
αJ 地電流増幅率を示し、β、=、である。この式のα2は
、次式で示される。
αJ 地電流増幅率を示し、β、=、である。この式のα2は
、次式で示される。
α2 =−一’ −’−−−□ ・・・・・・・・・・
・・(211+ 1tB2/ Ltnsub (但し、α2はトランジスタT r 2のベース接地電
流増幅率、RHzはトランジスタTr2のエミッタ抵抗
、1(、’n S 11 bはトランジスタ1゛r2の
ベース抵抗である。)β:はトランジスタTr、の実効
エミッタ接地宿、流I α′ il、:r輸率を示し、β6=−一一丁である。 この
式のα61−α6 は次式で示ざ才する。
・・(211+ 1tB2/ Ltnsub (但し、α2はトランジスタT r 2のベース接地電
流増幅率、RHzはトランジスタTr2のエミッタ抵抗
、1(、’n S 11 bはトランジスタ1゛r2の
ベース抵抗である。)β:はトランジスタTr、の実効
エミッタ接地宿、流I α′ il、:r輸率を示し、β6=−一一丁である。 この
式のα61−α6 は次式で示ざ才する。
(但し、α6はトランジスタ1゛「6のベース接地’F
tt bfi増幅率、 R,、、、lはトランジスタT
r6のエミッタ抵抗、[LpwellはトランジスタT
r、のベース抵抗である。)(11式から寄生サイリス
クがターンオンつまりラッチアップする条件は次式で示
される。
tt bfi増幅率、 R,、、、lはトランジスタT
r6のエミッタ抵抗、[LpwellはトランジスタT
r、のベース抵抗である。)(11式から寄生サイリス
クがターンオンつまりラッチアップする条件は次式で示
される。
β;βX≧1 ・・・・・・・・・・・・・・+41従
って、ラッチアップを防止1−るためには次式を満足す
るよりにC’−1’J(JS−FE’l’乞構成する必
要がある。
って、ラッチアップを防止1−るためには次式を満足す
るよりにC’−1’J(JS−FE’l’乞構成する必
要がある。
β2β6〈1 ・・・・−・・・・・・・・・(5)な
訃、RE4、RE6が無視できる場合には、(r)1式
は次式となる。
訃、RE4、RE6が無視できる場合には、(r)1式
は次式となる。
β2β、〈1 ・・・・・・・・・・・・・・(61従
って、ラツチアツフ゛向十性を上げるために、次の3つ
の方式が考えられる。
って、ラツチアツフ゛向十性を上げるために、次の3つ
の方式が考えられる。
fli RE2、RE、を大き(する。
121 Etnsul) 1Rpwell ’l:小さ
くする。
くする。
(31α2、α6あるいはβ2、β6を小ざ(1〜る。
しかし、上記(11の方法によれば、電圧降下が太き(
なり、ノイズマージンが狭くなるので得策ではない。従
って、(21又は+31の方法が採用されている。次に
、上記+21 +31の従来の具体的方法について述べ
る。
なり、ノイズマージンが狭くなるので得策ではない。従
って、(21又は+31の方法が採用されている。次に
、上記+21 +31の従来の具体的方法について述べ
る。
第1に、p型温状領域(6)の拡散の深ざを大きく1−
ることによってβを小ざくする方法がある。一般に島状
領域+61 &−J:、半碑体基板(1)の表面にボロ
ンイオン(B )を注入し、熱処理を行うことによって
形成されるので、島状領域+61の不純物分布は第3図
の(゛のよ5に深さ方向に濃度が減少する分イ1jを示
し、深σを人に1−れば、寄生トランジスタTr。
ることによってβを小ざくする方法がある。一般に島状
領域+61 &−J:、半碑体基板(1)の表面にボロ
ンイオン(B )を注入し、熱処理を行うことによって
形成されるので、島状領域+61の不純物分布は第3図
の(゛のよ5に深さ方向に濃度が減少する分イ1jを示
し、深σを人に1−れば、寄生トランジスタTr。
のβを小ざくすることが出来る。しかし、深い拡散ン行
うと、島状領域[61の横方向の拡がりが必然的に生じ
、高集積化の妨げとなる。
うと、島状領域[61の横方向の拡がりが必然的に生じ
、高集積化の妨げとなる。
第2に、ターン・ドレイン間の距離を大きり1−る方法
がある。しかし、この距離を15(Jμm以上にするこ
とが要求され、微小化の妨けになる。
がある。しかし、この距離を15(Jμm以上にするこ
とが要求され、微小化の妨けになる。
第3に、p型温状領域(6I及びpチャネルMO8−F
J’、 Tをn 層でそれぞれ囲み、Rn5ub v
小さくする方法がある。しかし、この場合もn層の分だ
け微小化が妨げられる。
J’、 Tをn 層でそれぞれ囲み、Rn5ub v
小さくする方法がある。しかし、この場合もn層の分だ
け微小化が妨げられる。
第4に、n 型領域旧Jとpmンソー領域(21、及+
びp 型領域σりとn型ターン領域(7)の位置及び大
きさを工夫して、Rn5ub s Rpwellを小さ
くする方法がある。しかし、微小化2妨げずに実施1−
ることは困難である。
きさを工夫して、Rn5ub s Rpwellを小さ
くする方法がある。しかし、微小化2妨げずに実施1−
ることは困難である。
第5に、5O8(シリコンオンサフイヤ)基板を用い、
p型温状領域(61の囲りを絶縁物で分離する方法があ
る。この方法は、ラッチアップ対策として最も理想的で
あるが、SO8基板を用いるためにコストアップにつな
がる。
p型温状領域(61の囲りを絶縁物で分離する方法があ
る。この方法は、ラッチアップ対策として最も理想的で
あるが、SO8基板を用いるためにコストアップにつな
がる。
第6に、金拡散あるいは中性子投射によって少数キャリ
アのライフタイムを小さくし、寄生トランジスタのβを
小ざ(する方法がおる。しかし、この方法は、接合リー
ク電流が増大1−るといつ欠点をもつ。
アのライフタイムを小さくし、寄生トランジスタのβを
小ざ(する方法がおる。しかし、この方法は、接合リー
ク電流が増大1−るといつ欠点をもつ。
第7に、カウンタイオン注入法により、p単晶状領域+
61の深い部分の濃度を大きくし、” I) n Tr
のβとRpwel lケ小ざく′3″る方法がある。こ
の方法ケ第3図を参11tj l/て説明すると、ボロ
ンイオンB+乞10″〜10′Bcm−’注入し、12
00℃、数時間熱処理ケ施し、第3図の曲線Bの不純物
分布を得、次に、リンイオンI) Y 10”cm−”
カウンタ注入し、」200℃、1〜2時間熱処理をし、
所望のしきい値電圧が得られる第3図の曲線Aに示す不
純物分布とする。しかし、この方法では、イオン注入法
を用いるために島状領域(6)の高濃度化に限界がある
。また、2回の熱処理が行われるために島状領域(61
の横方向の拡が′りが生じ、高集積化が妨げられる。
61の深い部分の濃度を大きくし、” I) n Tr
のβとRpwel lケ小ざく′3″る方法がある。こ
の方法ケ第3図を参11tj l/て説明すると、ボロ
ンイオンB+乞10″〜10′Bcm−’注入し、12
00℃、数時間熱処理ケ施し、第3図の曲線Bの不純物
分布を得、次に、リンイオンI) Y 10”cm−”
カウンタ注入し、」200℃、1〜2時間熱処理をし、
所望のしきい値電圧が得られる第3図の曲線Aに示す不
純物分布とする。しかし、この方法では、イオン注入法
を用いるために島状領域(6)の高濃度化に限界がある
。また、2回の熱処理が行われるために島状領域(61
の横方向の拡が′りが生じ、高集積化が妨げられる。
発明の目的
そこで、本発明の目的は、耐ラツチアツプ性及び集積度
の向上が可能な相補型電界効果トランジスタ7有する集
積口Fl!jを提供することにある。
の向上が可能な相補型電界効果トランジスタ7有する集
積口Fl!jを提供することにある。
発明の構成
上記目的を達成するための本発明は、一方の導電型の半
導体基体領域と、そのに部近傍で不純物t3度が最大に
なるように前記基体領域の中に形成された他方の導電型
の島状領域と、その底部近傍で不純物濃度が最大になる
よりにmJ記基体領域の中に形成された一方の導電型の
島状領域と、前記(11i方の導@; !にすの島状領
域に形成された一方の導電型のチャネルの絶縁ゲート電
界効果トランジスタと、前記一方の導′#1シ型の島状
領域に形成され且つ前記一方の導市1型のチャネルの絶
縁ゲート電界効果トランジスタに相補動作するように接
続された他方の導電型のチャネルの絶縁ゲート電界効果
トランジスタと、を具(Ii# した相補型電界効果ト
ランジスタを有する東itI′(回路に係わるものであ
る。
導体基体領域と、そのに部近傍で不純物t3度が最大に
なるように前記基体領域の中に形成された他方の導電型
の島状領域と、その底部近傍で不純物濃度が最大になる
よりにmJ記基体領域の中に形成された一方の導電型の
島状領域と、前記(11i方の導@; !にすの島状領
域に形成された一方の導電型のチャネルの絶縁ゲート電
界効果トランジスタと、前記一方の導′#1シ型の島状
領域に形成され且つ前記一方の導市1型のチャネルの絶
縁ゲート電界効果トランジスタに相補動作するように接
続された他方の導電型のチャネルの絶縁ゲート電界効果
トランジスタと、を具(Ii# した相補型電界効果ト
ランジスタを有する東itI′(回路に係わるものであ
る。
発明の作用効果
上記発明によれば次の作用効果が得られる。
(イ1 基体領域に対して反対導′RLmの島状領域の
みならす、同−導711.型の島状領域も設け、それぞ
れの島状領域のr(部夕1傍で不純物濃度が最大にされ
ているので、島状領域がベース領域として働く寄生トラ
ンジスタのベース領域において伝達される少数キャリア
(を子又は止孔)が減速され、又ライフタイムが小さく
なるので、ベース輸送効率が小ざ(なり、エミッタ接地
電流増幅率βが小ざ(なる。従って、耐ラツチアツプ性
が大幅に向上する0 (ロ)半纏体基体の表面での島状領域の横方向への拡が
りを少な(することが出来るので、高集積化が容易にな
る。
みならす、同−導711.型の島状領域も設け、それぞ
れの島状領域のr(部夕1傍で不純物濃度が最大にされ
ているので、島状領域がベース領域として働く寄生トラ
ンジスタのベース領域において伝達される少数キャリア
(を子又は止孔)が減速され、又ライフタイムが小さく
なるので、ベース輸送効率が小ざ(なり、エミッタ接地
電流増幅率βが小ざ(なる。従って、耐ラツチアツプ性
が大幅に向上する0 (ロ)半纏体基体の表面での島状領域の横方向への拡が
りを少な(することが出来るので、高集積化が容易にな
る。
実施例
次に、図面を参照して本発明の実施例について述べる。
第4図は相補型絶縁ゲート電界効果トランジスタ(C’
−MOS−FET)を製造工程順に示すものである。こ
の(’−MO8−FET乞製作する際には、まず、第4
図(alに示す如<、”型(−万の導1シ仰)のシリコ
ン半導体基板F2]Jの左半分のp型(他方の導電型)
の島状領域(pウェル〕の形成予定部に、レジスト又は
酸化膜をマスクとしてイオン注入法でボロン’K ]
O”cm−” g度打ち込み、p型高嬢度不純物層(2
2を形成する。
−MOS−FET)を製造工程順に示すものである。こ
の(’−MO8−FET乞製作する際には、まず、第4
図(alに示す如<、”型(−万の導1シ仰)のシリコ
ン半導体基板F2]Jの左半分のp型(他方の導電型)
の島状領域(pウェル〕の形成予定部に、レジスト又は
酸化膜をマスクとしてイオン注入法でボロン’K ]
O”cm−” g度打ち込み、p型高嬢度不純物層(2
2を形成する。
又、p型高濃反不純物層(221から数μm以上離れた
場所にイオン注入法によってリンを約10”am−”打
ち込み、nm高濃度不純物層f231’f形成する。
場所にイオン注入法によってリンを約10”am−”打
ち込み、nm高濃度不純物層f231’f形成する。
次に、マスクとして使用したレジ2ト又は酸化膜ン除去
し、SiH4とPll、乞使い、エピタキシャル成長法
により兜4図(1)l K示すように、基板CJll上
にfJ6μmの厚ざで、3 X 10” cm−”の不
純物濃度’にもつn型シリコンエピタキシャル成長hI
2(イ)乞形成する。
し、SiH4とPll、乞使い、エピタキシャル成長法
により兜4図(1)l K示すように、基板CJll上
にfJ6μmの厚ざで、3 X 10” cm−”の不
純物濃度’にもつn型シリコンエピタキシャル成長hI
2(イ)乞形成する。
次に、1100℃、14時間の熱処理ン施し、第4図(
clに示すよりに、p型及びn型高濃度不純物層(22
1(231の不純物を上方に拡散させ、底部近傍が最大
不純物濃度となり、上部に向って濃度が小さくなる分布
を有するp型及びn単晶状領域シ9四を形成する。なお
、(27jは熱処理で生じた酸化膜である。
clに示すよりに、p型及びn型高濃度不純物層(22
1(231の不純物を上方に拡散させ、底部近傍が最大
不純物濃度となり、上部に向って濃度が小さくなる分布
を有するp型及びn単晶状領域シ9四を形成する。なお
、(27jは熱処理で生じた酸化膜である。
次に、nm基板+21)とn型エピタキシャル成長層(
至)とから成るn型基体領域で表面を除いて囲まれてい
るnm島状領域(25jに、pチャネル&I OS −
FET’Y形成し、且つn型島状領域(20にnチャネ
ルMO8−FETを形成し、C−MOS−I”ETを児
成させる。即ち、第4図(dlに示すように、基板I2
vの石半分上のnm島状領域(26+には、pmンソー
領域(ハ)と、pffilドレイン領域四と領ソース”
<n型エピタキシャル成長層關に接続するためのn型領
域団と、ゲート接紛用p型領域61)とを選択拡散で形
成し、基板[2])の左半分上のp単晶#領域1251
の中子 には、nmンソー領域6Zと、n 型t゛レイン領域3
3)と、ソース接続用p型領域r、3IiIと、ゲート
接続用n型領域c35)とン選択拡散で形成する。また
、ゲート絶縁層(皿イηXpチャネル及びnチャネルの
上にそれぞれ設け、この」二にポリシリコンゲート(J
81 (3!1ヶ設ける。更に、酸化物層(4す、配線
導体(4υ、及び酸化物層(421を設り′る。なお、
各半導体領域に対する配線及びゲート四〇」に対する配
線は第1図と同一になされている。
至)とから成るn型基体領域で表面を除いて囲まれてい
るnm島状領域(25jに、pチャネル&I OS −
FET’Y形成し、且つn型島状領域(20にnチャネ
ルMO8−FETを形成し、C−MOS−I”ETを児
成させる。即ち、第4図(dlに示すように、基板I2
vの石半分上のnm島状領域(26+には、pmンソー
領域(ハ)と、pffilドレイン領域四と領ソース”
<n型エピタキシャル成長層關に接続するためのn型領
域団と、ゲート接紛用p型領域61)とを選択拡散で形
成し、基板[2])の左半分上のp単晶#領域1251
の中子 には、nmンソー領域6Zと、n 型t゛レイン領域3
3)と、ソース接続用p型領域r、3IiIと、ゲート
接続用n型領域c35)とン選択拡散で形成する。また
、ゲート絶縁層(皿イηXpチャネル及びnチャネルの
上にそれぞれ設け、この」二にポリシリコンゲート(J
81 (3!1ヶ設ける。更に、酸化物層(4す、配線
導体(4υ、及び酸化物層(421を設り′る。なお、
各半導体領域に対する配線及びゲート四〇」に対する配
線は第1図と同一になされている。
本実施例は次のN’lJ点を有する。
(Al 不純物濃度が深ざ方向に急しんに増大し、最大
不純物濃度が10”Cm−”に達するp単晶状領域@)
にpチャネルMO3−FETが設けられている。この結
果、第4図(dlにおいて、n 型ソース領域6カ、n
m島状領域(ハ)、n型基板Ca1lから成る寄生np
n )ランジスタのベース領域において伝達されるエレ
クトロンが減速される。又、ライフタイムが小ざ(なる
ので、ベース輸送効率が非常に小さくなる。従って、エ
ミッタ接地の電流増幅率βが小ざくなり、(51式又は
(6)式が満足される。又、基板(211と同一導電型
の島状領域(2)Ypnm島状領域ハ)と同様に設けた
ので、pmンソー領域(281がエミッタとなり、n型
島状領域126(がベースとなり、nm島状領域(ハ)
がコレクタとなるpnp型冨生トランジスタのベース領
域で伝達される少数キャリアが減速され、又、ライフタ
イムが小ざ(なるので、さくなり、耐ラツチアツプ性が
大幅に向上する。
不純物濃度が10”Cm−”に達するp単晶状領域@)
にpチャネルMO3−FETが設けられている。この結
果、第4図(dlにおいて、n 型ソース領域6カ、n
m島状領域(ハ)、n型基板Ca1lから成る寄生np
n )ランジスタのベース領域において伝達されるエレ
クトロンが減速される。又、ライフタイムが小ざ(なる
ので、ベース輸送効率が非常に小さくなる。従って、エ
ミッタ接地の電流増幅率βが小ざくなり、(51式又は
(6)式が満足される。又、基板(211と同一導電型
の島状領域(2)Ypnm島状領域ハ)と同様に設けた
ので、pmンソー領域(281がエミッタとなり、n型
島状領域126(がベースとなり、nm島状領域(ハ)
がコレクタとなるpnp型冨生トランジスタのベース領
域で伝達される少数キャリアが減速され、又、ライフタ
イムが小ざ(なるので、さくなり、耐ラツチアツプ性が
大幅に向上する。
(131第4図(clから明らかな如く、p型及びni
J島状領域(2546)は表面に向うに従って幅が狭く
なるので、表面における横方向の拡がりが少なくなり、
高集積化が容易になる。
J島状領域(2546)は表面に向うに従って幅が狭く
なるので、表面における横方向の拡がりが少なくなり、
高集積化が容易になる。
変形例
本発明は上述の実施例に限定されるものではなく、例え
ば、次の変形例が可能なものである。
ば、次の変形例が可能なものである。
(al 基板圓及びエピタキシャル成長)脅124]
’& I)型とし、ここにn型及びp型の島状領域を形
成1−る場合にも勿論適用用能である。
’& I)型とし、ここにn型及びp型の島状領域を形
成1−る場合にも勿論適用用能である。
(bl ソース領域(ハ)(3カ、及びドレイン領域1
291 G331以外の領域は必91 IC,応じて増
減しても差支えない。
291 G331以外の領域は必91 IC,応じて増
減しても差支えない。
例えば、フィールド反転防止層ビ設けてもよい。
Siゲート等にする場合にも適用可能である。
第1図は従来の(1−M OS −F E Tを示す断
面図、 第2図は第1図の(’−MOB−FETの等価回路図、 第3図は従来のC−MOS−PET(1)製造方法にお
ける不純物濃度を示す分布図、 第4図は本発明の実施例に係わるC’ −M OS −
FETを製造工程順に示す断面図である。 [211・・・基板、の・・・p型窩濃度不純物層、v
23)・・・n型高濃度不純物層、(至)・・・エピタ
キシャル成長層、125)・・・p型島状領域、CJ6
+・・・n単晶林領域、シ榎・・・p 型ソース領域、
G91・・・p+型ドレイン領域、6υ・・・n+型ン
ソー領域、r、32・・・n型ドレイン領域、C381
13!ν・・・ゲート。
面図、 第2図は第1図の(’−MOB−FETの等価回路図、 第3図は従来のC−MOS−PET(1)製造方法にお
ける不純物濃度を示す分布図、 第4図は本発明の実施例に係わるC’ −M OS −
FETを製造工程順に示す断面図である。 [211・・・基板、の・・・p型窩濃度不純物層、v
23)・・・n型高濃度不純物層、(至)・・・エピタ
キシャル成長層、125)・・・p型島状領域、CJ6
+・・・n単晶林領域、シ榎・・・p 型ソース領域、
G91・・・p+型ドレイン領域、6υ・・・n+型ン
ソー領域、r、32・・・n型ドレイン領域、C381
13!ν・・・ゲート。
Claims (1)
- 【特許請求の範囲】 Fi+ −万の導電型の半導体基体領域と、その底部近
傍で不純物濃度が最大になるように前記基体領域の中に
形成された他方の4電型の島状領域と、 その底部近傍で不純物濃度が最大になるように前記基体
領域の中に形成され1こ一方の導11L型の島状領域と
、 前記他方の導電型の島状領域に形成され1こ一方の導電
型のチャネルの絶縁ゲート電界効果トランジスタと、 前記一方の導電型の島状領域に形成され且つ前記一方の
導電型のチャネルの絶縁ゲート電界効(1)・トランジ
スタに相補動作するよりに接にさJ’lた他方の導電型
のチャネルの絶縁ゲート電界効果トランジスタと、 を具備した相補#IJ%界効果トランジスタを有り−る
集積回路。 (2) 前記基体領域は、前記一方の導電型の半導体基
板と、前記基板上に形成された前記一方の導電型のエピ
タキシャル成長層とから成る領域である相11】請求の
範囲第1項記載の集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58209541A JPS60101965A (ja) | 1983-11-08 | 1983-11-08 | 相補型電界効果トランジスタを有する集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58209541A JPS60101965A (ja) | 1983-11-08 | 1983-11-08 | 相補型電界効果トランジスタを有する集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60101965A true JPS60101965A (ja) | 1985-06-06 |
Family
ID=16574509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58209541A Pending JPS60101965A (ja) | 1983-11-08 | 1983-11-08 | 相補型電界効果トランジスタを有する集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60101965A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS633448A (ja) * | 1986-06-23 | 1988-01-08 | Nec Corp | 相補型mosデバイスとその製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
JPS58170048A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
JPS59124157A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 相補型半導体集積回路 |
JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1983
- 1983-11-08 JP JP58209541A patent/JPS60101965A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
JPS58170048A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
JPS59124157A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 相補型半導体集積回路 |
JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS633448A (ja) * | 1986-06-23 | 1988-01-08 | Nec Corp | 相補型mosデバイスとその製造方法 |
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