JPS60101963A - 相補型電界効果トランジスタの製造方法 - Google Patents
相補型電界効果トランジスタの製造方法Info
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- JPS60101963A JPS60101963A JP58209539A JP20953983A JPS60101963A JP S60101963 A JPS60101963 A JP S60101963A JP 58209539 A JP58209539 A JP 58209539A JP 20953983 A JP20953983 A JP 20953983A JP S60101963 A JPS60101963 A JP S60101963A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
技術分野
本発明は、一般にＣ−ＭＯＳ−ＦＥＴと呼ばれている相
補型電界効果トランジスタの製造方法に関し、更に詳細
には、耐ラツチアツプ性が優れた相補型電界効果トラン
ジスタを容易に得るための製造方法に関する。
補型電界効果トランジスタの製造方法に関し、更に詳細
には、耐ラツチアツプ性が優れた相補型電界効果トラン
ジスタを容易に得るための製造方法に関する。
従来技術
ｐチャネ／Ｉ／Ｍ、０８−ＦＥＴとｎチャネ＃ＭＯ８−
Ｆ Ｅ Ｔとを同一チップ内に作り、相補動作させるよ
うにしたＣ−ＭＯＳ−ＦＥＴは、低消費電力で動作する
という特長を有する反面、入出力部分からの雑音や電源
電圧の変動がトリガーになって電源ラインに過剰電流が
流れ、最悪の場合、デバイスの破壊を招くラッチアップ
現象が生じやすいという短所を有する。このような現象
はデバイスが微細化し、高集積化するほど顕著になる。
Ｆ Ｅ Ｔとを同一チップ内に作り、相補動作させるよ
うにしたＣ−ＭＯＳ−ＦＥＴは、低消費電力で動作する
という特長を有する反面、入出力部分からの雑音や電源
電圧の変動がトリガーになって電源ラインに過剰電流が
流れ、最悪の場合、デバイスの破壊を招くラッチアップ
現象が生じやすいという短所を有する。このような現象
はデバイスが微細化し、高集積化するほど顕著になる。
次に、Ｃ−ＭＯＳ−ＦＥＴを示す第１図、及びその等価
回路を示す第２図によってラッチアップ現象を説明する
。第１図において、ｎ−基板ｆｉ＋の右半分の領域にｐ
チャネルのＭＯＳ−ＦＥＴを構成するためにｎ型ソース
領域（２）とｐ型ドレイン領域（３）とが設けられ、こ
れ等の間の絶縁層（４）の上にゲート電極（５）が設け
られている。一方、基板ｔｉ＋の左半分には、ｎチャネ
ルＭＯ８−ＦＥＴを構成するために、一般にウェルと呼
ばれるｐ現品状領域（６）の中にｎ′ｍソース領域（７
）とｎ型ドレイン領域（８）とが設けられ、これ等の間
の絶縁層（９）の上にゲート電極α０）が設けられてい
る。なお、上記の主要構成部分の他に、ｎ型ソース領域
（２）を基板＋１１に接続するためのｎ型領域（１１）
、ゲート電極（５１ＱＯ）が接続され− るｐ型領域α渇、ｎ型ソース領域（力をｐ現品状領域（
６）に接続するためのｐ型領域（１り、ゲート電極００
）が接続されるｎ型領域０４）が設けられている。また
、２つのドレイン領域＋３１ （８１が共通の出子端子
ＶＯＵ丁にそれぞれ接続され、２つのゲート電極（５１
１Ｊωが共通の入力端子ＶＩＮにそれぞれ接続され、ｎ
型ソース領域（２）が電源端子ＶＤＤに接続され、ｎ型
ソース領域（７）とｐ型領域０′３Ｉとがそれぞれ接地
されている。
回路を示す第２図によってラッチアップ現象を説明する
。第１図において、ｎ−基板ｆｉ＋の右半分の領域にｐ
チャネルのＭＯＳ−ＦＥＴを構成するためにｎ型ソース
領域（２）とｐ型ドレイン領域（３）とが設けられ、こ
れ等の間の絶縁層（４）の上にゲート電極（５）が設け
られている。一方、基板ｔｉ＋の左半分には、ｎチャネ
ルＭＯ８−ＦＥＴを構成するために、一般にウェルと呼
ばれるｐ現品状領域（６）の中にｎ′ｍソース領域（７
）とｎ型ドレイン領域（８）とが設けられ、これ等の間
の絶縁層（９）の上にゲート電極α０）が設けられてい
る。なお、上記の主要構成部分の他に、ｎ型ソース領域
（２）を基板＋１１に接続するためのｎ型領域（１１）
、ゲート電極（５１ＱＯ）が接続され− るｐ型領域α渇、ｎ型ソース領域（力をｐ現品状領域（
６）に接続するためのｐ型領域（１り、ゲート電極００
）が接続されるｎ型領域０４）が設けられている。また
、２つのドレイン領域＋３１ （８１が共通の出子端子
ＶＯＵ丁にそれぞれ接続され、２つのゲート電極（５１
１Ｊωが共通の入力端子ＶＩＮにそれぞれ接続され、ｎ
型ソース領域（２）が電源端子ＶＤＤに接続され、ｎ型
ソース領域（７）とｐ型領域０′３Ｉとがそれぞれ接地
されている。
第１図の装置は、２つのＭＯＳ−ＦＥＴを含む外に１等
価的に示す６個の寄生トランジスタＴｒｉ〜Ｔｒ６及び
抵抗Ｒｎ５ｕｂ、 Ｒｐｗｅｌｌを含む。第２図は第１
図の寄生トランジスタ’ｌ’ｊｌ〜’ｌ’ｒ６の等価回
路であり、ラッチアップ現象に関係するｎ型ソース領域
（２）とｎ−型基板（１）とｐ現品状領域（６）とｎ型
ソース領域（７）とから成り寄生サイリスタを主体に描
いたものである。寄生サイリスクは、第２図で大勝で示
す部分で構成され、等制約に２つのトランジスタＴｒ２
、Ｔｒ６を含む。この寄生サイリスクのアノード電流Ｉ
ムは次式で表わされる。
価的に示す６個の寄生トランジスタＴｒｉ〜Ｔｒ６及び
抵抗Ｒｎ５ｕｂ、 Ｒｐｗｅｌｌを含む。第２図は第１
図の寄生トランジスタ’ｌ’ｊｌ〜’ｌ’ｒ６の等価回
路であり、ラッチアップ現象に関係するｎ型ソース領域
（２）とｎ−型基板（１）とｐ現品状領域（６）とｎ型
ソース領域（７）とから成り寄生サイリスタを主体に描
いたものである。寄生サイリスクは、第２図で大勝で示
す部分で構成され、等制約に２つのトランジスタＴｒ２
、Ｔｒ６を含む。この寄生サイリスクのアノード電流Ｉ
ムは次式で表わされる。
但し、β２′はトランジスタＴｒ２の実効エミッタこの
式のα２′は、次式で示される。
式のα２′は、次式で示される。
（但し、α２はトランジスタＴｒ２０ベース接地電流増
幅率、Ｒｗ ２はトランジスタＴｒ２のエミッタ抵抗、
Ｒｎ５ｕｂはトランジスタＴｒ２のベース抵抗である。
幅率、Ｒｗ ２はトランジスタＴｒ２のエミッタ抵抗、
Ｒｎ５ｕｂはトランジスタＴｒ２のベース抵抗である。
）
β６′はトランジスｌ’Ｔｒ６の実効エミッタ接地電式
のα６′は次式で示される。
のα６′は次式で示される。
（但し、α６ はトランジスタＴｒ６のベース接地電流
増幅率、Ｒｒ ｅはトランジスタＴｒ６のエミッタ抵抗
、ＲｐｗｅｌｌはトランジスタＴｒ６のベース抵抗であ
る。） ｆｉ１式から寄生サイリスタがターンオンつまりうツチ
アッグする条件は次式で示される。
増幅率、Ｒｒ ｅはトランジスタＴｒ６のエミッタ抵抗
、ＲｐｗｅｌｌはトランジスタＴｒ６のベース抵抗であ
る。） ｆｉ１式から寄生サイリスタがターンオンつまりうツチ
アッグする条件は次式で示される。
β２１β６′≧１ 、、、、、、、、、、、、、、、、
、、、、、、、、（４）従って、ラッチアップを防止す
るためには次式を満足するようにＣ−ＭＯＳ−ＦＥＴを
構成する必要がある。
、、、、、、、、（４）従って、ラッチアップを防止す
るためには次式を満足するようにＣ−ＭＯＳ−ＦＥＴを
構成する必要がある。
β２′β６′〈１・・・・・・・・・・・・・・・・・
・・・・・・・（５）なお、ＲＥ ２、ＲＥ ｓが無視
できる場合には、（５）式は次式となる。
・・・・・・・（５）なお、ＲＥ ２、ＲＥ ｓが無視
できる場合には、（５）式は次式となる。
β２β６〈１・・・・・・・・・・・・・・・・・・・
・・・・・（６）従って、ラッチアップ耐性を上げるた
めに、次の３つの方式が考えられる。
・・・・・（６）従って、ラッチアップ耐性を上げるた
めに、次の３つの方式が考えられる。
＋１１ Ｒ１２、ＲＥ６を太き（する。
（２１Ｒｎ５ｕｂ 、 Ｒｐｗｅｌｌ を小さくする。
（３） α２、α６あるいはβ２、β６を少さくする。
しかし、上記ｔｌｌの方法によれば、電圧降下が大き（
なり、ノイズマージンが狭くなるので得策ではない。従
って、（２）又は（３）の方法が採用されている。次に
、上記（２）（３）の従来の具体的方法について述べる
。
なり、ノイズマージンが狭くなるので得策ではない。従
って、（２）又は（３）の方法が採用されている。次に
、上記（２）（３）の従来の具体的方法について述べる
。
第１に、ｐ型島状領域（６）の拡散の深さを大きくする
ことによってβを小さくする方法がある。一般に島状領
域（６）は、半導体基板１１１の表面にボロンイオン（
Ｂ＋）を注入し、熱処理を行うことによって形成される
ので、島状領域（６）の不純物分布は第３図のＣのよう
に深さ方向に濃度が減少する分布を方クシ、深さを犬に
すれば、寄生トランジスタＴｒ６のβを小さくすること
が出来る。しかし、深い拡散を行うと、島状領域（６）
の横方向の拡がりが必然的に生じ、高年４青化の妨げと
なる。
ことによってβを小さくする方法がある。一般に島状領
域（６）は、半導体基板１１１の表面にボロンイオン（
Ｂ＋）を注入し、熱処理を行うことによって形成される
ので、島状領域（６）の不純物分布は第３図のＣのよう
に深さ方向に濃度が減少する分布を方クシ、深さを犬に
すれば、寄生トランジスタＴｒ６のβを小さくすること
が出来る。しかし、深い拡散を行うと、島状領域（６）
の横方向の拡がりが必然的に生じ、高年４青化の妨げと
なる。
第２に、ソース・ドレイン間の距離を太きくする方法が
ある。しかし、この距離を１５０μｍ以上にすることが
要求され、微小化の妨げになる。
ある。しかし、この距離を１５０μｍ以上にすることが
要求され、微小化の妨げになる。
第３に、ｐ型島状領域（６）及びｐチャネルＭＯ８−Ｆ
ＥＴをｎ層でそれぞれ囲み、Ｒｎ５ｕｂを小さくする方
法がある。しかし、この場合もｎ層の分だけ微小化が妨
げられる。
ＥＴをｎ層でそれぞれ囲み、Ｒｎ５ｕｂを小さくする方
法がある。しかし、この場合もｎ層の分だけ微小化が妨
げられる。
第４に、ｎ領域（Ｉｌｌとｐ型ソース領域（２１、及ヒ
ｐ＋型、領域（１３１とｎ型ンース領域（７）の位置及
び大きさを工夫して、Ｒｎ５ｕｂ 、Ｒｐｗｅｌｌを小
さくする方法がある。しかし、微小化を妨げずに実施す
ることは困難である。
ｐ＋型、領域（１３１とｎ型ンース領域（７）の位置及
び大きさを工夫して、Ｒｎ５ｕｂ 、Ｒｐｗｅｌｌを小
さくする方法がある。しかし、微小化を妨げずに実施す
ることは困難である。
第５に、５Ｏ８（シリコン オン サファイア）基板を
用い、ｐ型島状領域（６）の囲りを絶縁物で分離する方
法がある。この方法は、ラッチアップ対策として最も理
想的であるが、ＳＯ８基板を用いるためにコストアップ
につながる。
用い、ｐ型島状領域（６）の囲りを絶縁物で分離する方
法がある。この方法は、ラッチアップ対策として最も理
想的であるが、ＳＯ８基板を用いるためにコストアップ
につながる。
第６に、金拡散あるいは中性子投射によって少数キャリ
アのライフタイムを小さくし、寄生トランジスタのβを
小さくする方法がある。しかし、この方法は、接合リー
ク電流が増大するという欠点をもつ。
アのライフタイムを小さくし、寄生トランジスタのβを
小さくする方法がある。しかし、この方法は、接合リー
ク電流が増大するという欠点をもつ。
第７に、カウンタイオン注入法により、ｐ型島状領域（
６）の深い部分の濃度を太き（し、ｎ ｐ ｎ Ｔｒの
βとＲｐｗｅ ｌ Ｉを小さくする方法がある。この方
法を第３図を参照Ｉ、て説明すると、ボロンイオンＢ＋
を１０１２〜１０１８Ｃ１ｎ−２注入し、１２００ｔＺ
’、数時間熱処理を施し、第３図の曲疎Ｂの不純物分布
を得、次に、リンイオンｐを１０”（ニア７１− カウ
ンタ注入し、１２００ｔＺ’、１〜２時間熱処理をし、
所望のしき℃・値電圧が得られる第３図の曲ａｈに示す
不純物分布とする。しかし、この方法では、イオン注入
法を用いるために島状領域（６）の高濃度化に限界があ
る。また、２回の熱処理が行われるために島状領域（６
）の横方向の拡がりが生じ、高集積化が妨げられる。
６）の深い部分の濃度を太き（し、ｎ ｐ ｎ Ｔｒの
βとＲｐｗｅ ｌ Ｉを小さくする方法がある。この方
法を第３図を参照Ｉ、て説明すると、ボロンイオンＢ＋
を１０１２〜１０１８Ｃ１ｎ−２注入し、１２００ｔＺ
’、数時間熱処理を施し、第３図の曲疎Ｂの不純物分布
を得、次に、リンイオンｐを１０”（ニア７１− カウ
ンタ注入し、１２００ｔＺ’、１〜２時間熱処理をし、
所望のしき℃・値電圧が得られる第３図の曲ａｈに示す
不純物分布とする。しかし、この方法では、イオン注入
法を用いるために島状領域（６）の高濃度化に限界があ
る。また、２回の熱処理が行われるために島状領域（６
）の横方向の拡がりが生じ、高集積化が妨げられる。
発明の目的
そこで、本発明の目的は、優れた耐ラツチアツプ性を有
し且つ高集積化された相補型電界効果トランジスタを容
易に得ることが出来る製造方法を提供することにある。
し且つ高集積化された相補型電界効果トランジスタを容
易に得ることが出来る製造方法を提供することにある。
発明の構成
上記目的を達成するための本発明は、半導体基板の所定
部に一方の導電型と他方の導電型とのいずれか一方又は
両方の高濃度不純物層を形成する工程と、前記高濃度不
純物層を含む前記基板の表面上に前記基板と同一導電型
のエピタキシャル成長層を形成する工程と、前記高濃度
不純物層と同一の導電型を有して前記高濃度不純物層に
対向する対向不純物層を前記エピタキシャル成長層に形
成する工程と、熱処理によって前記高濃度不純物層及び
前記対向不純物層の不純物を互いに接するように拡散さ
せて島状領域を形成する工程と、前Ｉ化島状領域に絶縁
ゲート型電界効果ｌ・ランジスタを形成する工程とを含
む相補型電界効果トランジスタの製造方法に係わるもの
である。
部に一方の導電型と他方の導電型とのいずれか一方又は
両方の高濃度不純物層を形成する工程と、前記高濃度不
純物層を含む前記基板の表面上に前記基板と同一導電型
のエピタキシャル成長層を形成する工程と、前記高濃度
不純物層と同一の導電型を有して前記高濃度不純物層に
対向する対向不純物層を前記エピタキシャル成長層に形
成する工程と、熱処理によって前記高濃度不純物層及び
前記対向不純物層の不純物を互いに接するように拡散さ
せて島状領域を形成する工程と、前Ｉ化島状領域に絶縁
ゲート型電界効果ｌ・ランジスタを形成する工程とを含
む相補型電界効果トランジスタの製造方法に係わるもの
である。
発明の作用効果
上記発明によれば次の作用効果が得られる。
（イ） エピタキシャル成長層を挾んで高濃度不純物層
と対向不純物層とを設け、加熱拡散によって島状領域を
形成するので、深さ方向に不純物濃度が急しんに増大す
る不純物分布を有する島状領域即ちウェルな容易に得る
ことが出来る。従って、耐ラツチアツプ性の優れた相補
型電界効果トランジスタを提供することが出来る。
と対向不純物層とを設け、加熱拡散によって島状領域を
形成するので、深さ方向に不純物濃度が急しんに増大す
る不純物分布を有する島状領域即ちウェルな容易に得る
ことが出来る。従って、耐ラツチアツプ性の優れた相補
型電界効果トランジスタを提供することが出来る。
（ロ） エピタキシャル成長層の両側から不純物を拡散
させて島状領域を形成するため、大幅な横方向の拡散を
伴わないで、島状領域を形成することが出来る。従って
、高集積化が可能になる。
させて島状領域を形成するため、大幅な横方向の拡散を
伴わないで、島状領域を形成することが出来る。従って
、高集積化が可能になる。
実施例
次に、図面を参照して本発明の実施例について述べる。
第４図は相補型絶縁ゲート電界効果トランジスタ（Ｃ−
ＭＯＳ−ＦＥＴ ）を製造工程順に示すものである。こ
のＣ−ＭＯＳ−ＦＥＴを製作する際には、まず、第４図
ｆａｌに示す如く、ｎ型（一方の導電型）のシリコン半
導体基板ＣＤの左半分のｐ型（他方の導電型）の島状領
域（ｐウェル）の形成予定部に、レジスト又は酸化膜を
マスクとしてイオン注入法でボロン１０２０ｃｒｎ−３
程度打ち込み、ｐ型筒濃度不純物層（２２１を形成する
。
ＭＯＳ−ＦＥＴ ）を製造工程順に示すものである。こ
のＣ−ＭＯＳ−ＦＥＴを製作する際には、まず、第４図
ｆａｌに示す如く、ｎ型（一方の導電型）のシリコン半
導体基板ＣＤの左半分のｐ型（他方の導電型）の島状領
域（ｐウェル）の形成予定部に、レジスト又は酸化膜を
マスクとしてイオン注入法でボロン１０２０ｃｒｎ−３
程度打ち込み、ｐ型筒濃度不純物層（２２１を形成する
。
次に、マスクとして使用したレジスト又は酸化膜を除去
し、５ｉｌ１４とＰＨ３を使い、エピタキシャル成長法
により第４図（ｂ）に示すように、基板Ｃυ上に約６μ
ｔｎの厚さで、３ Ｘ １０１５ａｎ−”の不純物濃度
をもつｎ型シリコンエピタキシャル成長層（２３１を形
成する。
し、５ｉｌ１４とＰＨ３を使い、エピタキシャル成長法
により第４図（ｂ）に示すように、基板Ｃυ上に約６μ
ｔｎの厚さで、３ Ｘ １０１５ａｎ−”の不純物濃度
をもつｎ型シリコンエピタキシャル成長層（２３１を形
成する。
次に、第４図（Ｃ）に示すように、約４０ＯＡの酸化物
層（２）をエピタキシャル成長層（ハ）の上に形成し、
更に、レジスタ価）によるマスクを設け、高濃度不純物
層（２２の上方のエピタキシャル成長層（ハ）に、イオ
ン注入法により、加速エネルギ９０ ｋｅ’Ｖ、ドープ
量Ｉ Ｘ １０” （？７７１ ”−２の条件でボロン
を打ち込み、対向ｐ型不純物層（２Ｇ）を形成する。
層（２）をエピタキシャル成長層（ハ）の上に形成し、
更に、レジスタ価）によるマスクを設け、高濃度不純物
層（２２の上方のエピタキシャル成長層（ハ）に、イオ
ン注入法により、加速エネルギ９０ ｋｅ’Ｖ、ドープ
量Ｉ Ｘ １０” （？７７１ ”−２の条件でボロン
を打ち込み、対向ｐ型不純物層（２Ｇ）を形成する。
次に、マスクとして使用されたレジスト（ハ）を除去し
、ｌ１００Ｕ、７時間の熱処理を施し、高濃度不純物層
四の不純物を上方に拡散させ、対向ｐ型不純物層四の不
純物を下方に拡散させ、互いにつなげることにより第４
図（ｄ）に示すようなｐウェル即ちｐ現品状領域（２）
を形成する。
、ｌ１００Ｕ、７時間の熱処理を施し、高濃度不純物層
四の不純物を上方に拡散させ、対向ｐ型不純物層四の不
純物を下方に拡散させ、互いにつなげることにより第４
図（ｄ）に示すようなｐウェル即ちｐ現品状領域（２）
を形成する。
次に、周知の方法で、基板（１）の右半分の領域にはｐ
チャネルＭＯ８−ＦＥＴを形成し、ｐｍ島状領域（２η
にはｎチャネ＃ＭＯ８−ＦＥＴを形成し、Ｃ−ＭＯＳ−
ＦＥＴを完成させる。即ち、第４図（ｅｌに示すように
、基板＋２１１の右半分上のエピタキシャル成長層（ハ
）には、ｐ＋型ソース領域（ハ）と、ｐ型トレイン領域
（ハ）と、ソー、スなｎ型エピタキシャル成長層Ｇ！３
１に接続するためのｎ型領域（イ））と、ゲート接続用
ｐ型領域θ１）とを選択拡散で形成し、基板（２１）の
左半分上のｐ現品状領域ｔ２力の中には、ｎ型ソース領
域ｃ３２１と、ｎ型ドレイン領域ｃ３３１と、ソース接
続用＋ ｐ型領域ｃ３４１と、ゲート接続用ｎ型領域ｔ３５１と
を選択拡散で形成する１、また、ゲート絶縁層（ト）Ｃ
Ｄをｐチャネル及びｎチャネルの上にそれぞれ設け、こ
の」二にポリシリコングー）（３８）（３９ｉを設ける
。更に、酸化物層（４０１、配線導体（４１１、及び酸
化物層＜４２１を設ける。
チャネルＭＯ８−ＦＥＴを形成し、ｐｍ島状領域（２η
にはｎチャネ＃ＭＯ８−ＦＥＴを形成し、Ｃ−ＭＯＳ−
ＦＥＴを完成させる。即ち、第４図（ｅｌに示すように
、基板＋２１１の右半分上のエピタキシャル成長層（ハ
）には、ｐ＋型ソース領域（ハ）と、ｐ型トレイン領域
（ハ）と、ソー、スなｎ型エピタキシャル成長層Ｇ！３
１に接続するためのｎ型領域（イ））と、ゲート接続用
ｐ型領域θ１）とを選択拡散で形成し、基板（２１）の
左半分上のｐ現品状領域ｔ２力の中には、ｎ型ソース領
域ｃ３２１と、ｎ型ドレイン領域ｃ３３１と、ソース接
続用＋ ｐ型領域ｃ３４１と、ゲート接続用ｎ型領域ｔ３５１と
を選択拡散で形成する１、また、ゲート絶縁層（ト）Ｃ
Ｄをｐチャネル及びｎチャネルの上にそれぞれ設け、こ
の」二にポリシリコングー）（３８）（３９ｉを設ける
。更に、酸化物層（４０１、配線導体（４１１、及び酸
化物層＜４２１を設ける。
なお、各半導体領域に対する配線及びグーＮ３８１Ｃ３
１に対す配線は第１図と同一になされている。
１に対す配線は第１図と同一になされている。
本実施例は次の利点を有する。
（５）不純物濃度が深さ方向に急しんに増大し、最大不
純物濃度が１Ｏ２０ｃｒｎ−３に達するｐ現品状領域シ
ηを容易に形成することが出来る。この結果、第４図（
ｅ）において、ｎ型ンース領域（３２，ｐ現品状領域額
、ｎ型基板（２＋１から成る寄生ｎｐｎ）ランジスタの
ベース領域において伝達されるエレクトロンが減速され
る。又、ライフタイムが小さくなるので、ベース輸送効
率が非常に小さくなる。従って、エミッタ接地の電流増
幅率βが小さくなり、（５）式又は（６）式が満足され
、従来のカウンタ注入法でｐ現品状領域を形成したＣ−
ＭＯＳ−ＦＥＴに比較し、耐ラツチアツプ性を大幅に向
上させることとが出来る。
純物濃度が１Ｏ２０ｃｒｎ−３に達するｐ現品状領域シ
ηを容易に形成することが出来る。この結果、第４図（
ｅ）において、ｎ型ンース領域（３２，ｐ現品状領域額
、ｎ型基板（２＋１から成る寄生ｎｐｎ）ランジスタの
ベース領域において伝達されるエレクトロンが減速され
る。又、ライフタイムが小さくなるので、ベース輸送効
率が非常に小さくなる。従って、エミッタ接地の電流増
幅率βが小さくなり、（５）式又は（６）式が満足され
、従来のカウンタ注入法でｐ現品状領域を形成したＣ−
ＭＯＳ−ＦＥＴに比較し、耐ラツチアツプ性を大幅に向
上させることとが出来る。
（Ｂ） 高濃度不純物層Ｃりと対向ｐ型不純物層（２６
）とを設け、エピタキシャル成長層（ハ）の両ｔ１すか
ら不純物を拡散させることによりｐ現品状領域ｃｌ！力
を形成するので、ｐｍ島状領域（２）の横方向の拡がり
が少なくなり、集積度を向上させることが出来る。
）とを設け、エピタキシャル成長層（ハ）の両ｔ１すか
ら不純物を拡散させることによりｐ現品状領域ｃｌ！力
を形成するので、ｐｍ島状領域（２）の横方向の拡がり
が少なくなり、集積度を向上させることが出来る。
次に、第５図を参照して本発明の別の実施例に係わるＣ
−ＭＯＳ−ＦＥＴについて述べる。但し、符号則〜（４
２１で示す部分は、第４図で同一符号で示す部分と実質
的に同一であるので、その説明を省略する。この実施例
では、ｐ現品状領域シηの他に、ｎ型島状領域を同様に
形成するために、第５図ｔａ＋の対向不純物層（４４）
す１ｆｆｌける。この結果、熱処理により、第５図（
ｄ）に示すように、ｐ現品状領域Ｉ２７）の他に、ｎ型
島状領域（４５１が形成される。このｎ型島状領域（４
５１の不純物分布は、ｐ現品状領域（２力と同様であり
、濃度が深さ方向に急しんに増大した分布となる。この
結果、第５図＋６）のｐ型ソース領域Ｃ２榎がエミッタ
領域となり、ｎ型島状領域（４９がベース領域どなり、
ｎ型島状領域ＣＤがコレクク領域となるｐｎｐ型寄生ト
ランジスタのエミッタ接地電流増幅率βが、ｎｐｎ型寄
生トランジスタの場合と同様な理由で小さくなり、又ペ
ース領域の抵抗Ｒｎ５ｕｂが小さくなり、耐ラツチアツ
プ性が大幅に向上する。
−ＭＯＳ−ＦＥＴについて述べる。但し、符号則〜（４
２１で示す部分は、第４図で同一符号で示す部分と実質
的に同一であるので、その説明を省略する。この実施例
では、ｐ現品状領域シηの他に、ｎ型島状領域を同様に
形成するために、第５図ｔａ＋の対向不純物層（４４）
す１ｆｆｌける。この結果、熱処理により、第５図（
ｄ）に示すように、ｐ現品状領域Ｉ２７）の他に、ｎ型
島状領域（４５１が形成される。このｎ型島状領域（４
５１の不純物分布は、ｐ現品状領域（２力と同様であり
、濃度が深さ方向に急しんに増大した分布となる。この
結果、第５図＋６）のｐ型ソース領域Ｃ２榎がエミッタ
領域となり、ｎ型島状領域（４９がベース領域どなり、
ｎ型島状領域ＣＤがコレクク領域となるｐｎｐ型寄生ト
ランジスタのエミッタ接地電流増幅率βが、ｎｐｎ型寄
生トランジスタの場合と同様な理由で小さくなり、又ペ
ース領域の抵抗Ｒｎ５ｕｂが小さくなり、耐ラツチアツ
プ性が大幅に向上する。
変形例
本発明は上述の実施例に限定されるものでなく、例えば
、次の変形例が可能なものである。
、次の変形例が可能なものである。
（ａｌ 基板０１〕をｐ壓とし、ここにｎ型島状領域を
形成する場合にも勿論適用可能である。
形成する場合にも勿論適用可能である。
（ｂ） ソース領域（２８１ｃ＋２１、及ヒ）” Ｌ／
イン領域（２９）Ｃ１３１以外の領域は必要に応じて
増減しても差支えない。
イン領域（２９）Ｃ１３１以外の領域は必要に応じて
増減しても差支えない。
例えば、フィールド反転防止層を設けてもよい。
（Ｃ） 多結晶シリコンゲート（３８１Ｇ９）を、ＡＩ
ゲグー、Ｓｉゲート等にする場合にも適用可能である。
ゲグー、Ｓｉゲート等にする場合にも適用可能である。
第１図は従来のＣ−ＭＯ８−ＦＥＴを示す断面図、
第２図は第１図のＣ−ＭＯ８−ＦＥＴの等価回路図、
第３図は従来のＣ−ＭＯ８−ＦＥＴの製造方法における
不純物濃度を示す分布図、 第４図は本発明の実施例に係わるＣ−ＭＯＳ −ＦＥＴ
を製造エイ゛−順に示す断面図、第５図は本発明の別の
実施例に係わるＣ−ＭＯ８−ＦＥＴ’＜ｆＡ造工程順に
示す断面図である。 のり・・・基板、（２々・・・高濃度不純物層、（２３
）・・・エビクキシャル成長層、（２す・・・対向ｐ型
不純物層、２７）・・・ｎ型島状領域、（２８）・・・
ｐ型ソース領域、（２９）・・・ｐ″−型ドレイン領域
、０】］・・・ｎ型ソース領域、６２１・・・ｎ型ドレ
イン領域、（２）（３９・・・ゲート。 代理人 高野則次
不純物濃度を示す分布図、 第４図は本発明の実施例に係わるＣ−ＭＯＳ −ＦＥＴ
を製造エイ゛−順に示す断面図、第５図は本発明の別の
実施例に係わるＣ−ＭＯ８−ＦＥＴ’＜ｆＡ造工程順に
示す断面図である。 のり・・・基板、（２々・・・高濃度不純物層、（２３
）・・・エビクキシャル成長層、（２す・・・対向ｐ型
不純物層、２７）・・・ｎ型島状領域、（２８）・・・
ｐ型ソース領域、（２９）・・・ｐ″−型ドレイン領域
、０】］・・・ｎ型ソース領域、６２１・・・ｎ型ドレ
イン領域、（２）（３９・・・ゲート。 代理人 高野則次
Claims (1)
- （１）半導体基板の所定部に一方の導電型と他方の導電
型とのいずれか一方又は両方の高濃度不純物層を形成す
る工程と、 前記高濃度不純物層を含む前記基板の表面上に１０記基
板と同一導電型のエピタキシャル成長７１を形成する工
程と、 前記高濃度不純物層と同一の導電型を有して前記高濃度
不純物層に対向する対向不純物層を前記エピタキシャル
成長層に形成する工程と、熱処理によって前記高濃度不
純物層及び前記対向不純物層の不純物を互いに接するよ
うに拡散させて島状領域を形成する工程と、 前記島状領域に絶縁ゲート型電界効果トランジスタを形
成する工程と を含む相補型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209539A JPS60101963A (ja) | 1983-11-08 | 1983-11-08 | 相補型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209539A JPS60101963A (ja) | 1983-11-08 | 1983-11-08 | 相補型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101963A true JPS60101963A (ja) | 1985-06-06 |
Family
ID=16574479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209539A Pending JPS60101963A (ja) | 1983-11-08 | 1983-11-08 | 相補型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101963A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
| JPS58170048A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS59124157A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 相補型半導体集積回路 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1983
- 1983-11-08 JP JP58209539A patent/JPS60101963A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
| JPS58170048A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS59124157A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 相補型半導体集積回路 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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