JP2539386B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2539386B2 JP2539386B2 JP61188407A JP18840786A JP2539386B2 JP 2539386 B2 JP2539386 B2 JP 2539386B2 JP 61188407 A JP61188407 A JP 61188407A JP 18840786 A JP18840786 A JP 18840786A JP 2539386 B2 JP2539386 B2 JP 2539386B2
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置、特に、バイポーラト
ランジスタと相補型電界効果トランジスタとを有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。
ランジスタと相補型電界効果トランジスタとを有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。
高集積化、低消費電力化を目的とする相補型電界効果
トランジスタ（CMOS）は、動作速度の高速化、大駆動能
力化を図ることが要求されている。この要求を実現する
技術として、CMOSにバイポーラトランジスタを搭載し
た、所謂、混在型半導体集積回路装置（以下、Bi−CMOS
という）が知られている。
トランジスタ（CMOS）は、動作速度の高速化、大駆動能
力化を図ることが要求されている。この要求を実現する
技術として、CMOSにバイポーラトランジスタを搭載し
た、所謂、混在型半導体集積回路装置（以下、Bi−CMOS
という）が知られている。
Bi−CMOSにおいては、高集積化に伴って、ｎチャネル
MISFETにLDD（Ｌightly Ｄoped Ｄrain）構造が採用さ
れている。LDD構造は、高不純物濃度のn+型半導体領域
と、それとチャネル形成領域との間に形成された低不純
物濃度のｎ型半導体領域（LDD部）とでドレイン領域を
構成したものである。LDD部は、主に、チャネル形成領
域へのドレイン領域の拡散距離を低減できるので、実効
チャネル長を充分に確保し、短チャネル効果を防止する
ことができる。つまり、LDD構造は、ｎチャネルMISFET
の占有面積を縮小し、Bi−CMOSの集積度を向上すること
ができる特徴がある。
MISFETにLDD（Ｌightly Ｄoped Ｄrain）構造が採用さ
れている。LDD構造は、高不純物濃度のn+型半導体領域
と、それとチャネル形成領域との間に形成された低不純
物濃度のｎ型半導体領域（LDD部）とでドレイン領域を
構成したものである。LDD部は、主に、チャネル形成領
域へのドレイン領域の拡散距離を低減できるので、実効
チャネル長を充分に確保し、短チャネル効果を防止する
ことができる。つまり、LDD構造は、ｎチャネルMISFET
の占有面積を縮小し、Bi−CMOSの集積度を向上すること
ができる特徴がある。
なお、Bi−CMOSについては、例えば、日経マグロウヒ
ル社発行、日経エレクトロニクス、1986年３月10日号、
pp199〜217に記載されている。
ル社発行、日経エレクトロニクス、1986年３月10日号、
pp199〜217に記載されている。
本発明者は、前述のBi−CMOSの静電気破壊について検
討した結果、次のような問題点が生じることを見出し
た。
討した結果、次のような問題点が生じることを見出し
た。
前記Bi−CMOSにおいて、外部入力端子と、CMOSインバ
ータ回路で構成される入力段回路との間には、静電気破
壊防止回路が挿入されている。静電気破壊防止回路は、
人為的に生じる過大なエネルギの入力でCMOSインバータ
回路のゲート絶縁膜が破壊（静電気破壊）されることを
防止するように構成されている。一般的には、静電気破
壊防止回路は、過大なエネルギをなまらせる保護抵抗素
子と、それをクランプするクランプ用MISFETとで構成さ
れている。保護抵抗素子は、内部回路を構成するMISFET
のソース、ドレイン領域と同一製造工程（拡散層抵
抗）、若しくはゲート電極と同一製造工程（poly Si抵
抗）で構成される。クランプ用MISFETは、内部回路を構
成するｎチャネルMISFETと同一製造工程で構成される。
つまり、静電気破壊防止回路は製造工程を増加せずに構
成できるという特徴がある。クランプ用MISFETは、外部
入力端子に、直接（又は保護抵抗素子を介して直接）、
ドレイン領域が接続されている。クランプ用MISFETは、
前述のように、内部回路のｎチャネルMISFETと同一製造
工程で形成されるので、LDD構造で構成されている。こ
のため、クランプ用MISFETは、過大なエネルギがドレイ
ン領域に入力した場合、LDD部の接合深さが浅く、かつ
抵抗値が大きいので、LDD部が非常に破壊され易い。す
なわち、静電気破壊防止回路の静電気に対する電気的信
頼性が低いという問題が生じる。
ータ回路で構成される入力段回路との間には、静電気破
壊防止回路が挿入されている。静電気破壊防止回路は、
人為的に生じる過大なエネルギの入力でCMOSインバータ
回路のゲート絶縁膜が破壊（静電気破壊）されることを
防止するように構成されている。一般的には、静電気破
壊防止回路は、過大なエネルギをなまらせる保護抵抗素
子と、それをクランプするクランプ用MISFETとで構成さ
れている。保護抵抗素子は、内部回路を構成するMISFET
のソース、ドレイン領域と同一製造工程（拡散層抵
抗）、若しくはゲート電極と同一製造工程（poly Si抵
抗）で構成される。クランプ用MISFETは、内部回路を構
成するｎチャネルMISFETと同一製造工程で構成される。
つまり、静電気破壊防止回路は製造工程を増加せずに構
成できるという特徴がある。クランプ用MISFETは、外部
入力端子に、直接（又は保護抵抗素子を介して直接）、
ドレイン領域が接続されている。クランプ用MISFETは、
前述のように、内部回路のｎチャネルMISFETと同一製造
工程で形成されるので、LDD構造で構成されている。こ
のため、クランプ用MISFETは、過大なエネルギがドレイ
ン領域に入力した場合、LDD部の接合深さが浅く、かつ
抵抗値が大きいので、LDD部が非常に破壊され易い。す
なわち、静電気破壊防止回路の静電気に対する電気的信
頼性が低いという問題が生じる。
そこで、クランプ用MISFETのドレイン領域（及びソー
ス領域）を、高不純物濃度でしかも深い接合深さで形成
し、静電気に対する破壊耐圧を高めることが考えられ
る。しかしながら、内部回路を構成するMISFETとは別
に、静電気に対する破壊耐圧が高いドレイン領域を形成
するために、製造工程が増加するという問題が生じる。
特に、Bi−CMOSは、バイポーラトランジスタとCMOSとい
う異なる構造の半導体素子を搭載するため、製造工程が
多くかつ複雑であり、前述の問題が製造上の歩留りを低
下させる。
ス領域）を、高不純物濃度でしかも深い接合深さで形成
し、静電気に対する破壊耐圧を高めることが考えられ
る。しかしながら、内部回路を構成するMISFETとは別
に、静電気に対する破壊耐圧が高いドレイン領域を形成
するために、製造工程が増加するという問題が生じる。
特に、Bi−CMOSは、バイポーラトランジスタとCMOSとい
う異なる構造の半導体素子を搭載するため、製造工程が
多くかつ複雑であり、前述の問題が製造上の歩留りを低
下させる。
本発明の目的は、Bi−CMOSにおいて、静電気破壊を防
止すると共に、製造工程を低減することが可能な技術を
提供することにある。
止すると共に、製造工程を低減することが可能な技術を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を説明すれば、下記のとおりである。
概要を説明すれば、下記のとおりである。
本発明によれば、バイポーラトランジスタと、外部端
子に接続される静電破壊防止回路を構成するための第１
電界効果トランジスタと、前記静電破壊防止回路以外の
回路を構成するための第２電界効果トランジスタとを含
む半導体集積回路装置の製造方法であって、前記第２電
界効果トランジスタのソース・ドレインは、所望の不純
物導入により低濃度領域及び高濃度領域から成るLDD構
造を形成し、前記第１電界効果トランジスタのソース・
ドレインは、前記低濃度領域に比べて深い接合深さを有
するように、前記バイポーラトランジスタのコレクタ領
域の引上用半導体領域と同一の不純物導入工程でシング
ルドレイン構造を形成して成ることを特徴とする。
子に接続される静電破壊防止回路を構成するための第１
電界効果トランジスタと、前記静電破壊防止回路以外の
回路を構成するための第２電界効果トランジスタとを含
む半導体集積回路装置の製造方法であって、前記第２電
界効果トランジスタのソース・ドレインは、所望の不純
物導入により低濃度領域及び高濃度領域から成るLDD構
造を形成し、前記第１電界効果トランジスタのソース・
ドレインは、前記低濃度領域に比べて深い接合深さを有
するように、前記バイポーラトランジスタのコレクタ領
域の引上用半導体領域と同一の不純物導入工程でシング
ルドレイン構造を形成して成ることを特徴とする。
上記した手段によれば、前記電界効果トランジスタの
ドレイン領域を高不純物濃度かつ深い接合深さで形成で
きるので、静電気破壊を防止することができると共に、
ドレイン領域を引上用半導体領域と同一製造工程で形成
できるので、製造工程を低減することができる。
ドレイン領域を高不純物濃度かつ深い接合深さで形成で
きるので、静電気破壊を防止することができると共に、
ドレイン領域を引上用半導体領域と同一製造工程で形成
できるので、製造工程を低減することができる。
以下、本発明の構成について、一実施例とともに説明
する。
する。
なお、全図において、同一の機能を有するものは同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
本発明の一実施例であるBi−CMOSの入力部を第１図
（等価回路図）で示し、その出力部を第２図（等価回路
図）で示す。
（等価回路図）で示し、その出力部を第２図（等価回路
図）で示す。
本実施例のBi−CMOSの入力部は、第１図に示すように
構成されている。つまり、外部入力端子BPと入力段回路
Ｉとの間に、静電気破壊防止回路IIが挿入されている。
構成されている。つまり、外部入力端子BPと入力段回路
Ｉとの間に、静電気破壊防止回路IIが挿入されている。
入力段回路Ｉは、ｐチャネルMISFETQp1と、ｎチャネ
ルMISFETQn1とからなるCMOSインバータ回路で構成され
ている。MISFETQp1、Qn1の夫々のゲート電極は、静電気
破壊防止回路IIを介して、外部入力端子BPに接続されて
いる。P1は入力段回路Ｉの出力信号端子である。Vccは
電源電圧端子例えば回路の動作電圧５［Ｖ］である。Vs
sは基準電圧端子例えば回路の接地電圧０［Ｖ］であ
る。
ルMISFETQn1とからなるCMOSインバータ回路で構成され
ている。MISFETQp1、Qn1の夫々のゲート電極は、静電気
破壊防止回路IIを介して、外部入力端子BPに接続されて
いる。P1は入力段回路Ｉの出力信号端子である。Vccは
電源電圧端子例えば回路の動作電圧５［Ｖ］である。Vs
sは基準電圧端子例えば回路の接地電圧０［Ｖ］であ
る。
静電気破壊防止回路IIは、保護抵抗素子Ｒ及びクラン
プ用のｎチャネルMISFETQncで構成されている。MISFETQ
ncは、ドレイン領域が、直接若しくは保護抵抗素子Ｒを
介して直接、外部入力端子BPに接続されている。MISFET
Qncのソース領域及びゲート電極は、基準電圧端子Vssに
接続されている。保護抵抗素子Ｒは、ドレイン領域と一
体に形成された拡散層抵抗（若しくはゲート電極と同一
製造工程で形成されるpoly Si）で構成されている。
プ用のｎチャネルMISFETQncで構成されている。MISFETQ
ncは、ドレイン領域が、直接若しくは保護抵抗素子Ｒを
介して直接、外部入力端子BPに接続されている。MISFET
Qncのソース領域及びゲート電極は、基準電圧端子Vssに
接続されている。保護抵抗素子Ｒは、ドレイン領域と一
体に形成された拡散層抵抗（若しくはゲート電極と同一
製造工程で形成されるpoly Si）で構成されている。
また、Bi−CMOSの出力部は、第２図に示すように構成
されている。つまり、外部出力端子BPと、それに接続さ
れた出力段回路IIIとで構成されている。出力段回路III
は、ｐチャネルMISFETQp2とｎチャネルMISFETQn2とから
なるCMOSインバータ回路で構成されている。MISFETQ
p2、Qn2の夫々のドレイン領域は、直接、外部出力端子B
Pに接続されており、静電気破壊防止回路を構成するよ
うになっている。P2は出力段回路IIIの入力信号端子で
ある。
されている。つまり、外部出力端子BPと、それに接続さ
れた出力段回路IIIとで構成されている。出力段回路III
は、ｐチャネルMISFETQp2とｎチャネルMISFETQn2とから
なるCMOSインバータ回路で構成されている。MISFETQ
p2、Qn2の夫々のドレイン領域は、直接、外部出力端子B
Pに接続されており、静電気破壊防止回路を構成するよ
うになっている。P2は出力段回路IIIの入力信号端子で
ある。
前記Bi−CMOSの入力部の具体的な構成について、第３
図（Bi−CMOSの要部断面図）を用いて説明する。なお、
出力部は入力部と略同様の構成であるので、ここでは省
略する。
図（Bi−CMOSの要部断面図）を用いて説明する。なお、
出力部は入力部と略同様の構成であるので、ここでは省
略する。
第３図において、１は単結晶シリコンからなるp-型の
半導体基板、２は半導体基板１上に積層されたエピタキ
シャル層である。半導体素子形成領域間のエピタキシャ
ル層２の主面上（実際にはウエル領域やコレクタ領域の
主面上）には、フィールド絶縁膜８が設けられている。
フィールド絶縁膜８は、半導体素子間を電気的に分離す
るように構成されている。バイポーラトランジスタBiと
MISFETとの間のエピタキシャル層２の主面部には、それ
らを電気的に分離するp+型半導体領域７が設けられてい
る。
半導体基板、２は半導体基板１上に積層されたエピタキ
シャル層である。半導体素子形成領域間のエピタキシャ
ル層２の主面上（実際にはウエル領域やコレクタ領域の
主面上）には、フィールド絶縁膜８が設けられている。
フィールド絶縁膜８は、半導体素子間を電気的に分離す
るように構成されている。バイポーラトランジスタBiと
MISFETとの間のエピタキシャル層２の主面部には、それ
らを電気的に分離するp+型半導体領域７が設けられてい
る。
Bi−CMOSを構成するバイポーラトランジスタBiは、第
３図に符号Biを付けて示すように、コレクタ領域Ｃ、ベ
ース領域Ｂ及びエミッタ領域Ｅで構成される。
３図に符号Biを付けて示すように、コレクタ領域Ｃ、ベ
ース領域Ｂ及びエミッタ領域Ｅで構成される。
前記コレクタ領域Ｃは、n+型の埋込用半導体領域3A,n
-型半導体領域5A及びn+型の引上用半導体領域13Aで構成
されている。
-型半導体領域5A及びn+型の引上用半導体領域13Aで構成
されている。
半導体領域3Aは、半導体基板１とエピタキシャル層２
との界面部に形成されており、コレクタ抵抗を低減する
ために構成されている。半導体領域3Aは、例えば、エピ
タキシャル層２の表面から1.5［μｍ］程度の深さに不
純物濃度のピーク値も有するように構成されている。
との界面部に形成されており、コレクタ抵抗を低減する
ために構成されている。半導体領域3Aは、例えば、エピ
タキシャル層２の表面から1.5［μｍ］程度の深さに不
純物濃度のピーク値も有するように構成されている。
引上用半導体領域13Aは、コレクタ電流をエピタキシ
ャル層２の表面まで引上げるように構成されている。半
導体領域13Aは、例えば1020［atoms/cm3］程度の高いリ
ン濃度で構成し、1.0［μｍ］程度の深いpn接合深さで
構成する。半導体領域13Aは、半導体領域3Aに接触する
程度に深い接合深さで構成される。
ャル層２の表面まで引上げるように構成されている。半
導体領域13Aは、例えば1020［atoms/cm3］程度の高いリ
ン濃度で構成し、1.0［μｍ］程度の深いpn接合深さで
構成する。半導体領域13Aは、半導体領域3Aに接触する
程度に深い接合深さで構成される。
ベース領域Ｂは、半導体領域5Aの主面部に設けられた
ｐ型半導体領域９で構成されている。エミッタ領域Ｃ
は、半導体領域９の主面部に設けられたn+型半導体領域
12で構成されている。半導体領域12は、エミッタ電極11
Bからｎ型不純物を固体拡散することで形成されてい
る。エミッタ電極11Bは、抵抗値を低減するｎ型不純物
（ヒ素又はリン）が導入された多結晶シリコン膜で構成
されている。
ｐ型半導体領域９で構成されている。エミッタ領域Ｃ
は、半導体領域９の主面部に設けられたn+型半導体領域
12で構成されている。半導体領域12は、エミッタ電極11
Bからｎ型不純物を固体拡散することで形成されてい
る。エミッタ電極11Bは、抵抗値を低減するｎ型不純物
（ヒ素又はリン）が導入された多結晶シリコン膜で構成
されている。
入力段回路Ｉ（及び内部回路）を構成するMISFETQ
n1、符号Qn1を付けて示すように、埋込用のp+型半導体
領域４及びp-型半導体領域６で形成されるウエル領域に
構成されている。MISFETQn1は、ゲート絶縁膜10A、ゲー
ト電極11A、ソース，ドレイン領域である一対のｎ型半
導体領域14及びn+型半導体領域16で構成されている。
n1、符号Qn1を付けて示すように、埋込用のp+型半導体
領域４及びp-型半導体領域６で形成されるウエル領域に
構成されている。MISFETQn1は、ゲート絶縁膜10A、ゲー
ト電極11A、ソース，ドレイン領域である一対のｎ型半
導体領域14及びn+型半導体領域16で構成されている。
前記ゲート絶縁膜10Aは、半導体領域９、引上用半導
体領域13Aの夫々の主面上に形成される絶縁膜10Bと同一
製造工程で形成される。ゲート電極11Aは、前記エミッ
タ電極11Bと同一製造工程で形成される。
体領域13Aの夫々の主面上に形成される絶縁膜10Bと同一
製造工程で形成される。ゲート電極11Aは、前記エミッ
タ電極11Bと同一製造工程で形成される。
高不純物濃度の半導体領域16と、それとチャネル形成
領域との間に形成された低不純物濃度の半導体領域14と
は、LDD構造のMISFETQn1を構成する。LDD構造は、半導
体領域14のチャネル形成領域側への拡散距離を低減でき
るので、実効チャネル長を確保し、短チャネル効果を防
止することができる。つまり、MISFETQn1の占有面積を
縮小し、Bi−CMOSの集積度を向上することができる。半
導体領域14は、例えば、1018［atoms/cm3］程度のリン
を、ゲート電極11Aをマスクにイオン打込みで導入する
ことで形成する。半導体領域14は、例えば、0.2［μ
ｍ］程度の浅い接合深さで構成される。半導体領域16
は、例えば、1020［atoms/cm3］程度のヒ素を、マスク1
5を用いてイオン打込みで導入することで形成できる。
半導体領域16は、例えば、0.4［μｍ］程度の浅い接合
深さで構成される。マスク15は、ゲート絶縁膜11Aの側
部に自己整合的に形成される。
領域との間に形成された低不純物濃度の半導体領域14と
は、LDD構造のMISFETQn1を構成する。LDD構造は、半導
体領域14のチャネル形成領域側への拡散距離を低減でき
るので、実効チャネル長を確保し、短チャネル効果を防
止することができる。つまり、MISFETQn1の占有面積を
縮小し、Bi−CMOSの集積度を向上することができる。半
導体領域14は、例えば、1018［atoms/cm3］程度のリン
を、ゲート電極11Aをマスクにイオン打込みで導入する
ことで形成する。半導体領域14は、例えば、0.2［μ
ｍ］程度の浅い接合深さで構成される。半導体領域16
は、例えば、1020［atoms/cm3］程度のヒ素を、マスク1
5を用いてイオン打込みで導入することで形成できる。
半導体領域16は、例えば、0.4［μｍ］程度の浅い接合
深さで構成される。マスク15は、ゲート絶縁膜11Aの側
部に自己整合的に形成される。
入力段回路Ｉ（及び内部回路）を構成するMISFETQp1
は、符号Qp1を付けて示すように、埋込用のn+型半導体
領域3B及びn-型半導体領域5Bで形成されるウエル領域に
構成されている。つまり、MISFETQp1は、ゲート絶縁膜1
0A、ゲート電極11A、ソース，ドレイン領域である一対
のp+型半導体領域17で構成されている。
は、符号Qp1を付けて示すように、埋込用のn+型半導体
領域3B及びn-型半導体領域5Bで形成されるウエル領域に
構成されている。つまり、MISFETQp1は、ゲート絶縁膜1
0A、ゲート電極11A、ソース，ドレイン領域である一対
のp+型半導体領域17で構成されている。
静電気破壊防止回路IIを構成するMISFETQncは、符号Q
ncを付けて示すように、半導体領域４及び６で形成され
るウエル領域に構成されている。つまり、MISFETQnc
は、ゲート絶縁膜10A、ゲード電極11A、ソース，ドレイ
ン領域である一対のn+型半導体領域13Bとで構成されて
いる。MISFETQncは、少なくとも、外部入力端子BPに、
直接々続されるドレイン領域側が半導体領域13Bで構成
されていればよい。半導体領域13Bは、第４図（所定の
製造工程における要部断面図）で示すように、バイポー
ラトランジスタBiの引上用半導体領域13Aと同一製造工
程で構成されている。
ncを付けて示すように、半導体領域４及び６で形成され
るウエル領域に構成されている。つまり、MISFETQnc
は、ゲート絶縁膜10A、ゲード電極11A、ソース，ドレイ
ン領域である一対のn+型半導体領域13Bとで構成されて
いる。MISFETQncは、少なくとも、外部入力端子BPに、
直接々続されるドレイン領域側が半導体領域13Bで構成
されていればよい。半導体領域13Bは、第４図（所定の
製造工程における要部断面図）で示すように、バイポー
ラトランジスタBiの引上用半導体領域13Aと同一製造工
程で構成されている。
この半導体領域13B及び引上用半導体領域13Aは、簡単
に説明すると、次の製造工程を施すことで形成できる。
に説明すると、次の製造工程を施すことで形成できる。
まず、半導体基板１上にエピタキシャル層２を積層す
る。このエピタキシャル層２の積層に際しては、予じめ
半導体基板１主面部にｐ型、ｎ型の夫夫の不純物を導入
しておく。この不純物は、エピタキシャル層２の形成後
に、埋込用のn+半導体領域3A,3B及び埋込用のp+型半導
体領域４として形成される。
る。このエピタキシャル層２の積層に際しては、予じめ
半導体基板１主面部にｐ型、ｎ型の夫夫の不純物を導入
しておく。この不純物は、エピタキシャル層２の形成後
に、埋込用のn+半導体領域3A,3B及び埋込用のp+型半導
体領域４として形成される。
次に、n-型の半導体領域5A,5B、p-型の半導体領域６
及びp+型の半導体領域７の夫々を形成し、コレクタ領域
Ｃ、ウエル領域、分離領域の夫夫を形成する。この後、
半導体素子形成領域間のエピタキシャル層２の主面上
に、フィールド絶縁膜８を形成する。
及びp+型の半導体領域７の夫々を形成し、コレクタ領域
Ｃ、ウエル領域、分離領域の夫夫を形成する。この後、
半導体素子形成領域間のエピタキシャル層２の主面上
に、フィールド絶縁膜８を形成する。
次に、バイポーラトランジスタBi形成領域において、
半導体領域5Aの主面部にｐ型半導体領域９を形成し、ベ
ース領域Ｂを形成する。
半導体領域5Aの主面部にｐ型半導体領域９を形成し、ベ
ース領域Ｂを形成する。
次に、コレクタ領域Ｃ（半導体領域5A）及びベース領
域Ｂ（半導体領域９）の主面上に絶縁膜10Bを形成し、
これと共に、ウエル領域（半導体領域5B,6）の主面上
に、ゲート絶縁膜10Aを形成する。
域Ｂ（半導体領域９）の主面上に絶縁膜10Bを形成し、
これと共に、ウエル領域（半導体領域5B,6）の主面上
に、ゲート絶縁膜10Aを形成する。
次に、ゲート絶縁膜10Aの上部に、ゲート電極11Aを形
成し、これと共に、半導体領域９上の絶縁膜10B上部に
エミッタ電極11Bを形成する。エミッタ電極11Bは、予じ
め絶縁膜10Bに設けられた接続孔を通して半導体領域９
の主面に接触するように形成される。この後、エミッタ
電極11Bからｎ型不純物を拡散し、エミッタ領域Ｅであ
るn+型半導体領域12を形成する。
成し、これと共に、半導体領域９上の絶縁膜10B上部に
エミッタ電極11Bを形成する。エミッタ電極11Bは、予じ
め絶縁膜10Bに設けられた接続孔を通して半導体領域９
の主面に接触するように形成される。この後、エミッタ
電極11Bからｎ型不純物を拡散し、エミッタ領域Ｅであ
るn+型半導体領域12を形成する。
そして、次に、第４図に示すように、バイポーラトラ
ンジスタBiの引上用半導体領域13A、MISFETQncのドレイ
ン，ソース領域であるn+型の半導体領域13Bの夫々を形
成する。半導体領域13Bは、MISFETQncの少なくともドレ
イン領域に形成する。半導体領域13Bは、MISFETQn1のソ
ース，ドレイン領域である半導体領域16に対して、深い
接合深さの半導体領域13Bで構成されている。しかも、
半導体領域13Bは、半導体領域16と略同程度の高不純物
濃度で構成されている。
ンジスタBiの引上用半導体領域13A、MISFETQncのドレイ
ン，ソース領域であるn+型の半導体領域13Bの夫々を形
成する。半導体領域13Bは、MISFETQncの少なくともドレ
イン領域に形成する。半導体領域13Bは、MISFETQn1のソ
ース，ドレイン領域である半導体領域16に対して、深い
接合深さの半導体領域13Bで構成されている。しかも、
半導体領域13Bは、半導体領域16と略同程度の高不純物
濃度で構成されている。
このように、Bi−CMOSにおいて、静電気破壊防止回路
IIを構成するMISFETQncの少なくともドレイン領域を、
バイポーラトランジスタBiのコレクタ領域Ｃである引上
用半導体領域13Aと同一製造工程で形成した半導体領域1
3Bで形成することにより、ドレイン領域（13A）を高不
純物濃度かつ深い接合深さで形成できるので、静電気破
壊を防止することができると共に、ドレイン領域を引上
用半導体領域13Aと同一製造工程で形成できるので、ド
レイン領域を形成するための製造工程を低減することが
できる。
IIを構成するMISFETQncの少なくともドレイン領域を、
バイポーラトランジスタBiのコレクタ領域Ｃである引上
用半導体領域13Aと同一製造工程で形成した半導体領域1
3Bで形成することにより、ドレイン領域（13A）を高不
純物濃度かつ深い接合深さで形成できるので、静電気破
壊を防止することができると共に、ドレイン領域を引上
用半導体領域13Aと同一製造工程で形成できるので、ド
レイン領域を形成するための製造工程を低減することが
できる。
前記第３図において、18は層間絶縁膜、19は層間絶縁
膜18に設けられた接続孔である。層間絶縁膜18上には、
接続孔19を通して所定の半導体領域13A,9,13B,17,16の
夫夫に、又はエミッタ電極11Bに接続される配線20が設
けられている。
膜18に設けられた接続孔である。層間絶縁膜18上には、
接続孔19を通して所定の半導体領域13A,9,13B,17,16の
夫夫に、又はエミッタ電極11Bに接続される配線20が設
けられている。
なお、前述の説明で省略した出力段回路IIIを構成す
るMISFETQn2の少なくともドレイン領域は、半導体領域1
3Bで構成されている。また、入力段回路Ｉ、出力段回路
IIIの夫々は、CMOSインバータ回路に限定されない。
るMISFETQn2の少なくともドレイン領域は、半導体領域1
3Bで構成されている。また、入力段回路Ｉ、出力段回路
IIIの夫々は、CMOSインバータ回路に限定されない。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、本発明は、入力段回路Ｉ（及び内部回路）の
MISFETQn1のドレイ領域を、高不純物濃度のn+型半導体
領域と、その外周部に沿って設けられた低不純物濃度の
ｎ型半導体領域とで形成した、所謂ダブルドレイン構造
で構成してもよい。
MISFETQn1のドレイ領域を、高不純物濃度のn+型半導体
領域と、その外周部に沿って設けられた低不純物濃度の
ｎ型半導体領域とで形成した、所謂ダブルドレイン構造
で構成してもよい。
また、本発明は、前記引上用半導体領域13A及び半導
体領域13Bを形成する工程の後に、ベース領域Ｂ（半導
体領域９）、エミッタ領域Ｅ（半導体領域12）の夫々を
形成してもよい。
体領域13Bを形成する工程の後に、ベース領域Ｂ（半導
体領域９）、エミッタ領域Ｅ（半導体領域12）の夫々を
形成してもよい。
本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。
よって得ることができる効果を簡単に説明すれば、次の
とおりである。
Bi−CMOSにおいて、電界効果トランジスタのドレイン
領域を高不純物濃度かつ深い接合深さで形成できるの
で、静電気破壊を防止することができると共に、ドレイ
ン領域を引上用半導体領域と同一製造工程で形成できる
ので、製造工程を低減することができる。
領域を高不純物濃度かつ深い接合深さで形成できるの
で、静電気破壊を防止することができると共に、ドレイ
ン領域を引上用半導体領域と同一製造工程で形成できる
ので、製造工程を低減することができる。
第１図は、本発明の一実施例であるBi−CMOSの入力部を
示す等価回路図、 第２図は、前記Bi−CMOSの出力部を示す等価回路図、 第３図は、前記Bi−CMOSの具体的な構成を示す要部断面
図、 第４図は、前記Bi−CMOSの所定の製造工程における要部
断面図である。 図中、BP……外部入力端子、Ｉ……入力段回路、II……
静電気破壊防止回路、III……出力段回路、Ｃ……コレ
クタ領域、Ｂ……ベース領域、Ｅ……エミッタ領域、Q
p,Qn……MISFET、１……半導体基板、２……エピタキシ
ャル層、3A,3B,4,5A,5B,6,7,9,12,13A,13B,14,16,17…
…半導体領域である。
示す等価回路図、 第２図は、前記Bi−CMOSの出力部を示す等価回路図、 第３図は、前記Bi−CMOSの具体的な構成を示す要部断面
図、 第４図は、前記Bi−CMOSの所定の製造工程における要部
断面図である。 図中、BP……外部入力端子、Ｉ……入力段回路、II……
静電気破壊防止回路、III……出力段回路、Ｃ……コレ
クタ領域、Ｂ……ベース領域、Ｅ……エミッタ領域、Q
p,Qn……MISFET、１……半導体基板、２……エピタキシ
ャル層、3A,3B,4,5A,5B,6,7,9,12,13A,13B,14,16,17…
…半導体領域である。
フロントページの続き (72)発明者 丹場 展雄 青梅市今井2326番地 株式会社日立製作 所デバイス開発センタ内 (72)発明者 小高 雅則 青梅市今井2326番地 株式会社日立製作 所デバイス開発センタ内 (56)参考文献 特開 昭60−137056（ＪＰ，Ａ)
Claims (1)
- 【請求項１】パイポーラトランジスタと、外部端子に接
続される静電破壊防止回路を構成するための第１電界効
果トランジスタと、前記静電破壊防止回路以外の回路を
構成するための第２電界効果トランジスタとを含む半導
体集積回路装置の製造方法であって、前記第２電界効果
トランジスタのソース・ドレインは、所望の不純物導入
により低濃度領域及び高濃度領域から成るLDD構造を形
成し、前記第１電界効果トランジスタのソース・ドレイ
ンは、前記低濃度領域に比べて深い接合深さを有するよ
うに、前記バイポーラトランジスタのコレクタ領域の引
上用半導体領域と同一の不純物導入工程でシングルドレ
イン構造を形成して成ることを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188407A JP2539386B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188407A JP2539386B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345850A JPS6345850A (ja) | 1988-02-26 |
| JP2539386B2 true JP2539386B2 (ja) | 1996-10-02 |
Family
ID=16223109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61188407A Expired - Fee Related JP2539386B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2539386B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165367A (ja) * | 1982-03-26 | 1983-09-30 | Hitachi Ltd | バイポ−ラｍｏｓ半導体装置 |
| JPH0691207B2 (ja) * | 1983-12-26 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
-
1986
- 1986-08-13 JP JP61188407A patent/JP2539386B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6345850A (ja) | 1988-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |