JPS6345850A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6345850A JPS6345850A JP61188407A JP18840786A JPS6345850A JP S6345850 A JPS6345850 A JP S6345850A JP 61188407 A JP61188407 A JP 61188407A JP 18840786 A JP18840786 A JP 18840786A JP S6345850 A JPS6345850 A JP S6345850A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置、特に、バイポーラトラ
ンジスタと相補型電界効果トランジスタとを有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
ンジスタと相補型電界効果トランジスタとを有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
高集積化１．低消費電力化を目的とする相補型電界効果
トランジスタ（ＣＭＯ８）は、動作速度の高連化、大駆
動能力化を図ることが要求されている。
トランジスタ（ＣＭＯ８）は、動作速度の高連化、大駆
動能力化を図ることが要求されている。
この要求を実現する技術として、０ＭＯ８にバイポーラ
トランジスタを塔載した、所謂、混在型半導体集積回路
装！（以下、Ｂ １−ＣＭＯＳという）が知られている
。
トランジスタを塔載した、所謂、混在型半導体集積回路
装！（以下、Ｂ １−ＣＭＯＳという）が知られている
。
Ｂｉ−０ＭＯ３においては、高集積化に伴って、ｎチャ
ネルＭ Ｉ Ｓ ＦＥＴにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐａｄよりｒａｉｎ）構造が採用されている。ＬＤＤ
構造は。
ネルＭ Ｉ Ｓ ＦＥＴにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐａｄよりｒａｉｎ）構造が採用されている。ＬＤＤ
構造は。
高不純物濃度のｎ゛型半導体領域と、それとチャネル形
成領域との間に形成された低不純物濃度のｎ型半導体領
域（ＬＤＤ部）とでドレイン領域を構成したものである
。ＬＤＤ部は、主に、チャネル形成領域へのドレイン領
域の拡散距離を低減できるので、実効チャネル長を充分
に確保し、短チヤネル効果を防止することができる。つ
まり、ＬＤＤ構造は、ｎチャネルＭ Ｉ Ｓ ＦＥＴの
占有面積を縮小し、Ｂ ｉ−０ＭＯ５の集積度を向上す
ることができる特徴がある。
成領域との間に形成された低不純物濃度のｎ型半導体領
域（ＬＤＤ部）とでドレイン領域を構成したものである
。ＬＤＤ部は、主に、チャネル形成領域へのドレイン領
域の拡散距離を低減できるので、実効チャネル長を充分
に確保し、短チヤネル効果を防止することができる。つ
まり、ＬＤＤ構造は、ｎチャネルＭ Ｉ Ｓ ＦＥＴの
占有面積を縮小し、Ｂ ｉ−０ＭＯ５の集積度を向上す
ることができる特徴がある。
なお、Ｂｔ−０ＭＯ３については、例えば１日経マグロ
ウヒル社発行、日経エレクトロニクス、１９８６年３月
ｌＯ日号、ｐｐ１９９〜２１７に記載されている。
ウヒル社発行、日経エレクトロニクス、１９８６年３月
ｌＯ日号、ｐｐ１９９〜２１７に記載されている。
本発明者は、前述のＢｉ−０ＭＯ８の静電気破壊につい
て検討した結果、次のような問題点が生じることを見出
した。
て検討した結果、次のような問題点が生じることを見出
した。
前記Ｂｉ−ＣＭＯ８において、外部入力端子と、ＣＭＯ
Ｓインバータ回路で構成される入力段回路との間には、
静電気破壊防止回路が挿入されている。静電気破壊防止
回路は、人為的に生じる過大なエネルギの入力でＣＭＯ
Ｓインバータ回路のゲート絶縁膜が破壊（静電気破壊）
されることを防止するように構成されている。一般的に
は、静電気破壊防止回路は、過大なエネルギをなまらせ
る保護抵抗素子と、それをクランプするクランプ用ＭＩ
ＳＦＥＴとで構成されている。保護抵抗素子は、内部回
路を構成するＭＩＳＦＥＴのソース、ドレイン領域と同
一製造工程（拡散層抵抗）、若しくはゲート電極と同一
製造工程（ｐｏｌｙ Ｓ ｉ抵抗）で構成される。クラ
ンプ用Ｍ Ｉ Ｓ ＦＥＴは、内部回路を構成するｎチ
ャネルＭ Ｉ Ｓ ＦＥＴと同一製造工程で構成される
。つまり、静電気破壊防止回路は製造工程を増加せずに
構成できるという特徴がある６クランプ用ＭＩＳＦＥＴ
は、外部入力端子に、直接（又は保護抵抗素子を介して
直接）、ドレイン領域が接続されている。クランプ用Ｍ
ＩＳＦＥＴは。
Ｓインバータ回路で構成される入力段回路との間には、
静電気破壊防止回路が挿入されている。静電気破壊防止
回路は、人為的に生じる過大なエネルギの入力でＣＭＯ
Ｓインバータ回路のゲート絶縁膜が破壊（静電気破壊）
されることを防止するように構成されている。一般的に
は、静電気破壊防止回路は、過大なエネルギをなまらせ
る保護抵抗素子と、それをクランプするクランプ用ＭＩ
ＳＦＥＴとで構成されている。保護抵抗素子は、内部回
路を構成するＭＩＳＦＥＴのソース、ドレイン領域と同
一製造工程（拡散層抵抗）、若しくはゲート電極と同一
製造工程（ｐｏｌｙ Ｓ ｉ抵抗）で構成される。クラ
ンプ用Ｍ Ｉ Ｓ ＦＥＴは、内部回路を構成するｎチ
ャネルＭ Ｉ Ｓ ＦＥＴと同一製造工程で構成される
。つまり、静電気破壊防止回路は製造工程を増加せずに
構成できるという特徴がある６クランプ用ＭＩＳＦＥＴ
は、外部入力端子に、直接（又は保護抵抗素子を介して
直接）、ドレイン領域が接続されている。クランプ用Ｍ
ＩＳＦＥＴは。
前述のように、内部回路のｎチャネルＭＩＳＦＥＴと同
一製造工程で形成されるので、ＬＤＤ構造で構成されて
いる。このため、クランプ用ＭＩＳＦＥＴは、過大なエ
ネルギがドレイン領域に入力した場合、ＬＤＤ部の接合
深さが浅く、かつ抵抗値が大きいので、ＬＤＤ部が非常
に破壊され易い。
一製造工程で形成されるので、ＬＤＤ構造で構成されて
いる。このため、クランプ用ＭＩＳＦＥＴは、過大なエ
ネルギがドレイン領域に入力した場合、ＬＤＤ部の接合
深さが浅く、かつ抵抗値が大きいので、ＬＤＤ部が非常
に破壊され易い。
すなわち、静電気破壊防止回路の静電気に対する電気的
信頼性が低いという問題が生じる。
信頼性が低いという問題が生じる。
そこで、クランプ用ＭＩＳＦＥＴのドレイン領域（及び
ソース領域）を、高不純物濃度でしかも深い接合深さで
形成し、静電気に対する破壊耐圧を高めることが考えら
れる。しかしながら、内部回路を構成するＭ Ｉ Ｓ
ＦＥＴとは別に、静電気に対する破壊耐圧が高いドレイ
ン領域を形成するために、製造工程が増加するという問
題が生じる。特に、Ｂ ｉ−０ＭＯ８は、バイポーラト
ランジスタと０ＭＯ８という異なる構造の半導体素子を
塔載するため、製造工程が多くかつ複雑であり、前述の
問題が製造上の歩留りを低下させる。
ソース領域）を、高不純物濃度でしかも深い接合深さで
形成し、静電気に対する破壊耐圧を高めることが考えら
れる。しかしながら、内部回路を構成するＭ Ｉ Ｓ
ＦＥＴとは別に、静電気に対する破壊耐圧が高いドレイ
ン領域を形成するために、製造工程が増加するという問
題が生じる。特に、Ｂ ｉ−０ＭＯ８は、バイポーラト
ランジスタと０ＭＯ８という異なる構造の半導体素子を
塔載するため、製造工程が多くかつ複雑であり、前述の
問題が製造上の歩留りを低下させる。
本発明の目的は、Ｂｉ−０ＭＯ５において、静電気破壊
を防止すると共に、製造工程を低減することが可能な技
術を提供することにある。
を防止すると共に、製造工程を低減することが可能な技
術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
Ｂ ｉ−０ＭＯ８において、静電気破壊防止回路を構成
する電界効果トランジスタのドレイン領域（又はソース
領域）を、バイポーラトランジスタのコレクタ領域の引
上用半導体領域と同一製造工程で形成する。
する電界効果トランジスタのドレイン領域（又はソース
領域）を、バイポーラトランジスタのコレクタ領域の引
上用半導体領域と同一製造工程で形成する。
上記した手段によれば、前記電界効果トランジスタのド
レイン領域を高不純物濃度かつ深い接合深さで形成でき
るので、静電気破壊を防止することができると共に、ド
レイン領域を引上用半導体領域と同一製造工程で形成で
きるので、製造工程を低減することができる。
レイン領域を高不純物濃度かつ深い接合深さで形成でき
るので、静電気破壊を防止することができると共に、ド
レイン領域を引上用半導体領域と同一製造工程で形成で
きるので、製造工程を低減することができる。
以下、本発明の構成について、一実施例とともに説明す
る。
る。
なお、全回において、同一の機能を有するものは同一の
符号を付け、その縁り返しの説明は省略する。
符号を付け、その縁り返しの説明は省略する。
本発明の一実施例であるＢｉ−０ＭＯ８の入力部を第１
図（等価回路図）で示し、その出力部を第２図（等価回
路図）で示す。
図（等価回路図）で示し、その出力部を第２図（等価回
路図）で示す。
本実施例のＢ ｉ−０ＭＯ５の入力部は、第１図に示す
ように構成されている。つまり、外部入力端子ＢＰと入
力段回路■どの間に、静電気破壊防止回路■が挿入され
ている。
ように構成されている。つまり、外部入力端子ＢＰと入
力段回路■どの間に、静電気破壊防止回路■が挿入され
ている。
入力段回路■は、ＰチャネルＭＩＳＦＥＴＱＰ１と、ｎ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ Ｉとからな
るＣＭＯＳインバータ回路で構成されている。ＭＩＳ
Ｆ Ｅ Ｔ Ｑ Ｐ ＋ 、 Ｑ ｎ ｓの夫々のゲー
ト電極は、静電気破壊防止回路■を介して、外部入力端
子ＢＰに接続されている。Ｐｓは入力段回路ｌの出力信
号端子である＊ Ｖ ｃ ｃは電源電圧端子例えば回路
の動作電圧５［ｖ］である＊ Ｖ ｓ ｓは基準電圧端
子例えば回路の接地電圧０［ｖ］である。
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ Ｉとからな
るＣＭＯＳインバータ回路で構成されている。ＭＩＳ
Ｆ Ｅ Ｔ Ｑ Ｐ ＋ 、 Ｑ ｎ ｓの夫々のゲー
ト電極は、静電気破壊防止回路■を介して、外部入力端
子ＢＰに接続されている。Ｐｓは入力段回路ｌの出力信
号端子である＊ Ｖ ｃ ｃは電源電圧端子例えば回路
の動作電圧５［ｖ］である＊ Ｖ ｓ ｓは基準電圧端
子例えば回路の接地電圧０［ｖ］である。
静電気破壊防止回路■は、保護抵抗素子Ｒ及びクランプ
用のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃで
構成されている。ＭＩＳＦＥＴＱｎｅは、ドレイン領域
が、直接若しくは保護抵抗素子Ｒを介して直接、外部入
力端子ＢＰに接続されている。ＭＩＳＦＥＴＱｎｃのソ
ース領域及びゲート電極は、基準電圧端子Ｖ ｓ ｓに
接続されている。保護抵抗素子Ｒは、ドレイン領域と一
体に形成された拡散層抵抗（若しくはゲート電極と同一
製造工程で形成されるｐｏｌｙ Ｓ ｉ）で構成されて
いる。
用のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃで
構成されている。ＭＩＳＦＥＴＱｎｅは、ドレイン領域
が、直接若しくは保護抵抗素子Ｒを介して直接、外部入
力端子ＢＰに接続されている。ＭＩＳＦＥＴＱｎｃのソ
ース領域及びゲート電極は、基準電圧端子Ｖ ｓ ｓに
接続されている。保護抵抗素子Ｒは、ドレイン領域と一
体に形成された拡散層抵抗（若しくはゲート電極と同一
製造工程で形成されるｐｏｌｙ Ｓ ｉ）で構成されて
いる。
また、Ｂｉ−０ＭＯ５の出力部は、第２図に示すように
構成されている。つまり、外１部出力端子ＢＰと、それ
に接続された出力段回路■とで構成されている。出力段
回路■は、ｐチャネルＭＩＳＦＥＴＱＰ２とｎチャネル
ＭＩＳＦ’ＥＴＱｎ２とからなるＣＭＯＳインバータ回
路で構成されている。ＭＩ ５ＦＥＴＱＰ２ 、Ｑｎ２
の夫々のドレイン領域は、直接、外部出力端子ＢＰに接
続されており、静電気破壊防止口１１％を構成するよう
になっている。Ｐ２は出力段回路ｎｔの入力信号端子で
ある。
構成されている。つまり、外１部出力端子ＢＰと、それ
に接続された出力段回路■とで構成されている。出力段
回路■は、ｐチャネルＭＩＳＦＥＴＱＰ２とｎチャネル
ＭＩＳＦ’ＥＴＱｎ２とからなるＣＭＯＳインバータ回
路で構成されている。ＭＩ ５ＦＥＴＱＰ２ 、Ｑｎ２
の夫々のドレイン領域は、直接、外部出力端子ＢＰに接
続されており、静電気破壊防止口１１％を構成するよう
になっている。Ｐ２は出力段回路ｎｔの入力信号端子で
ある。
前記Ｂｉ−ＣＭＯ５の入力部の具体的な構成について、
第３図（Ｂ ｉ −０ＭＯ８の要部断面図）を用いて説
明する。なお、出力部は入力部と略同様の構成であるの
で、ここでは省略する。
第３図（Ｂ ｉ −０ＭＯ８の要部断面図）を用いて説
明する。なお、出力部は入力部と略同様の構成であるの
で、ここでは省略する。
第３図において、１は単結晶シリコンからなるｐ−型の
半導体基板、２は半導体基板１上に積層されたエピタキ
シャル層である。半導体素子形成領域間のエピタキシャ
ル層２の主面上（実際にはウェル領域やコレラ、り領域
の主面上）には、フィールド絶縁膜８が設けられている
。フィールド絶縁Ｉ！１８は、半導体素子間を電気的に
分離するように構成されている。バイポーラトランジス
タＢｔとＭ Ｉ Ｓ ＦＥＴとの間のエピタキシャル層
２の主面部には、それらを電気的に分離す−るＰ゛型半
導体領域７が設けられている。
半導体基板、２は半導体基板１上に積層されたエピタキ
シャル層である。半導体素子形成領域間のエピタキシャ
ル層２の主面上（実際にはウェル領域やコレラ、り領域
の主面上）には、フィールド絶縁膜８が設けられている
。フィールド絶縁Ｉ！１８は、半導体素子間を電気的に
分離するように構成されている。バイポーラトランジス
タＢｔとＭ Ｉ Ｓ ＦＥＴとの間のエピタキシャル層
２の主面部には、それらを電気的に分離す−るＰ゛型半
導体領域７が設けられている。
Ｂｉ−０ＭＯ８を構成するバイポーラトランジスタＢｉ
は、第３図に符号Ｂｉを付けて示すように、コレクタ領
域Ｃ，ベース領域Ｂ及びエミッタ領域Ｅで構成される。
は、第３図に符号Ｂｉを付けて示すように、コレクタ領
域Ｃ，ベース領域Ｂ及びエミッタ領域Ｅで構成される。
前記コレクタ領域Ｃは、ぎ型の埋込用半導体領域３ Ａ
ｗ ｎ−型半導体領域５Ａ及びｎ４型の引上用半導体
領域１３Ａで構成されている。
ｗ ｎ−型半導体領域５Ａ及びｎ４型の引上用半導体
領域１３Ａで構成されている。
半導体領域３Ａは、半導体基板１とエピタキシャル層２
との界面部に形成されており、コレクタ抵抗を低減する
ために構成されている。半導体領域３Ａは、例えば、エ
ピタキシャル層２の表面がら１．５［μｍ］程度の深さ
に不純物濃度のピーク値を有するように構成されている
。
との界面部に形成されており、コレクタ抵抗を低減する
ために構成されている。半導体領域３Ａは、例えば、エ
ピタキシャル層２の表面がら１．５［μｍ］程度の深さ
に不純物濃度のピーク値を有するように構成されている
。
引上用半導体領域１３Ａは、コレクタ電流をエピタキシ
ャル層２の表面まで引上げるように構成されている。半
導体領域１３Ａは１例えば１．０” ’［ａｔ、ｏｍｓ
／ａｍ３］程度の高いリン濃度で構成し、■。
ャル層２の表面まで引上げるように構成されている。半
導体領域１３Ａは１例えば１．０” ’［ａｔ、ｏｍｓ
／ａｍ３］程度の高いリン濃度で構成し、■。
０［μｍｌ程度の深いｐｎ接合深さで構成する。
半導体領域１３Ａは、半導体領域３Ａに接触する程度に
深い接合深さで構成される。
深い接合深さで構成される。
ベース領域Ｂは、半導体領域５Ａの主面部に設けられた
ｐ型半導体領域９で構成されている。エミッタ領域Ｃは
、半導体領域９の主面部に設けられたｎ°型半導体領域
１２で構成されている。半導体領域１２は、エミッタ電
極１１Ｂからｎ型不純物を固体拡散することで形成され
ている。エミッタ電極１１Ｂは、抵抗値を低減するｎ型
不純物（ヒ素又はリン）が導入された多結晶シリコン膜
で構成されている。
ｐ型半導体領域９で構成されている。エミッタ領域Ｃは
、半導体領域９の主面部に設けられたｎ°型半導体領域
１２で構成されている。半導体領域１２は、エミッタ電
極１１Ｂからｎ型不純物を固体拡散することで形成され
ている。エミッタ電極１１Ｂは、抵抗値を低減するｎ型
不純物（ヒ素又はリン）が導入された多結晶シリコン膜
で構成されている。
入力段回路■（及び内部回路）を構成するＭＩＳＦ Ｅ
Ｔ Ｑ ｎ ｓは、符号Ｑ ｎ Ｉを付けて示すよう
に、埋込用のｐ°型半導体領域４及びｐ−型半導体領域
６で形成されるウェル領域に構成されている。ＭＩＳ
Ｆ Ｅ Ｔ Ｑ ｎ ｔは、ゲート絶縁膜１０Ａ、ゲー
ト電極１１Ａ、ソース、ドレイン領域である一対のｎ型
半導体領域１４及びｎ゛型半導体領域１６で構成されて
いる。
Ｔ Ｑ ｎ ｓは、符号Ｑ ｎ Ｉを付けて示すよう
に、埋込用のｐ°型半導体領域４及びｐ−型半導体領域
６で形成されるウェル領域に構成されている。ＭＩＳ
Ｆ Ｅ Ｔ Ｑ ｎ ｔは、ゲート絶縁膜１０Ａ、ゲー
ト電極１１Ａ、ソース、ドレイン領域である一対のｎ型
半導体領域１４及びｎ゛型半導体領域１６で構成されて
いる。
前記ゲート絶縁膜１０Ａは、半導体領域９．引上用半導
体領域１３Ａの夫々の主面上に形成される絶縁膜１０Ｂ
と同一製造工程で形成される。ゲート電極１１Ａは、前
記エミッタ電極ｌＩＢと同一製造工程で形成される。
体領域１３Ａの夫々の主面上に形成される絶縁膜１０Ｂ
と同一製造工程で形成される。ゲート電極１１Ａは、前
記エミッタ電極ｌＩＢと同一製造工程で形成される。
高不純物濃度の半導体領域１６と、それとチャネル形成
領域との間に形成された低不純物濃度の半導体領域１４
とは、ＬＤＤ構造のＭｌｓＦＥＴＱ ｎ Ｉを構成する
。ＬＤＤ構造は、半導体領域１４のチャネル形成領域側
への拡散距離を低減できるので、実効チャネル長を確保
し、短チヤネル効果を防止することができる。つまり、
ＭＩＳＦＥＴＱｎｔの占有面積を縮小し、Ｂｔ−０ＭＯ
８の集積度を向上することができる。半導体領域１４は
、例えば、１０’ ” ［ａｔｏｍｓ／ａｍ’ ］程
度ｃ７） ＩＪ ：、／ ヲ、ゲート電極１１Ａをマス
クにイオン打込みで導入することで形成する。半導体領
域１４は、例えば。
領域との間に形成された低不純物濃度の半導体領域１４
とは、ＬＤＤ構造のＭｌｓＦＥＴＱ ｎ Ｉを構成する
。ＬＤＤ構造は、半導体領域１４のチャネル形成領域側
への拡散距離を低減できるので、実効チャネル長を確保
し、短チヤネル効果を防止することができる。つまり、
ＭＩＳＦＥＴＱｎｔの占有面積を縮小し、Ｂｔ−０ＭＯ
８の集積度を向上することができる。半導体領域１４は
、例えば、１０’ ” ［ａｔｏｍｓ／ａｍ’ ］程
度ｃ７） ＩＪ ：、／ ヲ、ゲート電極１１Ａをマス
クにイオン打込みで導入することで形成する。半導体領
域１４は、例えば。
０．２［μｍ］程度の浅い接合深さで構成される。
半導体領域１６は１例えば、１０” ［ａｔｏｍｓ／
ｃｎｅ１］程度のヒ素を、マスク１５を用いてイオン打
込みで導入することで形成できる。半導体領域１６は、
例えば、 ０．４ ［’μｍ］μｍ］程度接合深さで構
成される。マスク１５は、ゲート絶縁膜１１Ａの側部に
自己整合的に形成される。
ｃｎｅ１］程度のヒ素を、マスク１５を用いてイオン打
込みで導入することで形成できる。半導体領域１６は、
例えば、 ０．４ ［’μｍ］μｍ］程度接合深さで構
成される。マスク１５は、ゲート絶縁膜１１Ａの側部に
自己整合的に形成される。
入力段回路Ｉ（及び内部回路）を構成するＭＩＳＦＥＴ
Ｑｐ＋は、符号Ｑ ｐ Ｉを付けて示すように。
Ｑｐ＋は、符号Ｑ ｐ Ｉを付けて示すように。
埋込用のｎ′型半導体領域３Ｂ及びｎ−型半導体領域５
Ｂで形成されるウェル領域に構成されている。
Ｂで形成されるウェル領域に構成されている。
つまり、Ｍ Ｉ ５ＦＥＴＱｐｌは、ゲート絶縁膜１０
Ａ、ゲート電極１１Ａ、ソース、ドレイン領域である一
対のｐ°型半導体領域１７で構成されている。
Ａ、ゲート電極１１Ａ、ソース、ドレイン領域である一
対のｐ°型半導体領域１７で構成されている。
静電気破壊防止回路■を構成するＭ Ｉ Ｓ Ｆ Ｅ
ＴＱ ｎ ｅは、符号Ｑｎｃを付けて示すように、半導
体領域４及び６で形成されるウェル領域に構成されてい
る。つまり、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃは、
ゲート絶縁膜１０Ａ、ゲート電極１１Ａ、ソース、ドレ
イン領域である一対のｎ゛型半導体領域１３Ｂとで構成
されている。ＭＩＳＦＥＴＱｎｃは、少なくとも、外部
入力端子ＢＰに、直接々続されるドレイン領域側が半導
体領域１３Ｂで構成されていればよい。半導体領域１３
Ｂは、第４図（所定の製造工程における要部断面図）で
示すように、バイポーラトランジスタＢｉの引上用半導
体領域１３Ａと同一製造工程で構成されている。
ＴＱ ｎ ｅは、符号Ｑｎｃを付けて示すように、半導
体領域４及び６で形成されるウェル領域に構成されてい
る。つまり、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃは、
ゲート絶縁膜１０Ａ、ゲート電極１１Ａ、ソース、ドレ
イン領域である一対のｎ゛型半導体領域１３Ｂとで構成
されている。ＭＩＳＦＥＴＱｎｃは、少なくとも、外部
入力端子ＢＰに、直接々続されるドレイン領域側が半導
体領域１３Ｂで構成されていればよい。半導体領域１３
Ｂは、第４図（所定の製造工程における要部断面図）で
示すように、バイポーラトランジスタＢｉの引上用半導
体領域１３Ａと同一製造工程で構成されている。
この半導体領域１３Ｂ及び引上用半導体領域１３Ａは、
簡単に説明すると、次の製造工程を施すことで形成でき
る。
簡単に説明すると、次の製造工程を施すことで形成でき
る。
まず、半導体基板１上にエピタキシャル層２を積層する
。このエビタキャル層２の積層に際しては、予じめ半導
体基板１主面部にｐ型、ｎ型の夫夫の不純物を導入して
おく、この不純物は、エピタキシャル層２の形成後に、
埋込用のｎ゛半導体領域３Ａ、３Ｂ及び埋込用のＰ゛型
半導体領域４として形成される。
。このエビタキャル層２の積層に際しては、予じめ半導
体基板１主面部にｐ型、ｎ型の夫夫の不純物を導入して
おく、この不純物は、エピタキシャル層２の形成後に、
埋込用のｎ゛半導体領域３Ａ、３Ｂ及び埋込用のＰ゛型
半導体領域４として形成される。
次に、ｎ−型の半導体領域５Ａ、５Ｂ−ｐ−型の半導体
領域６及びＰ４型の半導体領域７の夫々を形成し、コレ
クタ領域Ｃ、ウェル領域、分離領域の夫夫を形成する。
領域６及びＰ４型の半導体領域７の夫々を形成し、コレ
クタ領域Ｃ、ウェル領域、分離領域の夫夫を形成する。
この後、半導体素子形成領域間のエビタキャル層２の主
面上に、フィールド絶縁膜８を形成する。
面上に、フィールド絶縁膜８を形成する。
次に、バイポーラトランジスタＢ・ｉ形成領域において
、半導体領域５Δの主面部にｐ型半導体領域９を形成し
、ベース領域Ｂを形成する。
、半導体領域５Δの主面部にｐ型半導体領域９を形成し
、ベース領域Ｂを形成する。
次に、コレクタ領域Ｃ（半導体領域５Ａ）及びベース領
域Ｂ（半導体領域９）の主面上に絶縁膜ｌＯＢを形成し
、これと共に、ウェル領域（半導体領域５Ｂ、６）の主
面上に、ゲート絶縁膜１０ Ａを形成する。
域Ｂ（半導体領域９）の主面上に絶縁膜ｌＯＢを形成し
、これと共に、ウェル領域（半導体領域５Ｂ、６）の主
面上に、ゲート絶縁膜１０ Ａを形成する。
次に、ゲート絶縁膜１０Ａの上部に、ゲート電極１１Ａ
を形成し、これと共に、半導体領域９上の絶縁膜１０Ｂ
上部にエミッタ電極１１Ｂを形成する。エミッタ電極１
１Ｂは、予じめ絶縁膜１０Ｂに設けられた接続孔を通し
て半導体領域９の主面に接触するように形成される。こ
の後、エミッタ電極１１Ｂからｎ型不純物を拡散し、エ
ミッタ領域Ｅであるｒ＋’型半導体領域１２を形成する
。
を形成し、これと共に、半導体領域９上の絶縁膜１０Ｂ
上部にエミッタ電極１１Ｂを形成する。エミッタ電極１
１Ｂは、予じめ絶縁膜１０Ｂに設けられた接続孔を通し
て半導体領域９の主面に接触するように形成される。こ
の後、エミッタ電極１１Ｂからｎ型不純物を拡散し、エ
ミッタ領域Ｅであるｒ＋’型半導体領域１２を形成する
。
そして、次に、第４図に示すように、バイポーラトラン
ジスタＢｉの引上用半導体領域１３Ａ、Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎ ｃのドレイン、ソース領域であるｎ
°型の半導体領域１３Ｂの夫々を形成する。半導体領域
１３Ｂは、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃの少な
くともドレイン領域に形成する。半導体領域１３Ｂは、
ＭＩ ５ＦＥＴＱｎ Ｉのソース、ドレイン領域である
半導体領域１６に対して、深い接合深さの半導体領域１
３Ｂで構成されている。しかも、半導体領域１３Ｂは、
半導体領域１６と略同程度の高不純物濃度で構成されて
いる。
ジスタＢｉの引上用半導体領域１３Ａ、Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎ ｃのドレイン、ソース領域であるｎ
°型の半導体領域１３Ｂの夫々を形成する。半導体領域
１３Ｂは、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃの少な
くともドレイン領域に形成する。半導体領域１３Ｂは、
ＭＩ ５ＦＥＴＱｎ Ｉのソース、ドレイン領域である
半導体領域１６に対して、深い接合深さの半導体領域１
３Ｂで構成されている。しかも、半導体領域１３Ｂは、
半導体領域１６と略同程度の高不純物濃度で構成されて
いる。
このように、Ｂｉ−ＣＭＯ８において、静電気破壊防止
回路■を構成するＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃ
の少なくともドレイン領域を、バイポーラトランジスタ
Ｂｉのコレクタ領域Ｃである引上用半導体領域１３Ａと
同一製造工程で形成した半導体領域１３Ｂで形成するこ
とにより、ドレイン領域（１３Ａ）を高不純物濃度かつ
深い接合深さで形成できるので、静電気破壊を防止する
ことができると共に、ドレイン領域を引上用半導体領域
１３Ａと同一製造工程で形成できるので、ドレイン領域
を形成するための製造工程を低減することができる。
回路■を構成するＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃ
の少なくともドレイン領域を、バイポーラトランジスタ
Ｂｉのコレクタ領域Ｃである引上用半導体領域１３Ａと
同一製造工程で形成した半導体領域１３Ｂで形成するこ
とにより、ドレイン領域（１３Ａ）を高不純物濃度かつ
深い接合深さで形成できるので、静電気破壊を防止する
ことができると共に、ドレイン領域を引上用半導体領域
１３Ａと同一製造工程で形成できるので、ドレイン領域
を形成するための製造工程を低減することができる。
前記第３図において、１８は層間絶縁膜、１９は層間絶
縁膜１８に設けられた接続孔である１層間絶縁膜１８上
には、接続孔１９を通して所定の半導体領域１３Ａ、９
．１３Ｂ、１７．１６の夫夫に、又はエミッタ電極１１
Ｂに接続される配線２０が設けられている。
縁膜１８に設けられた接続孔である１層間絶縁膜１８上
には、接続孔１９を通して所定の半導体領域１３Ａ、９
．１３Ｂ、１７．１６の夫夫に、又はエミッタ電極１１
Ｂに接続される配線２０が設けられている。
なお、前述の説明で省略した出力段回路■を構成するＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ２の少なくともドレイ
ン領域は、半導体領域１３Ｂで構成されている。また、
入力段回路１．出力段回路ｍの夫々は、ＣＭＯＳインバ
ータ回路に限定されない。
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ２の少なくともドレイ
ン領域は、半導体領域１３Ｂで構成されている。また、
入力段回路１．出力段回路ｍの夫々は、ＣＭＯＳインバ
ータ回路に限定されない。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。
例えば、本発明は、入力段回路ｌ （及び内部回路）の
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ＋のドレイン領域を
、高不純物濃度のｎ°型半導体領域と、その外周部に沿
って設けられた低不純物濃度のｎ型半導体領域とで形成
した。所謂ダブルドレイン構造で構成してもよい。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ＋のドレイン領域を
、高不純物濃度のｎ°型半導体領域と、その外周部に沿
って設けられた低不純物濃度のｎ型半導体領域とで形成
した。所謂ダブルドレイン構造で構成してもよい。
また１本発明は、前記引上用半導体領域１３Ａ及び半導
体領域１３Ｂを形成する工程の後に、ベース領域Ｂ（半
導体領域９）、エミッタ領域Ｅ（半導体領域１２）の夫
々を形成してもよい。
体領域１３Ｂを形成する工程の後に、ベース領域Ｂ（半
導体領域９）、エミッタ領域Ｅ（半導体領域１２）の夫
々を形成してもよい。
本願において開示される発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
Ｂｉ−ＣＭＯ３において、電界効果トランジスタのドレ
イン供域を高不純物濃度かつ深い接合深さで形成できる
ので、静電気破壊を防止することができると共に、ドレ
イン領域を引上用半導体領域と同一製造工程で形成でき
るので、製造工程を低減することができる。
イン供域を高不純物濃度かつ深い接合深さで形成できる
ので、静電気破壊を防止することができると共に、ドレ
イン領域を引上用半導体領域と同一製造工程で形成でき
るので、製造工程を低減することができる。
第１図は１本発明の一実施例であるＢｉ−ＣＭＯ８の入
力部を示す等価回路図、 第２図は、前記Ｂｉ ＣＭＯ３の出力部を示す等価回
路図。 第３図は、前記Ｂｉ−ＣＭＯ５の具体的な構成を示す要
部断面図、 第・１図は、前記Ｂ１−ＣＭＯＳの所定の製造工程にお
ける要部断面図である。 図中、ＢＰ・・・外部入力端子、Ｉ・・・入力段回路。 ■・・・静電気破壊防止回路、■・・・出力段回路、Ｃ
・・・コレクタ領域、Ｂ・・・ベース領域、Ｅ・・・エ
ミッタ領域、Ｑｐ、Ｑｎ−ＭＩ ５ＦＥＴ、１・・・半
導体基板、２・・・エピタキシャル層、３Ａ、３Ｂ、４
．５Ａ。 ５Ｂ、６，７，９，１２，１３Ａ、１３Ｂ、１４゜１６
．１７・・・半導体領域である。
力部を示す等価回路図、 第２図は、前記Ｂｉ ＣＭＯ３の出力部を示す等価回
路図。 第３図は、前記Ｂｉ−ＣＭＯ５の具体的な構成を示す要
部断面図、 第・１図は、前記Ｂ１−ＣＭＯＳの所定の製造工程にお
ける要部断面図である。 図中、ＢＰ・・・外部入力端子、Ｉ・・・入力段回路。 ■・・・静電気破壊防止回路、■・・・出力段回路、Ｃ
・・・コレクタ領域、Ｂ・・・ベース領域、Ｅ・・・エ
ミッタ領域、Ｑｐ、Ｑｎ−ＭＩ ５ＦＥＴ、１・・・半
導体基板、２・・・エピタキシャル層、３Ａ、３Ｂ、４
．５Ａ。 ５Ｂ、６，７，９，１２，１３Ａ、１３Ｂ、１４゜１６
．１７・・・半導体領域である。
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタと電界効果トランジスタと
を有する半導体集積回路装置の製造方法において、前記
電界効果トランジスタのドレイン領域又はソース領域と
、前記バイポーラトランジスタのコレクタ領域の引上用
半導体領域とを、同一製造工程で形成したことを特徴と
する半導体集積回路装置の製造方法。 ２、前記電界効果トランジスタのドレイン領域又はソー
ス領域は、外部端子に、直接々続されていることを特徴
とする特許請求の範囲第１項に記載の半導体集積回路装
置の製造方法。 ３、前記電界効果トランジスタは、静電気破壊防止回路
を構成していることを特徴とする特許請求の範囲第１項
又は第２項に記載の半導体集積回路装置の製造方法。 ４、前記電界効果トランジスタのドレイン領域又はソー
ス領域は、外部端子に直接々続されていない他の電界効
果トランジスタのドレイン領域又はソース領域に比べて
深い接合深さで構成されていることを特徴とする特許請
求の範囲第３項に記載の半導体集積回路装置の製造方法
。 ５、前記電界効果トランジスタは、シングルドレイン構
造で構成され、前記他の電界効果トランジスタは、ＬＤ
Ｄ構造若しくはダブルドレイン構造で構成されているこ
とを特徴とする特許請求の範囲第４項に記載の半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188407A JP2539386B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188407A JP2539386B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345850A true JPS6345850A (ja) | 1988-02-26 |
| JP2539386B2 JP2539386B2 (ja) | 1996-10-02 |
Family
ID=16223109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61188407A Expired - Fee Related JP2539386B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2539386B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165367A (ja) * | 1982-03-26 | 1983-09-30 | Hitachi Ltd | バイポ−ラｍｏｓ半導体装置 |
| JPS60137056A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-08-13 JP JP61188407A patent/JP2539386B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165367A (ja) * | 1982-03-26 | 1983-09-30 | Hitachi Ltd | バイポ−ラｍｏｓ半導体装置 |
| JPS60137056A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2539386B2 (ja) | 1996-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |