JP2729062B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JP2729062B2 JP2729062B2 JP63269702A JP26970288A JP2729062B2 JP 2729062 B2 JP2729062 B2 JP 2729062B2 JP 63269702 A JP63269702 A JP 63269702A JP 26970288 A JP26970288 A JP 26970288A JP 2729062 B2 JP2729062 B2 JP 2729062B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に縦型MOSFETを含む複
数の回路素子を同一チップ上に形成した集積回路装置に
おいて、出力用縦型MOSFETと他の回路素子とを分離する
構造及びその製造方法に関する。
数の回路素子を同一チップ上に形成した集積回路装置に
おいて、出力用縦型MOSFETと他の回路素子とを分離する
構造及びその製造方法に関する。
近年、縦型MOSFETは自動車のランプやソレノイド・リ
レー等の各種車載電力負荷等を駆動するためのスイッチ
ング素子として用いられている。
レー等の各種車載電力負荷等を駆動するためのスイッチ
ング素子として用いられている。
最近縦型MOSFETとCMOS ICの製造プロセスに整合性が
あることから、縦型MOSFETと複数の周辺の回路素子を同
一チップ上に形成し、この周辺の回路素子により電流制
限回路，加熱検出回路，過電圧検出回路等の各種保護回
路を形成し、縦型MOSFETを負荷短絡時の大電流あるいは
高電圧サージから保護するような集積回路装置が提案さ
れている。
あることから、縦型MOSFETと複数の周辺の回路素子を同
一チップ上に形成し、この周辺の回路素子により電流制
限回路，加熱検出回路，過電圧検出回路等の各種保護回
路を形成し、縦型MOSFETを負荷短絡時の大電流あるいは
高電圧サージから保護するような集積回路装置が提案さ
れている。
縦型MOSFETとともに多数の他の回路素子を同一チップ
上に形成した集積回路装置において、出力用縦型MOSFET
と他の回路素子とを分離する構造には、絶縁分離，誘電
体分離などがある。
上に形成した集積回路装置において、出力用縦型MOSFET
と他の回路素子とを分離する構造には、絶縁分離，誘電
体分離などがある。
第５図は絶縁分離の１例であり（IEEE1987CUSTOM INT
EGRATED CIRCUIT CONFERENCE P.276参照）。第６図は誘
電体分離の１例である（特開昭61−196576号公報参
照）。
EGRATED CIRCUIT CONFERENCE P.276参照）。第６図は誘
電体分離の１例である（特開昭61−196576号公報参
照）。
上述した従来の分離技術は工程が複雑であり、生産コ
ストが高くなるという欠点がある。
ストが高くなるという欠点がある。
例えば第５図の絶縁分離を例にとれば、N+基板１にN+
の埋込み層51を設け、その上にP-型エピタキシャル層52
を積み、さらにＮ型エピタキシャル層３を積み、表面か
らＰ型の不純物を拡散することにより、絶縁分離用Ｐ型
拡散層53を形成するというような複雑な工程を必要とす
る。
の埋込み層51を設け、その上にP-型エピタキシャル層52
を積み、さらにＮ型エピタキシャル層３を積み、表面か
らＰ型の不純物を拡散することにより、絶縁分離用Ｐ型
拡散層53を形成するというような複雑な工程を必要とす
る。
また、第６図の誘電体分離は、N+基板63の裏面を酸化
して分離用内部酸化膜62を形成し縦型MOSFET23を形成す
る領域の分離用内部酸化膜62を部分的にエッチングした
後、N+基板63の裏面側にN+ポリシリコン層61を堆積し、
その後N+基板63の表面にN-エピタキシャル層３を積み、
最後にトレンチ溝64を掘り、このトレンチ溝内にPSG膜1
1を埋め込むことにより絶縁を行っている。この方法は
基板の裏と表とで目合せをする必要があったり、深いト
レンチ溝64を掘る必要があるなど技術的に難しい工程を
用いている。
して分離用内部酸化膜62を形成し縦型MOSFET23を形成す
る領域の分離用内部酸化膜62を部分的にエッチングした
後、N+基板63の裏面側にN+ポリシリコン層61を堆積し、
その後N+基板63の表面にN-エピタキシャル層３を積み、
最後にトレンチ溝64を掘り、このトレンチ溝内にPSG膜1
1を埋め込むことにより絶縁を行っている。この方法は
基板の裏と表とで目合せをする必要があったり、深いト
レンチ溝64を掘る必要があるなど技術的に難しい工程を
用いている。
さて、縦型MOSFETは、第５図，第６図に示すようにそ
のN+型基板をドレイン領域としているため、負荷を正の
電源ラインに接続し、スイッチング素子として用いる縦
型MOSFETのドレインをこの負荷に接続しソースを接地す
る方式のいわゆるローサイド・スイッチ等のように、ド
レインを出力端子とする場合には、縦型MOSFETのドレイ
ン電極の電圧は、出力状態によって変化する。一方、周
辺のCMOS制御回路の基板電位やウェルの電位は固定され
ている必要があり、そのため、周辺回路の基板やウェル
が縦型MOSFETのドレイン領域と分離されている必要があ
る。従って、前述した絶縁分離，誘電体分離等の構造を
使用して縦型MOSFETと他の回路素子とを電気的に絶縁し
て分離する必要がある。
のN+型基板をドレイン領域としているため、負荷を正の
電源ラインに接続し、スイッチング素子として用いる縦
型MOSFETのドレインをこの負荷に接続しソースを接地す
る方式のいわゆるローサイド・スイッチ等のように、ド
レインを出力端子とする場合には、縦型MOSFETのドレイ
ン電極の電圧は、出力状態によって変化する。一方、周
辺のCMOS制御回路の基板電位やウェルの電位は固定され
ている必要があり、そのため、周辺回路の基板やウェル
が縦型MOSFETのドレイン領域と分離されている必要があ
る。従って、前述した絶縁分離，誘電体分離等の構造を
使用して縦型MOSFETと他の回路素子とを電気的に絶縁し
て分離する必要がある。
ところで、自動車の電気回路においては、配線（ワイ
ヤーハーネス）を減らすことを目的として、自動車の車
体（ボディー）自体を接地電極としている。一方、自動
車のランプ，ソレノイド・リレー等の負荷を正の電源ラ
インに接続すると、負荷が接地電極である自動車の車体
に触れたときに火災の起こる危険がある。従って、安全
のために、これらの負荷は接地側に接続し負荷を駆動す
るスイッチング素子を正の電源ラインに接続する方式が
採られている。このように負荷を接地し、スイッチング
素子を電源ラインに接続する方式はハイサイド・スイッ
チと呼ばれている。
ヤーハーネス）を減らすことを目的として、自動車の車
体（ボディー）自体を接地電極としている。一方、自動
車のランプ，ソレノイド・リレー等の負荷を正の電源ラ
インに接続すると、負荷が接地電極である自動車の車体
に触れたときに火災の起こる危険がある。従って、安全
のために、これらの負荷は接地側に接続し負荷を駆動す
るスイッチング素子を正の電源ラインに接続する方式が
採られている。このように負荷を接地し、スイッチング
素子を電源ラインに接続する方式はハイサイド・スイッ
チと呼ばれている。
ハイサイド・スイッチをＮチャンネル型（Nch）縦型M
OSFETで構成する場合、そのドレインが正の電源側に接
続され、そのソースが出力端子となり、自動車のラン
プ，ソレノイド・リレー等の各種車載電力負荷の一方の
電極に接続される。なお、このようなNch縦型MOSFETを
完全にオンさせるにはゲート電圧を電源電圧より高くす
る必要があるが、これは昇圧回路を用いて容易に行うこ
とができる。
OSFETで構成する場合、そのドレインが正の電源側に接
続され、そのソースが出力端子となり、自動車のラン
プ，ソレノイド・リレー等の各種車載電力負荷の一方の
電極に接続される。なお、このようなNch縦型MOSFETを
完全にオンさせるにはゲート電圧を電源電圧より高くす
る必要があるが、これは昇圧回路を用いて容易に行うこ
とができる。
このように、ハイサイドスイッチ等においては、出力
端子がソース電極となり、ドレイン電極の電位は他の回
路素子と共通の電源電圧に固定されるため、必ずしも電
気的に絶縁された素子分離を行う必要はない。したがっ
て縦型MOSFETと他の回路素子とを共通の基板に形成する
ことが可能である。
端子がソース電極となり、ドレイン電極の電位は他の回
路素子と共通の電源電圧に固定されるため、必ずしも電
気的に絶縁された素子分離を行う必要はない。したがっ
て縦型MOSFETと他の回路素子とを共通の基板に形成する
ことが可能である。
しかしながら、出力トランジスタとしての縦型MOSFET
は高電圧，大電流をスイッチングするため、他の回路素
子に影響を与えないように素子の構造および配置を工夫
する必要があるとともに、素子を安価に製造するために
は、なるべく製造工程数が少なくてすむ構造とする必要
がある。
は高電圧，大電流をスイッチングするため、他の回路素
子に影響を与えないように素子の構造および配置を工夫
する必要があるとともに、素子を安価に製造するために
は、なるべく製造工程数が少なくてすむ構造とする必要
がある。
本発明の集積回路装置は、一導電型の第一半導体層
と、第一半導体層上に形成され、その不純物濃度が第一
半導体層よりも低い一導電型のせり上がり領域と、せり
上がり領域上に形成され、その不純物濃度がせり上がり
領域よりも低い一導電型の第二半導体層と、第二半導体
層に形成された縦型MOSFETと、第二半導体層に形成さ
れ、一導電型と異なる二導電型の拡散層を含む少なくと
も一つの回路素子と、縦型MOSFETと回路素子との間に形
成され、その底部が第二半導体層に達している二導電型
の拡散領域とを有することを特徴とする。
と、第一半導体層上に形成され、その不純物濃度が第一
半導体層よりも低い一導電型のせり上がり領域と、せり
上がり領域上に形成され、その不純物濃度がせり上がり
領域よりも低い一導電型の第二半導体層と、第二半導体
層に形成された縦型MOSFETと、第二半導体層に形成さ
れ、一導電型と異なる二導電型の拡散層を含む少なくと
も一つの回路素子と、縦型MOSFETと回路素子との間に形
成され、その底部が第二半導体層に達している二導電型
の拡散領域とを有することを特徴とする。
本発明の集積回路装置の製造方法は、一導電型の半導
体基板の上に一導電型の半導体層を形成する工程と、半
導体層の一部に一導電型と異なる二導電型の拡散領域を
形成する工程と、半導体基板から半導体層への不純物拡
散により半導体基板と半導体層との間にせり上がり領域
を形成する工程と、拡散領域でへだたれた半導体層の一
方に縦型MOSFETを形成し他方に二導電型の拡散層を含む
少なくとも一つの回路素子を形成する工程とを有し、拡
散領域とせり上がり領域は接触していることを特徴とす
る。
体基板の上に一導電型の半導体層を形成する工程と、半
導体層の一部に一導電型と異なる二導電型の拡散領域を
形成する工程と、半導体基板から半導体層への不純物拡
散により半導体基板と半導体層との間にせり上がり領域
を形成する工程と、拡散領域でへだたれた半導体層の一
方に縦型MOSFETを形成し他方に二導電型の拡散層を含む
少なくとも一つの回路素子を形成する工程とを有し、拡
散領域とせり上がり領域は接触していることを特徴とす
る。
本発明では従来の技術のように縦型MOSFETと集積回路
とを電気的に絶縁して分離するのでなく、深いＰ型拡散
層によって縦型MOSFETの出力電流径路を制限することに
より他の回路素子に対する影響を軽減しており、より簡
単な構造であり、製造が容易である。
とを電気的に絶縁して分離するのでなく、深いＰ型拡散
層によって縦型MOSFETの出力電流径路を制限することに
より他の回路素子に対する影響を軽減しており、より簡
単な構造であり、製造が容易である。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。N+基
板の上にＮ型エピタキシャル層13を積んだエピタキシャ
ルウェハーを使用する。これはディスクリートの縦型MO
SFETを作成する際に用いるものと同じである。ただし、
後で深いＰ型拡散領域12を形成する際にN+基板１から不
純物の拡散がおこりN+のせり上がり領域２が形成された
実効的なN-エピタキシャル膜の厚さが減少するため、押
込前のエピタキシャル層13の厚さはディスクリートの縦
型MOSFETを作製する場合よりも厚くしておく。通常車載
用の半導体素子として要求される耐圧は60V前後である
ため、エピタキシャル層の抵抗率は１Ω・cm前後のもの
を用いる。この時必要な、Ｐ型拡散層12の押込前のエピ
タキシャル層13の厚さは20〜30μｍ程度である。
板の上にＮ型エピタキシャル層13を積んだエピタキシャ
ルウェハーを使用する。これはディスクリートの縦型MO
SFETを作成する際に用いるものと同じである。ただし、
後で深いＰ型拡散領域12を形成する際にN+基板１から不
純物の拡散がおこりN+のせり上がり領域２が形成された
実効的なN-エピタキシャル膜の厚さが減少するため、押
込前のエピタキシャル層13の厚さはディスクリートの縦
型MOSFETを作製する場合よりも厚くしておく。通常車載
用の半導体素子として要求される耐圧は60V前後である
ため、エピタキシャル層の抵抗率は１Ω・cm前後のもの
を用いる。この時必要な、Ｐ型拡散層12の押込前のエピ
タキシャル層13の厚さは20〜30μｍ程度である。
イオン注入等により縦型MOSFET23と制御用回路26との
間にボロンを注入し、高温で押込みを行うことにより素
子分離用の深いＰ型拡散領域12を形成する。高温長時間
の押込みを行うことによりN+基板１から不純物の拡散が
おこりN+のせり上がり領域２が形成される。素子分離用
の深いＰ型拡散領域12はこのN+のせり上がり領域２に接
触するようにエピタキシャル膜13の膜厚、押込み時間を
設定する。抵抗率１Ω・cm,押込み前のエピタキシャル
膜13の厚さが25μｍであるエピタキシャルウェハーの場
合、1200℃,50時間の押込みによりN+のせり上がり領域
２の厚さは13μｍ程度となる。ボロンのイオン注入量を
1.5×1013cm-3とした場合、深いＰ型拡散領域12の深さ
は11μｍ程度となる。その後、縦型MOSFET23と制御用回
路26を形成する。
間にボロンを注入し、高温で押込みを行うことにより素
子分離用の深いＰ型拡散領域12を形成する。高温長時間
の押込みを行うことによりN+基板１から不純物の拡散が
おこりN+のせり上がり領域２が形成される。素子分離用
の深いＰ型拡散領域12はこのN+のせり上がり領域２に接
触するようにエピタキシャル膜13の膜厚、押込み時間を
設定する。抵抗率１Ω・cm,押込み前のエピタキシャル
膜13の厚さが25μｍであるエピタキシャルウェハーの場
合、1200℃,50時間の押込みによりN+のせり上がり領域
２の厚さは13μｍ程度となる。ボロンのイオン注入量を
1.5×1013cm-3とした場合、深いＰ型拡散領域12の深さ
は11μｍ程度となる。その後、縦型MOSFET23と制御用回
路26を形成する。
第２図（ａ）に縦型MOSFETの制御用回路との間に浅い
Ｐ型拡散領域36を有する集積回路装置の断面図を示す。
第１図に示したＮチャンネル型MOSFET25は省略してあ
る。同図に示したものはハイサイドスイッチであるため
縦型MOSFETのドレイン14とＰチャンネル型MOSFETのソー
ス19は電源35に接続され、縦型MOSFETのソース16は負荷
抵抗34に接続されている。Ｐ型拡散領域36が浅いため寄
生バイポーラトランジスタ33のベースと縦型MOSFETのエ
ピタキシャル抵抗30は浅いＰ型拡散領域36の下部のエピ
タキシャル抵抗31で接続される。縦型MOSFETの出力電流
が増加すると縦型MOSFETのエピタキシャル抵抗30での電
圧降下が増加し、寄生バイポーラトランジスタ33のベー
スはそのエミッタに対して負にバイアスされるため、寄
生バイポーラトランジスタ33がオンする。この時流れる
電流がトリガとなり制御用回路がラッチアップする。ラ
ッチアップを避けるには浅いＰ型拡散領域36の幅を広く
してバイポーラトランジスタのベース抵抗32に比べ浅い
Ｐ型拡散領域36の下部のエピタキシャル抵抗31を大きく
する必要があるが、これではチップ面積の増大を伴って
しまう。
Ｐ型拡散領域36を有する集積回路装置の断面図を示す。
第１図に示したＮチャンネル型MOSFET25は省略してあ
る。同図に示したものはハイサイドスイッチであるため
縦型MOSFETのドレイン14とＰチャンネル型MOSFETのソー
ス19は電源35に接続され、縦型MOSFETのソース16は負荷
抵抗34に接続されている。Ｐ型拡散領域36が浅いため寄
生バイポーラトランジスタ33のベースと縦型MOSFETのエ
ピタキシャル抵抗30は浅いＰ型拡散領域36の下部のエピ
タキシャル抵抗31で接続される。縦型MOSFETの出力電流
が増加すると縦型MOSFETのエピタキシャル抵抗30での電
圧降下が増加し、寄生バイポーラトランジスタ33のベー
スはそのエミッタに対して負にバイアスされるため、寄
生バイポーラトランジスタ33がオンする。この時流れる
電流がトリガとなり制御用回路がラッチアップする。ラ
ッチアップを避けるには浅いＰ型拡散領域36の幅を広く
してバイポーラトランジスタのベース抵抗32に比べ浅い
Ｐ型拡散領域36の下部のエピタキシャル抵抗31を大きく
する必要があるが、これではチップ面積の増大を伴って
しまう。
一方第２図（ｂ）の方は深いＰ型拡散領域12がN+のせ
り上がり領域２まで達しているため、縦型MOSFETの出力
電流が制御回路側に影響を及ぼすことはない。寄生バイ
ポーラトランジスタ33のベースはベース抵抗32を通して
N+のせり上がり領域２に接続されており、この領域は比
較的不純物濃度が高いため常に電源電圧VDDにバイアス
されている。したがって寄生バイポーラトランジスタ33
がオンすることはない。また、第２図（ａ）に示したＰ
型拡散領域が浅い場合のようにチップ面積は増大しな
い。
り上がり領域２まで達しているため、縦型MOSFETの出力
電流が制御回路側に影響を及ぼすことはない。寄生バイ
ポーラトランジスタ33のベースはベース抵抗32を通して
N+のせり上がり領域２に接続されており、この領域は比
較的不純物濃度が高いため常に電源電圧VDDにバイアス
されている。したがって寄生バイポーラトランジスタ33
がオンすることはない。また、第２図（ａ）に示したＰ
型拡散領域が浅い場合のようにチップ面積は増大しな
い。
Ｐ型領域21を押し込む前のエピタキシャル層13の抵抗
率が１Ω・cm、厚さが25μｍの場合前述したとおり深い
Ｐ型拡散領域12の深さは11μｍ程度となるが、この時深
いＰ型拡散領域12の幅を15μｍ以上とれば制御回路のラ
ッチアップを避けることができる。
率が１Ω・cm、厚さが25μｍの場合前述したとおり深い
Ｐ型拡散領域12の深さは11μｍ程度となるが、この時深
いＰ型拡散領域12の幅を15μｍ以上とれば制御回路のラ
ッチアップを避けることができる。
なお、深いＰ型拡散領域12とN+のせり上がり領域２が
接触しても、接合は傾斜接合となるため耐圧の低下は起
りにくい。前述の拡散条件で180V前後の耐圧が発生し、
応用上特に問題ない。
接触しても、接合は傾斜接合となるため耐圧の低下は起
りにくい。前述の拡散条件で180V前後の耐圧が発生し、
応用上特に問題ない。
また第２図（ｃ）〜（ｅ）にシミュレーションによる
Ｐ型拡散領域12下部の不純物濃度プロファイルを示し
た。第２図（ｃ）は押込み前、第２図（ｄ）は750分、
第２図（ｅ）は3000分、Ｐ型拡散領域36の押込みを行っ
た後の不純物プロファイルである。押込みは1200℃の不
活性ガス中で行った。
Ｐ型拡散領域12下部の不純物濃度プロファイルを示し
た。第２図（ｃ）は押込み前、第２図（ｄ）は750分、
第２図（ｅ）は3000分、Ｐ型拡散領域36の押込みを行っ
た後の不純物プロファイルである。押込みは1200℃の不
活性ガス中で行った。
N+基板１は縦型MOSFETのドレイン電極となるためオー
ミック接触のとりやすい抵抗率0.006〜0.030Ω・cmのも
のを用いる。不純物濃度に換算すると1018〜1019cm-3で
あり、不純物は比較的拡散係数の小さいアンチモン（S
b）を用いている。このN+基板１上に抵抗率1.0Ω・cm
（不純物濃度5.6×1015cm-3）のエピタキシャル層13を2
5μｍ積んだ。不純物はリン（Ｐ）である（第２図
（ｃ））。
ミック接触のとりやすい抵抗率0.006〜0.030Ω・cmのも
のを用いる。不純物濃度に換算すると1018〜1019cm-3で
あり、不純物は比較的拡散係数の小さいアンチモン（S
b）を用いている。このN+基板１上に抵抗率1.0Ω・cm
（不純物濃度5.6×1015cm-3）のエピタキシャル層13を2
5μｍ積んだ。不純物はリン（Ｐ）である（第２図
（ｃ））。
ボロンをドーズ量1.5×1013cm-2でイオン注入した
後、1200℃の不活性ガス中で750分間押込んだ時のプロ
ファイルが第２図（ｄ）であり、3000分間押込んだ時の
プロファイルが第２図（ｅ）である。
後、1200℃の不活性ガス中で750分間押込んだ時のプロ
ファイルが第２図（ｄ）であり、3000分間押込んだ時の
プロファイルが第２図（ｅ）である。
ここでPN接合の表面からの深さをXjとする。また実効
的なエピタキシャル膜の厚さXeを表面からＮ型領域の濃
度が初期エピタキシャル層13の濃度と等しくなる点まで
の距離と定義する。押込み750分間の場合、Xj＝7.9μm,
Xe＝15.9μｍであり実効的なエピタキシャル膜の厚さXe
に対するPN接合の深さXjの割合は約50％と比較的小さい
（第２図（ｄ））。その結果Ｐ型拡散領域36とN+のせり
上がり領域２にはさまれたN-領域３の濃度はほぼ初期エ
ピタキシャル層13の濃度と等しくなっている。このよう
な場合は第２図（ａ）に示した浅いＰ型拡散領域36の下
部の抵抗31と寄生バイポーラトランジスタのベース抵抗
32は同程度の大きさとなり、寄生バイポーラトランジス
タのオンによるラッチアップが懸念される。
的なエピタキシャル膜の厚さXeを表面からＮ型領域の濃
度が初期エピタキシャル層13の濃度と等しくなる点まで
の距離と定義する。押込み750分間の場合、Xj＝7.9μm,
Xe＝15.9μｍであり実効的なエピタキシャル膜の厚さXe
に対するPN接合の深さXjの割合は約50％と比較的小さい
（第２図（ｄ））。その結果Ｐ型拡散領域36とN+のせり
上がり領域２にはさまれたN-領域３の濃度はほぼ初期エ
ピタキシャル層13の濃度と等しくなっている。このよう
な場合は第２図（ａ）に示した浅いＰ型拡散領域36の下
部の抵抗31と寄生バイポーラトランジスタのベース抵抗
32は同程度の大きさとなり、寄生バイポーラトランジス
タのオンによるラッチアップが懸念される。
一方、押込み3000分間の場合、Xj＝10.4μm,Xe＝15.9
μｍであり、実効的なエピタキシャル膜の厚さXeに対す
るPN接合の深さXjの割合は約80％に達している（第２図
（ｅ））。実効的なエピタキシャル膜の厚さXeに対する
PN接合の深さXjの割合が大きい場合（Xj/Xe＞0.7の場
合）、Ｐ型拡散領域36とN+のせり上がり領域２ではさま
れたN-領域３の不純物濃度は初期エピタキシャル層13の
濃度に比べかなり低くなる。そのため、第２図（ａ）に
示した浅いＰ型拡散領域36の下部のエピタキシャル抵抗
31に相当する抵抗は非常に大きい値となり、寄生バイポ
ーラトランジスタ33のベース抵抗32の値はそれに比べて
無視できるようになり、寄生バイポーラがオンすること
によりラッチアップを防止することができる。
μｍであり、実効的なエピタキシャル膜の厚さXeに対す
るPN接合の深さXjの割合は約80％に達している（第２図
（ｅ））。実効的なエピタキシャル膜の厚さXeに対する
PN接合の深さXjの割合が大きい場合（Xj/Xe＞0.7の場
合）、Ｐ型拡散領域36とN+のせり上がり領域２ではさま
れたN-領域３の不純物濃度は初期エピタキシャル層13の
濃度に比べかなり低くなる。そのため、第２図（ａ）に
示した浅いＰ型拡散領域36の下部のエピタキシャル抵抗
31に相当する抵抗は非常に大きい値となり、寄生バイポ
ーラトランジスタ33のベース抵抗32の値はそれに比べて
無視できるようになり、寄生バイポーラがオンすること
によりラッチアップを防止することができる。
なお、N+基板１はドレイン電極14とオーミックコンタ
クトをとるために高濃度とする必要があり、好ましくは
1017〜1020cm-3の不純物濃度のものが用いられる。さら
に、ウェハーのわれ、かけを防止するためにはある程度
の厚さが必要となり、好ましくは200〜900μｍのものが
用いられる。
クトをとるために高濃度とする必要があり、好ましくは
1017〜1020cm-3の不純物濃度のものが用いられる。さら
に、ウェハーのわれ、かけを防止するためにはある程度
の厚さが必要となり、好ましくは200〜900μｍのものが
用いられる。
また、50〜250Vの耐圧を出すために、P+領域12を押込
む前のエピタキシャル層13の厚さは20〜30μｍに、その
不純物濃度は1515〜1016cm-3とすることが好ましい。
む前のエピタキシャル層13の厚さは20〜30μｍに、その
不純物濃度は1515〜1016cm-3とすることが好ましい。
さらに、深いＰ型拡散領域12の深さは５〜20μｍに、
幅は10μｍ以上に、表面の不純物濃度は1015〜1016cm-3
に好ましくは選ばれる。そして、N+のせり上がり領域２
の厚さは好ましくは５〜25μｍに設けられる。
幅は10μｍ以上に、表面の不純物濃度は1015〜1016cm-3
に好ましくは選ばれる。そして、N+のせり上がり領域２
の厚さは好ましくは５〜25μｍに設けられる。
なお、この場合、深いＰ型拡散領域12の深さをXj,押
し込み前のエピタキシャル層13の厚さをXepi、N+のせり
上がり領域２の厚さをXNとすれば、Ｐ型拡散領域12の下
部の抵抗REを大きくして、ラッチアップ現象を防止する
ためには となることが好ましい。
し込み前のエピタキシャル層13の厚さをXepi、N+のせり
上がり領域２の厚さをXNとすれば、Ｐ型拡散領域12の下
部の抵抗REを大きくして、ラッチアップ現象を防止する
ためには となることが好ましい。
第３図および第４図は本発明の第2,第３の実施例の断
面図である。ＮチャンネルMOSトランジスタ（Nch MOS T
r）用Ｐウェル40を素子分離用の深いＰ型拡散領域12と
同時に形成するため、工程数を減らすことができる。
面図である。ＮチャンネルMOSトランジスタ（Nch MOS T
r）用Ｐウェル40を素子分離用の深いＰ型拡散領域12と
同時に形成するため、工程数を減らすことができる。
また、このＰ型拡散領域は例えば約10μｍと深いた
め、第３図に示すようなオフセットゲート型あるいは第
４図に示すようなダブルドープドレイン型（DDD型）等
の高圧Nch MOSFETを形成することが可能である。ドレイ
ン部の電界緩和を行い高圧化を図るためドレイン拡散領
域41の接合の深さを例えば、約３μｍと深くしても、Ｐ
型拡散領域40の深さが約10μｍと深いため、基板との間
でパンチスルーを起こすことはない。
め、第３図に示すようなオフセットゲート型あるいは第
４図に示すようなダブルドープドレイン型（DDD型）等
の高圧Nch MOSFETを形成することが可能である。ドレイ
ン部の電界緩和を行い高圧化を図るためドレイン拡散領
域41の接合の深さを例えば、約３μｍと深くしても、Ｐ
型拡散領域40の深さが約10μｍと深いため、基板との間
でパンチスルーを起こすことはない。
以上説明したように本発明は、縦型MOSFETと集積回路
との間に深いＰ型拡散層を形成するという簡単でかつ安
価な方法で、縦型MOSFETの出力電流の制御回路に対する
影響をおさえることができる効果がある。
との間に深いＰ型拡散層を形成するという簡単でかつ安
価な方法で、縦型MOSFETの出力電流の制御回路に対する
影響をおさえることができる効果がある。
第１図は本発明の第１の実施例の断面図、第２図
（ａ），（ｂ）はそれぞれＰ型拡散領域の深さが浅い及
び深い場合の断面図、第２図（ｃ）〜（ｅ）は不純物プ
ロファイルを示す図、第３図及び第４図はそれぞれ本発
明の第２及び第３の実施例の断面図、第５図は従来の絶
縁分離構造の断面図、第６図は従来の誘電体分離構造の
断面図である。 １……N+基板、２……N+のせり上がり領域、３……N-エ
ピタキシャル層、４……Nch MOSFET用Ｐウェル、５……
Ｐベース、６……N+拡散層、７……P+拡散層、８……ゲ
ート酸化膜、９……酸化膜、10……ポリシリコンゲー
ト、11……PSG膜、12……深いＰ型拡散領域、13……押
込み前のエピタキシャル層、14……縦型MOSFETのドレイ
ン、15……縦型MOSFETのゲート、16……縦型MOSFETのソ
ース、17……Pch MOSFETのドレイン、18……Pch MOSFET
のゲート、19……Pch MOSFETのソース、20……Nch MOSF
ETのドレイン、21……Nch MOSFETのゲート、22……Nch
MOSFETのソース、23……縦型MOSFET、24……Pch MOSFE
T、25……Nch MOSFET、26……制御用回路、30……縦型M
OSFETのエピタキシャル抵抗、31……浅いＰ型拡散領域
下部のエピタキシャル抵抗、32……寄生バイポーラトラ
ンジスタのベース抵抗、33……寄生バイポーラトランジ
スタ、34……負荷抵抗、35……電源、36……浅いＰウェ
ル、40……Nch MOSFET用Ｐウェル、41……Nch MOSFETの
ドレイン拡散領域、42……Nch MOSFETのオフセット抵
抗、43……Nch MOSFET（オフセットゲート型）、44……
Pch MOSFETのドレイン拡散領域、45……Pch MOSFETのオ
フセット抵抗、46……Pch MOSFET（オフセットゲート
型）、47……Nch MOSFET（ダブルドープドレイン型）、
48……Pch MOSFET（ダブルドープドレイン型）、51……
N+埋込み層、52……P-エピタキシャル層、53……絶縁Ｐ
型拡散層、61……N+ポリシリコン層、62……分離用内部
酸化膜、63……N+基板、34……分離溝。
（ａ），（ｂ）はそれぞれＰ型拡散領域の深さが浅い及
び深い場合の断面図、第２図（ｃ）〜（ｅ）は不純物プ
ロファイルを示す図、第３図及び第４図はそれぞれ本発
明の第２及び第３の実施例の断面図、第５図は従来の絶
縁分離構造の断面図、第６図は従来の誘電体分離構造の
断面図である。 １……N+基板、２……N+のせり上がり領域、３……N-エ
ピタキシャル層、４……Nch MOSFET用Ｐウェル、５……
Ｐベース、６……N+拡散層、７……P+拡散層、８……ゲ
ート酸化膜、９……酸化膜、10……ポリシリコンゲー
ト、11……PSG膜、12……深いＰ型拡散領域、13……押
込み前のエピタキシャル層、14……縦型MOSFETのドレイ
ン、15……縦型MOSFETのゲート、16……縦型MOSFETのソ
ース、17……Pch MOSFETのドレイン、18……Pch MOSFET
のゲート、19……Pch MOSFETのソース、20……Nch MOSF
ETのドレイン、21……Nch MOSFETのゲート、22……Nch
MOSFETのソース、23……縦型MOSFET、24……Pch MOSFE
T、25……Nch MOSFET、26……制御用回路、30……縦型M
OSFETのエピタキシャル抵抗、31……浅いＰ型拡散領域
下部のエピタキシャル抵抗、32……寄生バイポーラトラ
ンジスタのベース抵抗、33……寄生バイポーラトランジ
スタ、34……負荷抵抗、35……電源、36……浅いＰウェ
ル、40……Nch MOSFET用Ｐウェル、41……Nch MOSFETの
ドレイン拡散領域、42……Nch MOSFETのオフセット抵
抗、43……Nch MOSFET（オフセットゲート型）、44……
Pch MOSFETのドレイン拡散領域、45……Pch MOSFETのオ
フセット抵抗、46……Pch MOSFET（オフセットゲート
型）、47……Nch MOSFET（ダブルドープドレイン型）、
48……Pch MOSFET（ダブルドープドレイン型）、51……
N+埋込み層、52……P-エピタキシャル層、53……絶縁Ｐ
型拡散層、61……N+ポリシリコン層、62……分離用内部
酸化膜、63……N+基板、34……分離溝。
Claims (2)
- 【請求項１】一導電型の第一半導体層と、前記第一半導
体層上に形成され、その不純物濃度が前記第一半導体層
よりも低い前記一導電型のせり上がり領域と、前記せり
上がり領域上に形成され、その不純物濃度が前記せり上
がり領域よりも低い前記一導電型の第二半導体層と、前
記第二半導体層に形成された縦型MOSFETと、前記第二半
導体層に形成され、前記一導電型と異なる二導電型の拡
散層を含む少なくとも一つの回路素子と、前記縦型MOSF
ETと前記回路素子との間に形成され、その底部が前記第
二半導体層に達している前記二導電型の拡散領域とを有
することを特徴とする集積回路装置。 - 【請求項２】一導電型の半導体基板の上に前記一導電型
の半導体層を形成する工程と、前記半導体層の一部に前
記一導電型と異なる二導電型の拡散領域を形成する工程
と、前記半導体基板から前記半導体層への不純物拡散に
より前記半導体基板と前記半導体層との間にせり上がり
領域を形成する工程と、前記拡散領域でへだたれた前記
半導体層の一方に縦型MOSFETを形成し他方に前記二導電
型の拡散層を含む少なくとも一つの回路素子を形成する
工程とを有し、前記拡散領域と前記せり上がり領域は接
触していることを特徴とする集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269702A JP2729062B2 (ja) | 1987-10-27 | 1988-10-25 | 集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-272223 | 1987-10-27 | ||
| JP27222387 | 1987-10-27 | ||
| JP63269702A JP2729062B2 (ja) | 1987-10-27 | 1988-10-25 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02370A JPH02370A (ja) | 1990-01-05 |
| JP2729062B2 true JP2729062B2 (ja) | 1998-03-18 |
Family
ID=26548885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269702A Expired - Lifetime JP2729062B2 (ja) | 1987-10-27 | 1988-10-25 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2729062B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713819B1 (en) * | 2002-04-08 | 2004-03-30 | Advanced Micro Devices, Inc. | SOI MOSFET having amorphized source drain and method of fabrication |
| JP6281897B2 (ja) * | 2013-10-30 | 2018-02-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548958A (en) * | 1978-10-02 | 1980-04-08 | Nec Corp | Semiconductor device |
| JPH0783113B2 (ja) * | 1985-06-12 | 1995-09-06 | 日産自動車株式会社 | 半導体装置 |
| FR2596931B1 (fr) * | 1986-04-04 | 1993-03-26 | Thomson Csf | Multiplicateur de tension continue pouvant etre integre a une structure semi-conductrice |
| JPS63138779A (ja) * | 1986-11-29 | 1988-06-10 | Nec Kansai Ltd | 半導体素子 |
-
1988
- 1988-10-25 JP JP63269702A patent/JP2729062B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02370A (ja) | 1990-01-05 |
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