JP2002043579A

JP2002043579A - 半導体装置及びその製造方法

Info

Publication number: JP2002043579A
Application number: JP2000224991A
Authority: JP
Inventors: Seiji Sogo; 誠治十河
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-07-26
Filing date: 2000-07-26
Publication date: 2002-02-08

Abstract

(57)【要約】【課題】高耐圧特性の確保とオン抵抗の低減との両立
を図ることができると共に、ラッチアップ現象を防止で
きるようにする。【解決手段】ｐ^-型の半導体基板１００の表面部には
シリコン酸化膜からなる絶縁層１０１が形成されてお
り、該絶縁層１０１の上にはｐ^-型の不純物層からなる
ｐ型半導体層１０２が形成されている。ｐ型半導体層１
０２には、底部が絶縁層１０１と接するようにｎ^-型の
不純物層からなる延長ドレイン領域１０３が形成されて
いると共に、ｐ型半導体層１０２の表面部にはｎ⁺型の
不純物層からなるソース領域１０４が形成されている。
延長ドレイン領域１０３の表面部にはｐ^-型の不純物層
からなるｐ型領域１０７が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高い耐圧特性と低
いオン抵抗特性とを兼ね備えた横型ＭＯＳトランジスタ
及びその製造方法に関する。

【０００２】

【従来の技術】高耐圧のＭＯＳトランジスタと、低耐圧
制御回路に用いられる低耐圧のＭＯＳトランジスタとが
同一基板上に形成された、いわゆるパワーＩＣは従来か
ら良く知られており、パワーＩＣはインバータ回路等で
用いられている。

【０００３】図９は、特開平８−１７２１８４号公報に
示されており、高耐圧のＭＯＳ型トランジスタを有する
半導体装置の断面構造を示している。

【０００４】図９に示すように、ｐ^-型の半導体基板１
０の表面部には、ｎ^-型の不純物層からなる延長ドレイ
ン領域１１とｎ⁺型の不純物層からなるソース領域１２
とが形成されていると共に、半導体基板１０の上におけ
る延長ドレイン領域１１とソース領域１２との間には熱
酸化膜１３を介してゲート電極１４が形成されており、
半導体基板１０における延長ドレイン領域１１とソース
領域１２との間はチャネル領域として機能する。

【０００５】延長ドレイン領域１１の表面部にはｐ^-型
の不純物層からなるｐ型領域１５が形成されており、該
ｐ型領域１５は半導体基板１０と電気的に接続されてお
り、これによって、ｐ型領域１５は半導体基板１０と同
電位に設定される。延長ドレイン領域１１の中央部には
ｎ⁺型の不純物層からなるドレインコンタクト領域１６
が形成され、該ドレインコンタクト領域１６は熱酸化膜
１３及びその上の絶縁膜１７を貫通して延びるドレイン
電極１８と接続されている。

【０００６】半導体基板１０の表面部にはｐ⁺型の不純
物層からなる基板コンタクト領域１９がソース領域１２
と隣接するように形成されており、該基板コンタクト領
域１９は半導体基板１０と電気的に接続されている。基
板コンタクト領域１９及びソース領域１２はソース電極
２０に接続されており、これによって、ソース領域１２
は半導体基板１０と同電位に設定される。

【０００７】半導体基板１０の表面部におけるソース領
域１２と延長ドレイン領域１１との間には、ｐ型の不純
物層からなるアンチパンチスルー領域２１が形成されて
おり、該アンチパンチスルー領域２１は、延長ドレイン
領域１１に高電圧が印加されたときにチャネル領域の方
に延びてくる空乏層がソース領域１２と接触して短絡状
態（パンチスルー状態）になることを防止する。

【０００８】従来の半導体装置においては、延長ドレイ
ン領域１１にドレイン電極１８を介して高電圧が印加さ
れると、延長ドレイン領域１１と、ｐ型領域１５及び半
導体基板１０とは逆バイアス状態になるため、延長ドレ
イン領域１１とｐ型領域１５との接合部及び延長ドレイ
ン領域１１と半導体基板１０との接合部から空乏層が拡
がる。そして、この空乏層の絶縁耐圧によってＭＯＳ型
トランジスタの高耐圧特性が実現される。

【０００９】特に、延長ドレイン領域１１の表面部にｐ
型領域１１を設けることにより、基板表面近傍部におけ
る空乏層の拡がりを大きくし、これによって、高耐圧特
性の向上を図っている。

【００１０】

【発明が解決しようとする課題】ところで、前記従来の
構造を有する半導体装置においては、高耐圧特性を実現
するために、延長ドレイン領域１１と半導体基板１０と
の接合部から拡がる空乏層の領域を大きくする必要があ
り、そのためには、延長ドレイン領域１１における不純
物濃度は低いことが好ましい。

【００１１】一方、チャネル領域が導通状態になると
き、つまりＭＯＳ型トランジスタが動作する際に、延長
ドレイン領域１１とソース領域１２との間に多くの電流
が流れるようにするために、延長ドレイン領域１１の抵
抗を下げてオン抵抗を低減する必要がある。そして、延
長ドレイン領域１１の抵抗を下げるためには、延長ドレ
イン領域１１の不純物濃度を高くすることが好ましい。

【００１２】ところが、延長ドレイン領域１１の不純物
濃度を高くすると、延長ドレイン領域１１に半導体基板
１０に対して逆バイアスとなる電圧が印加されたときに
拡がる空乏層の領域が小さくなり、高耐圧特性が損なわ
れてしまうという問題があるので、延長ドレイン領域１
１の不純物濃度を高くすることはできない。

【００１３】以上のように、前記従来の半導体装置にお
いては、高耐圧特性の確保とオン抵抗の低減との両立を
図ることができないという問題がある。

【００１４】また、前記従来の半導体装置においては、
ｎ型の延長ドレイン領域１１、ｐ型の半導体基板１０及
びｎ型のソース領域１２によってｎｐｎ型の寄生トラン
ジスタが形成され、該寄生トランジスタが動作すること
によってラッチアップ現象が発生し易いという問題があ
る。すなわち、オンからオフになるスイッチング動作時
に、延長ドレイン領域１１と半導体基板１０との間に形
成される接合容量に対する充放電が発生するため、延長
ドレイン領域１１からソース領域１２に対してノイズ電
流が流れ、該ノイズ電流がきっかけとなって寄生トラン
ジスタが動作する。このため、ラッチアップ現象が発生
して、延長ドレイン領域１１からソース領域１２に許容
量を超える電流が流れるので、半導体装置が破壊する恐
れがある。

【００１５】以上のように、前記従来の半導体装置にお
いては、ラッチアップ現象が発生し易いため、動作信頼
性が低いという問題もある。

【００１６】前記に鑑み、本発明は、高耐圧特性の確保
とオン抵抗の低減との両立を図ることができると共にラ
ッチアップ現象を防止できるようにすることを目的とす
る。

【００１７】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、第１導電型の半導体基
板の表面部に形成された絶縁層と、絶縁層の上に形成さ
れた第１導電型の第１の半導体層と、第１の半導体層
に、底部が絶縁層と接するように形成された第２導電型
のドレイン領域と、第１の半導体層に形成された第２導
電型のソース領域と、ドレイン領域の表面部に形成され
た第１導電型の第２の半導体層とを備えている。

【００１８】本発明に係る半導体装置によると、ドレイ
ン領域とソース領域とが非導通状態のときにドレイン領
域に高電圧が印加されると、空乏層はドレイン領域と第
１及び第２の半導体層との各接合部から拡がるが、ドレ
イン領域の底部が絶縁層と接しているため、空乏層は第
１の半導体層の内部において横方向（基板面方向）に拡
がるので、ドレイン領域、第１及び第２の半導体層は、
ほぼ全領域に亘って空乏化される。このため、ドレイン
領域からソース領域に向かって電流が流れなくなるた
め、ＭＯＳ型トランジスタの高耐圧特性が向上するの
で、ドレイン領域の不純物濃度を高くしてオン抵抗を低
減することが可能になる。

【００１９】また、ドレイン領域の底部が絶縁層に接し
ているため、ドレイン領域と第１の半導体層との間の接
触面積ひいては接合容量が小さくなるので、スイッチン
グ動作時における接合容量への充放電が低減する。この
ため、接合容量への充放電に起因するノイズ電流が流れ
難くなるので、ラッチアップ現象が防止される。

【００２０】従って、本発明に係る半導体装置による
と、高耐圧特性の確保とオン抵抗の低減との両立を図る
ことができると共に、ラッチアップ現象を防止すること
ができる。

【００２１】本発明に係る半導体装置において、絶縁層
の厚さは１μｍ以上に設定されていることが好ましい。

【００２２】このようにすると、絶縁耐圧特性として８
００Ｖ以上が得られるため、通常のデバイスにおける絶
縁耐圧特性を満たすことができる。

【００２３】本発明に係る半導体装置において、第１の
半導体層と第２の半導体層とは電気的に接続されている
ことが好ましい。

【００２４】このように、第１の半導体層と第２の半導
体層とが電気的に接続された構造を有していると、ドレ
イン領域に第１の半導体層に対して逆バイアスとなる電
圧が印加されたときに、ドレイン領域と第１及び第２の
半導体層との各接合部から空乏層が確実に拡がるため、
ＭＯＳ型トランジスタの高耐圧特性が向上する。

【００２５】本発明に係る半導体装置の製造方法は、第
１導電型の半導体基板の表面部に絶縁層を形成する工程
と、絶縁層の上に第１導電型の第１の半導体層を形成す
る工程と、第１の半導体層に、底部が絶縁層と接するよ
うに第２導電型のドレイン領域を形成する工程と、第１
の半導体層に第２導電型のソース領域を形成する工程
と、ドレイン領域の表面部に第１導電型の第２の半導体
層を形成する工程とを備えている。

【００２６】本発明に係る半導体装置の製造方法による
と、第１導電型の半導体基板の表面部に絶縁層を形成し
た後、該絶縁層の上に第１導電型の第１の半導体層を形
成し、その後、該第１の半導体層に、底部が絶縁層と接
するように形成された第２導電型のドレイン領域を形成
する工程を備えているため、高耐圧特性の確保とオン抵
抗の低減との両立を図ることができると共にラッチアッ
プ現象を防止できる本発明に係る半導体装置を確実に製
造することができる。

【００２７】本発明に係る半導体装置の製造方法におい
て、絶縁層の厚さを１μｍ以上に設定することが好まし
い。

【００２８】このようにすると、絶縁耐圧特性として８
００Ｖ以上が得られるため、通常のデバイスにおける絶
縁耐圧特性を満たすことができる。

【００２９】

【発明の実施の形態】以下、本発明の一実施形態に係る
半導体装置について、図１〜図５を参照しながら説明す
る。

【００３０】図１に示すように、ｐ^-型の半導体基板１
００の表面部にはシリコン酸化膜からなる絶縁層１０１
が形成されており、該絶縁層１０１の上にはｐ^-型の不
純物層からなるｐ型半導体層（第１の半導体層）１０２
が形成されている。尚、ｐ型半導体層１０２の厚さとし
ては６〜８μｍ程度が好ましく、絶縁層１０１の厚さと
しては１〜３μｍ程度が好ましい。

【００３１】ｐ型半導体層１０２には、底部が絶縁層１
０１と接するようにｎ^-型の不純物層からなる延長ドレ
イン領域１０３が形成されていると共に、ｐ型半導体層
１０２の表面部にはｎ⁺型の不純物層からなるソース領
域１０４が形成されている。延長ドレイン領域１０３の
底部が絶縁層１０１と接しているため、延長ドレイン領
域１０３の厚さは６〜８μｍ程度になる。

【００３２】ｐ型半導体層１０２の上における延長ドレ
イン領域１０３とソース領域１０４との間にはゲート絶
縁膜１０５を介してゲート電極１０６が形成されてお
り、ｐ型半導体層１０２における延長ドレイン領域１０
３とソース領域１０４との間の領域はチャネル領域とし
て機能する。

【００３３】延長ドレイン領域１０３の表面部にはｐ^-
型の不純物層からなるｐ型領域（第２の半導体層）１０
７が形成されており、該ｐ型領域１０７はｐ型半導体層
１０２と電気的に接続されており、該ｐ型領域１０７は
ｐ型半導体層１０２と同電位に設定される。延長ドレイ
ン領域１１の中央部にはｎ⁺型の不純物層からなるドレ
インコンタクト領域１０８が形成されており、該ドレイ
ンコンタクト領域１０８はｐ型半導体層１０２の上に形
成された絶縁膜１０９を貫通して延びるドレイン電極１
１０と接続されている。

【００３４】ｐ型半導体層１０２の表面部にはｐ⁺型の
不純物層からなる基板コンタクト領域１１１がソース領
域１０４と隣接するように形成されており、該基板コン
タクト領域１１１はｐ型半導体層１０２と電気的に接続
されている。基板コンタクト領域１１１及びソース領域
１０４は絶縁膜１０９を貫通して延びるソース電極１１
２と接続されており、これによって、ソース領域１０４
はｐ型半導体層１０２と同電位に設定される。

【００３５】ソース領域１０４及び基板コンタクト領域
１１１を覆うようにｐ型の不純物層からなるアンチパン
チスルー領域１１３が形成されており、該アンチパンチ
スルー領域１１３は、延長ドレイン領域１０３に高電圧
が印加されたときにチャネル領域の方に延びてくる空乏
層がソース領域１０４と接触してパンチスルー現象が発
生する事態を防止する。

【００３６】本発明の一実施形態に係る半導体装置によ
ると、ｐ型半導体層１０２及び半導体基板１００の電位
は基準電位に設定されているため、チャネル領域が導通
状態になってＭＯＳ型トランジスタがオン状態になる
と、電流は、ドレインコンタクト領域１０８から延長ド
レイン領域１０３におけるｐ型領域１０７よりも下側の
領域を通ってソース領域１０４に流れる。

【００３７】また、チャネル領域が非導通状態のとき、
つまりＭＯＳ型トランジスタがオフ状態のときに、延長
ドレイン領域１０３に高電圧が印加されると、延長ドレ
イン領域１０３は、ｐ型領域１０７及びｐ型半導体層１
０２に対して逆バイアス状態になるので、図２に示すよ
うに、空乏層は、ｐ型領域１０７と延長ドレイン領域１
０３との接合部及びｐ型半導体層１０２と延長ドレイン
領域１０３との接合部からそれぞれ拡がる。

【００３８】ところが、延長ドレイン領域１０３の底部
は絶縁層１０１と接しているため、空乏層はｐ型半導体
層１０２の内部において横方向（基板面方向）に拡がる
ので、ｐ型領域１０７、延長ドレイン領域１０３、及び
ｐ型半導体層１０２におけるソース・ドレイン間の領域
は、ほぼ全領域に亘って空乏化される。従って、ドレイ
ンコンタクト領域１０８からソース領域１０４に向かっ
て電流が流れなくなるので、ＭＯＳ型トランジスタの高
耐圧特性が確保される。

【００３９】また、ｐ型半導体層１０２と半導体基板１
００との間には、シリコン酸化膜からなり絶縁性の高い
絶縁層１０１が介在しているため、延長ドレイン領域１
０３に高電圧が印加されたときに、延長ドレイン領域１
０３から半導体基板１００に向かって電流が流れないの
で、ＭＯＳ型トランジスタの高耐圧特性は一層向上す
る。

【００４０】また、横方向に拡がる空乏層がアンチパン
チスルー領域１１３に達したときには、空乏層のソース
領域１０４の方への拡がりは、ｐ型半導体層１０２より
も不純物濃度の高いアンチパンチスルー領域１１３によ
り阻止されるため、パンチスルー現象は防止される。

【００４１】さらに、延長ドレイン領域１０３の底部が
絶縁層１０１に接しているため、延長ドレイン領域１０
３とｐ型半導体層１０２との間の接触面積ひいては接合
容量が小さくなるので、スイッチング動作時における接
合容量への充放電が低減する。このため、接合容量への
充放電に起因するノイズ電流が流れ難くなるので、ラッ
チアップ現象が防止される。

【００４２】図３は、絶縁層１０１の厚さと絶縁耐圧特
性との関係、つまり絶縁層１０１の厚さと、延長ドレイ
ン領域１０３とソース領域１０４及び半導体基板１００
との間の耐圧との関係を示す実験結果を示している。
尚、図３は、延長ドレイン領域１０３にはリンイオンを
３×１０¹²／ｃｍ²のドーズ量でドーピングすると共
に、ｐ型領域１０７にはボロンイオンを１．５×１０¹³
／ｃｍ²のドーズ量でドーピングしたときの実験結果で
ある。

【００４３】図３において、黒丸は絶縁層１０１の厚さ
が０μｍであるときつまり絶縁層１０１が設けられてい
ない従来例の場合を示しており、白丸は本実施形態の場
合を示している。従って、図３から、絶縁層１０１を設
けると絶縁耐圧特性が向上することが分かる。

【００４４】ところで、１００Ｖの交流電圧が供給され
る電気製品において電源電圧がオフされると、電気製品
には瞬間的に５００Ｖ〜６００Ｖの電圧が印加されるの
で、通常のデバイスにおいては、絶縁耐圧特性としては
８００Ｖ以上が要求される。また、図３から、絶縁層１
０１の厚さを１μｍ以上に設定すると、絶縁耐圧特性と
しては８００Ｖ以上が得られることが分かる。従って、
絶縁層１０１の厚さを１μｍ以上に設定すると、通常の
デバイスにおける絶縁耐圧特性を満たすことができる。

【００４５】図４は、延長ドレイン領域１０３における
リンイオンのドーズ量と絶縁耐圧特性との関係を示して
いる。尚、図４は、半導体基板１００における不純物濃
度を１×１０¹⁴〜２×１０¹⁴／ｃｍ³程度に設定し、延
長ドレイン領域１０３の厚さを６μｍに設定し、絶縁層
１０１の厚さを２μｍに設定した場合の実験結果を示し
ている。また、図４の実験結果は、ｐ型領域１０７にド
ーピングされるボロンイオンのドーズ量を変化させて、
延長ドレイン領域１０３に対するリンイオンのドーズ量
と絶縁耐圧特性との関係を測定したものであって、図４
において、実線はドーズ量が１．０×１０¹²／ｃｍ²の
場合を示し、破線はドーズ量が１．５×１０¹³／ｃｍ²
の場合を示し、一点鎖線はドーズ量が２．０×１０¹²／
ｃｍ²の場合を示している。

【００４６】図４から分かるように、延長ドレイン領域
１０３に対するリンイオンのドーズ量とｐ型領域１０７
に対するボロンイオンのドーズ量とは互いに依存する関
係を持っている。その理由は、絶縁耐圧特性は接合部か
ら拡がる空乏層の拡がり程度に依存するため、望ましい
空乏層領域を形成するためには、延長ドレイン領域１０
３の不純物濃度及びｐ型領域１０７の不純物濃度をそれ
ぞれ最適化する必要があるからである。

【００４７】図４に基づいて、絶縁耐圧特性が最も高く
なるように、延長ドレイン領域１０３のドーズ量及びｐ
型領域１０７のドーズ量を選択することが好ましい。

【００４８】図５は、延長ドレイン領域１０３に対する
リンイオンのドーズ量と、ＭＯＳ型トランジスタのオン
動作時における抵抗特性比（図１に示す本実施形態に係
る半導体装置のオン抵抗／図９に示す従来例に係る半導
体装置のオン抵抗）との関係を示している。図５に示す
実験結果は、従来例では絶縁層は存在しないのに対し
て、本実施形態では絶縁層１０１の厚さを２μｍに設定
し、延長ドレイン領域１０３に対するリンイオンのドー
ズ量を３〜６×１０¹²／ｃｍ²に設定し、ｐ型領域１０
７に対するボロンイオンのドーズ量を１〜２×１０¹³／
ｃｍ²に設定し、その他の条件については本実施形態と
従来例とで同様に設定した場合の実験結果である。ま
た、図５の実験結果は、ｐ型領域１０７にドーピングさ
れるボロンイオンのドーズ量を変化させて、延長ドレイ
ン領域１０３に対するリンイオンのドーズ量と抵抗特性
比との関係を測定したものであって、図５において、実
線はドーズ量が１．０×１０¹²／ｃｍ²の場合を示し、
破線はドーズ量が１．５×１０ ¹³／ｃｍ²の場合を示
し、一点鎖線はドーズ量が２．０×１０¹²／ｃｍ²の場
合を示している。

【００４９】図５から分かるように、延長ドレイン領域
１０３に対するリンイオンのドーズ量が多い場合ほど、
またｐ型領域１０７に対するボロンイオンのドーズ量が
少ない場合ほど、抵抗特性比が小さくなるので、本実施
形態の効果は大きくなる。

【００５０】以下、本発明の一実施形態に係る半導体装
置の製造方法について、図６、図７（ａ）〜（ｃ）及び
図８（ａ）〜（ｃ）を参照しながら説明する。

【００５１】まず、ステップＳＡ１において、図７
（ａ）に示すように、表面に、シリコン酸化膜からなり
例えば２μｍの厚さを持つ絶縁層１０１が形成されてい
るｐ^-型の半導体基板１００と、ｐ^-型の不純物層から
なり例えば６μｍの厚さを持つｐ型半導体層１０２とを
張り合わせてＳＯＩ型半導体基板を形成する。尚、ＳＯ
Ｉ型半導体基板の形成方法としては、半導体基板１００
とｐ型半導体層１０２とを張り合わせる代わりに、ｐ^-
型の半導体基板に酸素イオンをドーピングして、ｐ ^-型
の半導体基板１００とｐ^-型の半導体層１０２との間に
シリコン酸化膜からなる絶縁層１０１を形成してもよ
い。

【００５２】次に、ステップＳＡ２において、ｐ型半導
体層１０２にｎ型の不純物をイオン注入した後、熱拡散
を行なうことにより、図７（ｂ）に示すように、ｎ^-型
の不純物層からなる延長ドレイン領域１０３をその底部
が絶縁層１０１と接するように形成する。延長ドレイン
領域１０３の形成方法の一例としては、ｐ型半導体層１
０２にリンイオンを３〜５×１０¹²／ｃｍ²のドーズ量
及び１００〜１５０ｋｅＶの注入エネルギーでイオン注
入した後、１２００℃の温度下で３００〜５００分程度
の熱処理を行なう方法が挙げられる。

【００５３】次に、ステップＳＡ３において、延長ドレ
イン領域１０３にｐ型の不純物をイオン注入した後、熱
拡散を行なうことにより、図７（ｂ）に示すように、延
長ドレイン領域１０３の表面部にｐ^-型の不純物層から
なるｐ型領域１０７を形成する。ｐ型領域１０７の厚さ
としては０．７〜１．０μｍの範囲が好ましい。ｐ型領
域１０７の厚さが前記の範囲よりも小さい場合には、Ｍ
ＯＳ型トランジスタの耐圧特性が低くなり、ｐ型領域１
０７の厚さが前記の範囲よりも大きい場合には、延長ド
レイン領域１０３における不純物濃度が低下してオン抵
抗が高くなってしまう。

【００５４】次に、ステップＳＡ４において、ｐ型半導
体層１０２にｐ型の不純物をイオン注入した後、熱拡散
を行なうことにより、図７（ｂ）に示すように、ｐ型半
導体層１０２の表面部にｐ型の不純物層からなるアンチ
パンチスルー領域１１３を形成する。アンチパンチスル
ー領域１１３の形成条件の一例としては、ボロンイオン
を３〜５×１０¹³／ｃｍ²程度のドーズ量でイオン注す
る方法が挙げられる。

【００５５】次に、ステップＳＡ５において、ｐ型半導
体層１０２の上にシリコン酸化膜及びポリシリコン膜を
順次形成した後、これらシリコン酸化膜及びポリシリコ
ン膜をパターニングすることにより、図７（ｃ）に示す
ように、ｐ型半導体層１０２の上に、シリコン酸化膜か
らなるゲート絶縁膜１０５を介してポリシリコン膜から
なるゲート電極１０６を形成する。

【００５６】次に、ステップＳＡ６において、延長ドレ
イン領域１０３にｎ型の不純物をイオン注入すると共
に、アンチパンチスルー領域１１３にｎ型の不純物をイ
オン注入した後、熱拡散を行なうことにより、図８
（ａ）に示すように、延長ドレイン領域１０３の中央部
にｎ⁺型の不純物層からなるドレインコンタクト領域１
０７を形成すると共に、アンチパンチスルー領域１１３
にｎ⁺型の不純物層からなるソース領域１０４を形成す
る。

【００５７】次に、ステップＳＡ７において、アンチパ
ンチスルー領域１１３にｐ型の不純物をイオン注入した
後、熱拡散を行なうことにより、図８（ａ）に示すよう
に、ｐ⁺型の不純物層からなる基板コンタクト領域１１
１をソース領域１０４と隣接するように形成する。

【００５８】次に、ステップＳＡ８において、ｐ型半導
体層１０２及び延長ドレイン領域１０３の上に全面に亘
って絶縁膜１０９を形成した後、該絶縁膜１０９に対し
て選択的エッチングを行なうことにより、図８（ｂ）に
示すように、絶縁膜１０９にコンタクトホール１０９ａ
を形成する。

【００５９】次に、ステップＳＡ９において、絶縁膜１
０９の上に導電膜をコンタクトホール１０９ａが埋め込
まれるように堆積した後、該導電膜をパターニングする
ことにより、図８（ｃ）に示すように、ドレインコンタ
クト領域１０７と接続するドレイン電極１１０を形成す
ると共に、基板コンタクト領域１１１及びソース領域１
０４と接続するソース電極１１２を形成する。

【００６０】尚、以上説明したステップのうち、ステッ
プＳＡ３及びステップＳＡ４以外のステップについて
は、ＣＭＯＳトランジスタの製造方法において通常行な
われているプロセスである。従って、ＣＭＯＳトランジ
スタの製造方法の通常のプロセスにステップＳＡ３及び
ステップＳＡ４を付加することにより、本発明の一実施
形態に係る高耐圧ｎチャネル型ＭＯＳトランジスタを製
造することができる。

【００６１】高耐圧トランジスタと低耐圧トランジスタ
とを同一基板上に形成する場合には、高耐圧トランジス
タと低耐圧トランジスタとを互いに異なる回路領域に形
成してもよいし、高耐圧トランジスタと低耐圧トランジ
スタとを例えばトレンチ分離領域により分離することに
より同じ回路領域に形成してもよい。

【００６２】後者の場合には、ステップＳＡ１とステッ
プＳＡ２との間に、ＳＯＩ基板の表面部にトレンチ領域
を形成する工程を追加することが好ましい。

【００６３】

【発明の効果】本発明に係る半導体装置によると、第１
導電型の半導体基板の表面部に形成された絶縁層と、該
絶縁層の上に形成された第１導電型の第１の半導体層
と、該第１の半導体層に底部が絶縁層と接するように形
成された第２導電型のドレイン領域とを備えているた
め、ＭＯＳ型トランジスタの高耐圧特性の確保とオン抵
抗の低減との両立を図ることができると共にラッチアッ
プ現象を防止することができる。

【００６４】本発明に係る半導体装置の製造方法による
と、高耐圧特性の確保とオン抵抗の低減との両立を図る
ことができると共にラッチアップ現象を防止できる本発
明に係る半導体装置を確実に製造することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体装置の断面図
である。

【図２】本発明の一実施形態に係る半導体装置において
延長ドレインに高電圧が印加されたときに空乏層が拡が
る状態を示す断面図である。

【図３】本発明の一実施形態に係る半導体装置におい
て、絶縁層の厚さと絶縁耐圧特性との関係を示す特性図
である。

【図４】本発明の一実施形態に係る半導体装置におい
て、延長ドレイン領域におけるリンイオンのドーズ量と
絶縁耐圧特性との関係を示す特性図である。

【図５】本発明の一実施形態に係る半導体装置におい
て、延長ドレイン領域に対するリンイオンのドーズ量
と、ＭＯＳ型トランジスタのオン動作時の抵抗特性比と
の関係を示す特性図である。

【図６】本発明の一実施形態に係る半導体装置の製造方
法を示すフロー図である。

【図７】（ａ）〜（ｃ）は、本発明の一実施形態に係る
半導体装置の製造方法の各工程を示す断面図である。

【図８】（ａ）〜（ｃ）は、本発明の一実施形態に係る
半導体装置の製造方法の各工程を示す断面図である。

【図９】従来の半導体装置の断面図である。

【符号の説明】

１００半導体基板１０１絶縁層１０２ｐ型半導体層１０３延長ドレイン領域１０４ソース領域１０５ゲート絶縁膜１０６ゲート電極１０７ｐ型領域１０８ドレインコンタクト領域１０９絶縁膜１０９ａコンタクトホール１１０ドレイン電極１１１基板コンタクト領域１１２ソース電極

フロントページの続きＦターム(参考） 5F040 DA18 DA22 DA27 DC01 EB01 EB12 EC07 ED09 EF18 EM01 EM02 EM03 5F110 AA07 AA13 BB04 BB12 CC02 DD13 DD24 EE09 FF02 GG02 GG24 GG32 GG52 HJ01 HJ04 HJ13 HJ23 HM12 NN02 NN62 NN65 QQ17

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の表面部に形成
された絶縁層と、前記絶縁層の上に形成された第１導電型の第１の半導体
層と、前記第１の半導体層に、底部が前記絶縁層と接するよう
に形成された第２導電型のドレイン領域と、前記第１の半導体層に形成された第２導電型のソース領
域と、前記ドレイン領域の表面部に形成された第１導電型の第
２の半導体層とを備えていることを特徴とする半導体装
置。
【請求項２】前記絶縁層の厚さは１μｍ以上に設定さ
れていることを特徴とする請求項１に記載の半導体装
置。
【請求項３】前記第１の半導体層と前記第２の半導体
層とは電気的に接続されていることを特徴とする請求項
１に記載の半導体装置。
【請求項４】第１導電型の半導体基板の表面部に絶縁
層を形成する工程と、前記絶縁層の上に第１導電型の第１の半導体層を形成す
る工程と、前記第１の半導体層に、底部が前記絶縁層と接するよう
に第２導電型のドレイン領域を形成する工程と、前記第１の半導体層に第２導電型のソース領域を形成す
る工程と、前記ドレイン領域の表面部に第１導電型の第２の半導体
層を形成する工程とを備えていることを特徴とする半導
体装置の製造方法。
【請求項５】前記絶縁層の厚さを１μｍ以上に設定す
ることを特徴とする請求項４に記載の半導体装置の製造
方法。