JPS5949702B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5949702B2 JPS5949702B2 JP53156601A JP15660178A JPS5949702B2 JP S5949702 B2 JPS5949702 B2 JP S5949702B2 JP 53156601 A JP53156601 A JP 53156601A JP 15660178 A JP15660178 A JP 15660178A JP S5949702 B2 JPS5949702 B2 JP S5949702B2
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- 239000000758 substrate Substances 0.000 claims description 18
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】
本発明は半導体集積回路に関するもので、特に寄生サイ
リスタ効果の低減または除去を行い、かつ、同一基板上
にバイポーラトランジスタも形成するに適した相補形の
ＭＯＳ形半導体装置を提供するものである。
リスタ効果の低減または除去を行い、かつ、同一基板上
にバイポーラトランジスタも形成するに適した相補形の
ＭＯＳ形半導体装置を提供するものである。
一般に相補形ＭＯＳＦＥＴ（電界効果トランジスタ）回
路（略してＣＭＯＳ回路）はその構造−ヒ、寄生のサイ
リスタ効果が発生しやすく信頼性的に問題である。
路（略してＣＭＯＳ回路）はその構造−ヒ、寄生のサイ
リスタ効果が発生しやすく信頼性的に問題である。
そこでサイリスタ効果を防止する方法として、第１図の
例に示されるような構造が特開昭５０−９８７９１号等
において提案されている。第１図において、１はｎ形の
基板、２はｐウェル、３はサイリスタ効果を防止するた
めのカット層で、４−１、４−２はｐチャンネルＭＯＳ
トランジスタのソースおよびドレイン、５−１、５−２
はｎチャンネルＭＯＳトランジスタのソースおよびドレ
イン、６−１、６−２はゲート酸化膜、Ｔ−１、７−２
はゲートである。
例に示されるような構造が特開昭５０−９８７９１号等
において提案されている。第１図において、１はｎ形の
基板、２はｐウェル、３はサイリスタ効果を防止するた
めのカット層で、４−１、４−２はｐチャンネルＭＯＳ
トランジスタのソースおよびドレイン、５−１、５−２
はｎチャンネルＭＯＳトランジスタのソースおよびドレ
イン、６−１、６−２はゲート酸化膜、Ｔ−１、７−２
はゲートである。
第１図においてｐ゛のカット層３がない場合が、極く通
常のＣＭＯＳ回路であり、たとえば５−２、２、１、４
−２のｎｐｎｐ構造によるサイリスタ効果が発生する。
常のＣＭＯＳ回路であり、たとえば５−２、２、１、４
−２のｎｐｎｐ構造によるサイリスタ効果が発生する。
このように第１図ではカット層３を設けることにより、
ｐチャンネルトランジスタのソースまたはドレイン４−
１、４−２と基板１とｐウェル２とで形成される寄生ｐ
ｎｐトランジスタの電流増巾率を小さくすることによつ
て寄生サイリスタ効果を防止しているが、ｐウェル２の
直下にはｎ形基板１が存在しており、このｎ形基板を通
つて電流が流れる可能性があり、寄生サイリスタ効果は
皆無とはいえない。ＣＮＯＳにおける寄生サイリスタ効
果はＣＭＯＳ半導体集積回路の信頼性にとつて最も大き
な問題の１つでこれをなくすることが極めて重要となつ
ている。したがつて本発明は上記寄生サイリスタ効果を
除去した相補形のＭＯＳ形トランジスタを提供すると共
に同一基板上にバイポーラトランジスタを容易に形成で
きる構造を特徴とするものである。
ｐチャンネルトランジスタのソースまたはドレイン４−
１、４−２と基板１とｐウェル２とで形成される寄生ｐ
ｎｐトランジスタの電流増巾率を小さくすることによつ
て寄生サイリスタ効果を防止しているが、ｐウェル２の
直下にはｎ形基板１が存在しており、このｎ形基板を通
つて電流が流れる可能性があり、寄生サイリスタ効果は
皆無とはいえない。ＣＮＯＳにおける寄生サイリスタ効
果はＣＭＯＳ半導体集積回路の信頼性にとつて最も大き
な問題の１つでこれをなくすることが極めて重要となつ
ている。したがつて本発明は上記寄生サイリスタ効果を
除去した相補形のＭＯＳ形トランジスタを提供すると共
に同一基板上にバイポーラトランジスタを容易に形成で
きる構造を特徴とするものである。
以下実施例を用いて本発明の詳細を説明する。第２図、
第３図に本発明の実施例にかかる半導体集積回路の要部
構造を示す。第２図は本発明の一実施例の相補形ＭＯＳ
形トランジスタの断面図である。
第３図に本発明の実施例にかかる半導体集積回路の要部
構造を示す。第２図は本発明の一実施例の相補形ＭＯＳ
形トランジスタの断面図である。
図中、１１はｐ形半導体基板、１３はｐ形基板上に設け
られたｎ形エピタキシヤル層、１２はｐ形基板とｎ形エ
ピタキシヤル層との間に設けられたｐウエル１６よりも
高濃度であるｐ形高濃度埋込み層で、ｐ形の高濃度のウ
オール１４と接しており、ｎチヤンネルトランジスタを
つつみ込むように形成されている。１５はｎ形エピタキ
シヤル層の残された部分で、この領域は必ずしも完全に
残る必要はない。
られたｎ形エピタキシヤル層、１２はｐ形基板とｎ形エ
ピタキシヤル層との間に設けられたｐウエル１６よりも
高濃度であるｐ形高濃度埋込み層で、ｐ形の高濃度のウ
オール１４と接しており、ｎチヤンネルトランジスタを
つつみ込むように形成されている。１５はｎ形エピタキ
シヤル層の残された部分で、この領域は必ずしも完全に
残る必要はない。
１６はｎチヤンネルトランジスタの基板となるｐウエル
領域、１７，１８は各々ｎチヤンネルトランジスタのソ
ースおよびドレインである。
領域、１７，１８は各々ｎチヤンネルトランジスタのソ
ースおよびドレインである。
また１９，２０は各々ｐチヤンネルトランジスタのソー
スおよびドレインで、ｐ形の高濃度領域で形成されてい
る。次に２１，２３はそれぞれｎチヤンネルトランジス
タおよびｐチヤンネルトランジスタのゲート酸化膜であ
り、２２，２４はそれぞれｎチヤンネルトランジスタお
よびｐチヤンネルトランジスタのゲート電極である。２
５は酸化膜である。
スおよびドレインで、ｐ形の高濃度領域で形成されてい
る。次に２１，２３はそれぞれｎチヤンネルトランジス
タおよびｐチヤンネルトランジスタのゲート酸化膜であ
り、２２，２４はそれぞれｎチヤンネルトランジスタお
よびｐチヤンネルトランジスタのゲート電極である。２
５は酸化膜である。
第２図の構造を従来の第１図の相補形のＭＯＳ形トラン
ジスタの構造と比較すると、第１図の構造では側面だけ
にしか高濃度のウオールが存在しないのに比べ、本発明
の実施例の場合にはｎチヤンネルトランジスタの下部に
も高濃度のｐ形埋込み層１２がウオールとして存在する
ために、エピタキシヤル層１３をコレクタとし、ｐウエ
ル１６をベースとし、１７または１８のｎ形高濃度領域
をエミツタとする寄生のＮｐｎトランジスタの直流電流
増巾率が極めて小さくなり、したがつてサイリスタ効果
を完全に防止するごとができる。さらに本発明の第２の
特徴は第３図の実施例に示すようにｐ形基板上にｎ形エ
ピタキシヤル層を形成していることから同一基板上に同
時にバイポーラトランジスタを形成して相補形ＭＯＳト
ランジスタとバイポーラトランジスタを有する複合化集
積回路が容易に形成できることにある。第３図において
、１１〜２５は第２図のそれと同一であり、２６はコレ
クタでｎ形エピタキシヤル層１３より成る。２７はベー
ス領域で、ｐチヤンネルトランジスタのソースおよびド
レイン１９，２０と同時に形成することができる。
ジスタの構造と比較すると、第１図の構造では側面だけ
にしか高濃度のウオールが存在しないのに比べ、本発明
の実施例の場合にはｎチヤンネルトランジスタの下部に
も高濃度のｐ形埋込み層１２がウオールとして存在する
ために、エピタキシヤル層１３をコレクタとし、ｐウエ
ル１６をベースとし、１７または１８のｎ形高濃度領域
をエミツタとする寄生のＮｐｎトランジスタの直流電流
増巾率が極めて小さくなり、したがつてサイリスタ効果
を完全に防止するごとができる。さらに本発明の第２の
特徴は第３図の実施例に示すようにｐ形基板上にｎ形エ
ピタキシヤル層を形成していることから同一基板上に同
時にバイポーラトランジスタを形成して相補形ＭＯＳト
ランジスタとバイポーラトランジスタを有する複合化集
積回路が容易に形成できることにある。第３図において
、１１〜２５は第２図のそれと同一であり、２６はコレ
クタでｎ形エピタキシヤル層１３より成る。２７はベー
ス領域で、ｐチヤンネルトランジスタのソースおよびド
レイン１９，２０と同時に形成することができる。
また２８，２９はｎチヤンネルトランジスタのソースお
よびドレイン１７，１８と同時に形成したエミツタおよ
びコレクタ電極取り出し領域である。３０はｎ形の高濃
度埋込み領域で、ｎ形エピタキシヤル層を成長させる前
にあらかじめｐ形基板に−デポジシヨンしておくことに
より形成することができる。
よびドレイン１７，１８と同時に形成したエミツタおよ
びコレクタ電極取り出し領域である。３０はｎ形の高濃
度埋込み領域で、ｎ形エピタキシヤル層を成長させる前
にあらかじめｐ形基板に−デポジシヨンしておくことに
より形成することができる。
４１〜４７は各領域の電極である。
このように、本発明によればＣＭＯＳ回路の寄生ＭＯＳ
効果をほぼ完全になくすることができるとともに、ＣＭ
ＯＳ回路とバイポーラトランジスタとの一体化も容易に
実現することができる。
効果をほぼ完全になくすることができるとともに、ＣＭ
ＯＳ回路とバイポーラトランジスタとの一体化も容易に
実現することができる。
次に第４図に本発明の半導体集積回路の製造工程の一部
を示す。まず（４）に示すようにｐ形基板１１にｐ形不
純物とｎ形不純物を相前後して選択的に添加せしめる。
なおこの時ｐ形不純物を添加した部分は将来、ｎチヤン
ネルＭＯＳ形トランジスタの下部のウオールとなる埋込
み層１２部分で、ｎ形不純物を添加した部分は将来バイ
ポーラトランジスタのコレクタ埋込領域３０となる部分
である。
を示す。まず（４）に示すようにｐ形基板１１にｐ形不
純物とｎ形不純物を相前後して選択的に添加せしめる。
なおこの時ｐ形不純物を添加した部分は将来、ｎチヤン
ネルＭＯＳ形トランジスタの下部のウオールとなる埋込
み層１２部分で、ｎ形不純物を添加した部分は将来バイ
ポーラトランジスタのコレクタ埋込領域３０となる部分
である。
次に（３）に示すようにｎ形エピタキシヤル層１５を気
相成長させる。
相成長させる。
その後Ｃ）に示すようにｐ形の高濃度拡散を選択的に行
いｎチヤンネルＭＯＳ形トランジスタの側面のウオール
およびバイポーラトランジスタの分離領域１４を形成す
る。しかる後（有）に示すようにｐ形のウオール１４で
囲まれた領域に側面のウオールに接するようにｎ形ＭＯ
Ｓトランジスタ用のｐウエル１６を形成する。この後は
通常のＭＯＳ形トランジスタおよびバイポーラトランジ
スタの形成と同様にソースおよびドレイン、ゲート酸化
膜、ゲート電瓢ベース、エミツタ等の形成を行い、第２
図、第３図に示す構成を得る。バイポーラトランジスタ
のベースおよびエミツタの形成については、前述したよ
うにベースはｐチヤンネルトランジスタのソースおよび
ドレインと同時に、エミツタはｎチヤンネルトランジス
タのソースおよびドレインと同時に形成することができ
る。以上のように、本発明によれば、寄生サイリスタ効
果の全くない信頼性の高い相補形のＭＯＳトランジスタ
を得ることができる。
いｎチヤンネルＭＯＳ形トランジスタの側面のウオール
およびバイポーラトランジスタの分離領域１４を形成す
る。しかる後（有）に示すようにｐ形のウオール１４で
囲まれた領域に側面のウオールに接するようにｎ形ＭＯ
Ｓトランジスタ用のｐウエル１６を形成する。この後は
通常のＭＯＳ形トランジスタおよびバイポーラトランジ
スタの形成と同様にソースおよびドレイン、ゲート酸化
膜、ゲート電瓢ベース、エミツタ等の形成を行い、第２
図、第３図に示す構成を得る。バイポーラトランジスタ
のベースおよびエミツタの形成については、前述したよ
うにベースはｐチヤンネルトランジスタのソースおよび
ドレインと同時に、エミツタはｎチヤンネルトランジス
タのソースおよびドレインと同時に形成することができ
る。以上のように、本発明によれば、寄生サイリスタ効
果の全くない信頼性の高い相補形のＭＯＳトランジスタ
を得ることができる。
さらに、本発明はバイポーラトランジスタとＣＭＯＳ回
路との一体化が容易にでき、アナログ回路とデイジタル
回路を同一半導体集積回路チツプ上に形成するような場
合に極めて有用である。
路との一体化が容易にでき、アナログ回路とデイジタル
回路を同一半導体集積回路チツプ上に形成するような場
合に極めて有用である。
第１図は従来のＣＭＯＳ回路を示す構造断面図、第２図
は本発明の一実施例のＣＭＯＳ構造断面図．第３図は本
発明の他の実施例のＣＭＯＳとバイポーラトランジスタ
の一体構造断面図、第４図Ａ〜Ｄは本発明の一実施例の
半導体集積回路の要部製造工程断面図である。 １１・・・・・・ｐ形半導体基板、１２・・・・・・ｐ
形高濃度埋込み層、１３・・・・・・ｎ形エピタキシャ
ル層、１４・・・・・・ ｐ形ウオール、１６・・・・
・・ｐウエル領域、ＩＴ，ｌ８・・・・・・ ｎチヤン
ネルトランジスタのソース，ドレイン、１９，２０・・
・・・・ ｐチャンネルトランジスタのソース、ドレイ
ン、２１，２３・・・・・・ゲート酸化膜、２２，２４
・・・・・・ゲート電極、２６・・・・・・コレクタ、
２Ｔ・・・・・・ベース領域、２８・・・・・・エミツ
タ。
は本発明の一実施例のＣＭＯＳ構造断面図．第３図は本
発明の他の実施例のＣＭＯＳとバイポーラトランジスタ
の一体構造断面図、第４図Ａ〜Ｄは本発明の一実施例の
半導体集積回路の要部製造工程断面図である。 １１・・・・・・ｐ形半導体基板、１２・・・・・・ｐ
形高濃度埋込み層、１３・・・・・・ｎ形エピタキシャ
ル層、１４・・・・・・ ｐ形ウオール、１６・・・・
・・ｐウエル領域、ＩＴ，ｌ８・・・・・・ ｎチヤン
ネルトランジスタのソース，ドレイン、１９，２０・・
・・・・ ｐチャンネルトランジスタのソース、ドレイ
ン、２１，２３・・・・・・ゲート酸化膜、２２，２４
・・・・・・ゲート電極、２６・・・・・・コレクタ、
２Ｔ・・・・・・ベース領域、２８・・・・・・エミツ
タ。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の半導体基板の主面上に設けた第２導電
形の半導体層と、前記基板と前記半導体層との界面近傍
の所定の領域に設けた第１導電形の高濃度埋込み領域と
、前記半導体層の表面より、前記半導体基板まで到達し
、且つ前記埋込領域の周辺に前記埋込領域に接して設け
た第１導電形のウォール領域と、前記ウォール領域と前
記埋込領域にかこまれた領域内に設けた第１導電形の前
記埋込領域よりも低濃度である第１導電形のウェル領域
と、前記ウェル領域内に設けた第２導電形のソースおよ
びドレイン領域と、前記第２導電形のソース領域とドレ
イン領域の間の前記ウェル領域の表面上に設けた第１の
ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けた第１
ゲート電極と、前記ウォール領域でとりかこんだ領域外
の前記半導体層の表面近傍に設けた第１導電形のソース
およびドレイン領域と、前記第１導電形のソース領域と
ドレイン領域間の前記半導体層の表面上に設けた第２の
ゲート絶縁膜と、前記第２のゲート絶縁膜上に設けた第
２のゲート電極とを有することを特徴とする半導体集積
回路装置。 ２ バイポーラトランジスタを半導体基板上に設けたこ
とを特徴とする特許請求の範囲第１項に記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53156601A JPS5949702B2 (ja) | 1978-12-18 | 1978-12-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53156601A JPS5949702B2 (ja) | 1978-12-18 | 1978-12-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5582461A JPS5582461A (en) | 1980-06-21 |
| JPS5949702B2 true JPS5949702B2 (ja) | 1984-12-04 |
Family
ID=15631305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53156601A Expired JPS5949702B2 (ja) | 1978-12-18 | 1978-12-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949702B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124269A (ja) * | 1982-01-21 | 1983-07-23 | Nec Corp | 相補型絶縁ゲート電界効果半導体装置の製造方法 |
| JPS58192359A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
| JPS6074468A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | 半導体装置 |
| JPS60140748A (ja) * | 1983-12-27 | 1985-07-25 | Rohm Co Ltd | 半導体装置 |
| JP3308505B2 (ja) * | 1999-04-19 | 2002-07-29 | セイコーインスツルメンツ株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 |
-
1978
- 1978-12-18 JP JP53156601A patent/JPS5949702B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5582461A (en) | 1980-06-21 |
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