JPH0357266A - Ｂｉ―ＭＯＳ半導体装置及びその製造方法 - Google Patents
Ｂｉ―ＭＯＳ半導体装置及びその製造方法Info
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- JPH0357266A JPH0357266A JP19327489A JP19327489A JPH0357266A JP H0357266 A JPH0357266 A JP H0357266A JP 19327489 A JP19327489 A JP 19327489A JP 19327489 A JP19327489 A JP 19327489A JP H0357266 A JPH0357266 A JP H0357266A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基板上のバイポーラ１・ランジスタ
領域に形或されたバイポーラトランジスタと、半導体基
板上のＭＯＳトランジスタ領域に形成されたＭＯＳトラ
ンジスタとにより構成されたＢｉ−ＭＯＳ半導体装置お
よびその製造方法に関するものである。
領域に形或されたバイポーラトランジスタと、半導体基
板上のＭＯＳトランジスタ領域に形成されたＭＯＳトラ
ンジスタとにより構成されたＢｉ−ＭＯＳ半導体装置お
よびその製造方法に関するものである。
論理凹路において少ない消費電力と速い動作速度を得る
ために、ＮチャネルとＰチャネルの絶縁ゲート型電界効
果トランジスタ（以ｆ１それぞれＮＭＯＳおよびＰＭＯ
Ｓと略称する）を含む相補型回路であるＣ Ｍ Ｏ Ｓ
（ＣｏＩ１ｐｌｅａ＋ｅｎＬａｒｙ−ＭＯＳ）に加え
てＮＰＮ型バイポーラトランジスタを同一半導体基板上
に混在させたＢ ｉ−ＣＭＯＳ半導体装置が従来から用
いられている。また、異なる論理閾値と電源電圧とを有
する回路、例えばＥ Ｃ Ｌ （Ｅｍｌｔｉｅｒ Ｃｏ
ｕｐｌｅｄ Ｌｏｇｉｃ）論理回路とＣＭＯＳ論理回路
とを同一基板上に構成したＢｉ−ＣＭＯＳ半導体装置も
従来から知られている。
ために、ＮチャネルとＰチャネルの絶縁ゲート型電界効
果トランジスタ（以ｆ１それぞれＮＭＯＳおよびＰＭＯ
Ｓと略称する）を含む相補型回路であるＣ Ｍ Ｏ Ｓ
（ＣｏＩ１ｐｌｅａ＋ｅｎＬａｒｙ−ＭＯＳ）に加え
てＮＰＮ型バイポーラトランジスタを同一半導体基板上
に混在させたＢ ｉ−ＣＭＯＳ半導体装置が従来から用
いられている。また、異なる論理閾値と電源電圧とを有
する回路、例えばＥ Ｃ Ｌ （Ｅｍｌｔｉｅｒ Ｃｏ
ｕｐｌｅｄ Ｌｏｇｉｃ）論理回路とＣＭＯＳ論理回路
とを同一基板上に構成したＢｉ−ＣＭＯＳ半導体装置も
従来から知られている。
第３図はこのような従来のＢｉ−ＣＭＯＳより成る半導
体集積回路装置の一部概略断面図である。
体集積回路装置の一部概略断面図である。
この半導体集積回路装置は同一基板上にＮＰＮ型バイポ
ーラトランジスタ１００，ＰＭＯＳ２００，ＮＭＯ Ｓ
３ ０ ０が形成されている。この半導体集積回路装
置の構造を、第４Ａ図〜第４Ｄ図を参照してその製造方
法を述べつつ説明する。
ーラトランジスタ１００，ＰＭＯＳ２００，ＮＭＯ Ｓ
３ ０ ０が形成されている。この半導体集積回路装
置の構造を、第４Ａ図〜第４Ｄ図を参照してその製造方
法を述べつつ説明する。
Ｐ型半導体基板１上のバイポーラトランジスタ語域Ａお
よびＣＭＯＳトランジスタ領域Ｂに選択的にイオン注入
後、熱処理を施すことによりＮ＋坐埋め込み層２ａ，２
ｂを形成し、またＮＰＮ型バイポーラトランジスタ１０
０の分離領域となるＰ型埋め込み層３を、選択的イオン
注入後、熱処理を施すことによりＮ＋型埋め込み層２ａ
を囲むように形或する（第４Ａ図）。次に、Ｎ＋型埋め
込み層２ａ，２ｂ及びＰ型埋め込み層３を覆うようにＮ
型エピタキシャル層４を形戊する（第４Ｂ図）。次に、
Ｎ型エビタキシャル層４上のＣＭＯＳ領域Ｂ中のＮＭＯ
Ｓ領域Ｂ，およびＮＰＮ型バイポーラトランジスター０
０の分離領域となる部分に遺択的にイオン注入し熱処理
を施すことにより、Ｐ型ウェル領域５，Ｐ型拡散領域６
を形成する（第４Ｃ図）。残ったＮ型エビタキシャル層
４がＮ型ウェル領域７となる。ＮＭＯＳ領域Ｂ のａ Ｐ型ウェル領域５は、Ｎ型ウェル領域７およびＮ＋型埋
め込み層２ｂによりＰ型半導体基板１から分離されてい
る。また、バイポーラトランジスタ領域ＡのＮ型ウェル
領域７はＰ型埋め込み層３およびＰ型拡散領域６により
ＰＭＯＳ領域Ｂ，のＮ型ウェル領域７と分離されている
。
よびＣＭＯＳトランジスタ領域Ｂに選択的にイオン注入
後、熱処理を施すことによりＮ＋坐埋め込み層２ａ，２
ｂを形成し、またＮＰＮ型バイポーラトランジスタ１０
０の分離領域となるＰ型埋め込み層３を、選択的イオン
注入後、熱処理を施すことによりＮ＋型埋め込み層２ａ
を囲むように形或する（第４Ａ図）。次に、Ｎ＋型埋め
込み層２ａ，２ｂ及びＰ型埋め込み層３を覆うようにＮ
型エピタキシャル層４を形戊する（第４Ｂ図）。次に、
Ｎ型エビタキシャル層４上のＣＭＯＳ領域Ｂ中のＮＭＯ
Ｓ領域Ｂ，およびＮＰＮ型バイポーラトランジスター０
０の分離領域となる部分に遺択的にイオン注入し熱処理
を施すことにより、Ｐ型ウェル領域５，Ｐ型拡散領域６
を形成する（第４Ｃ図）。残ったＮ型エビタキシャル層
４がＮ型ウェル領域７となる。ＮＭＯＳ領域Ｂ のａ Ｐ型ウェル領域５は、Ｎ型ウェル領域７およびＮ＋型埋
め込み層２ｂによりＰ型半導体基板１から分離されてい
る。また、バイポーラトランジスタ領域ＡのＮ型ウェル
領域７はＰ型埋め込み層３およびＰ型拡散領域６により
ＰＭＯＳ領域Ｂ，のＮ型ウェル領域７と分離されている
。
次に、所定の位置に分離酸化膜８を形成する（第４Ｄ図
）。その後、周知の方法により、パイポーラトランジス
タ領域ＡのＮ型ウェル領域７にコンタクト領域であるＮ
＋型拡散層９を形成するとともに、ベースを４Ｍ或する
Ｐ型拡散層１０およびエミッタを構成するＮ型拡散層１
１を形或し、ＮＰＮ型バイポーラトランジスター００を
形成する。また、周知の方法によりＮＭＯＳ領域Ｂ の
ａ Ｐ型ウェル領域５上にゲート酸化膜を介してゲート電極
１２を設けるとともに、その両側にＮ型ソース・ドレイ
ン領域１３を形成し、ＮＭＯＳ３００を形或する。また
、周知の方法によりＰＭＯＳ厨域Ｂ，のＮ型ウェル領域
７上にゲート酸化膜を介してゲート電極１４を設けると
ともに、その両側にＰ型ソース・ドレイン領域１５を形
成し、ＰＭＯＳ２００を形或する。このようにして、第
３図に示したＢｉ−ＣＭＯＳ半導体装置が形或される。
）。その後、周知の方法により、パイポーラトランジス
タ領域ＡのＮ型ウェル領域７にコンタクト領域であるＮ
＋型拡散層９を形成するとともに、ベースを４Ｍ或する
Ｐ型拡散層１０およびエミッタを構成するＮ型拡散層１
１を形或し、ＮＰＮ型バイポーラトランジスター００を
形成する。また、周知の方法によりＮＭＯＳ領域Ｂ の
ａ Ｐ型ウェル領域５上にゲート酸化膜を介してゲート電極
１２を設けるとともに、その両側にＮ型ソース・ドレイ
ン領域１３を形成し、ＮＭＯＳ３００を形或する。また
、周知の方法によりＰＭＯＳ厨域Ｂ，のＮ型ウェル領域
７上にゲート酸化膜を介してゲート電極１４を設けると
ともに、その両側にＰ型ソース・ドレイン領域１５を形
成し、ＰＭＯＳ２００を形或する。このようにして、第
３図に示したＢｉ−ＣＭＯＳ半導体装置が形或される。
従来のＢ ｉ−ＣＭＯＳ半導体装置などのＢｉ−ＭＯＳ
半導体装置は以上のように構成されており、ＮＭＯＳ３
００のＮ型ソース・ドレイン領域１３，Ｐ型ウェル領域
５およびＮ＋型埋め込み層２ｂにより寄生ＮＰＮ トラ
ンジスタが形成される。
半導体装置は以上のように構成されており、ＮＭＯＳ３
００のＮ型ソース・ドレイン領域１３，Ｐ型ウェル領域
５およびＮ＋型埋め込み層２ｂにより寄生ＮＰＮ トラ
ンジスタが形成される。
ところで、前述した製造工程において、Ｎ＋型埋め込み
層２ｂ形成後に行われる熱処理のためＮ＋型埋め込み層
２ｂからＰ型ウェル領域５中にＮ型の不純物の拡散が生
じ、Ｎ＋型埋め込み層２ｂとの界面付近のＰ型ウェル領
域５のＰ型不純物濃度が薄くなる。また、Ｐ型ウェル領
域５はイオン注入後、熱処理により形或するため、Ｐ型
ウェル領域５の底部付近、つまりＮ＋型埋め込み層２ｂ
との界面付近のＰ型不純物濃度が薄くなる。このことは
、前記寄生ＮＰＮ ｌ−ランジスタのベース所域の不純
物濃度が薄くなることを意味する。その結果、寄生トラ
ンジスタの耐圧が悪くなる。これを防止するためには寄
生ＮＰＮ ｌ−ランジスタのベースとなるＰ型ウェル領
域５の厚さを厚＜（４μｍ以上）すればよい。しかし、
Ｐ型ウェル賄域５の厚さとＮＰＮ型バイポーラトランジ
スタ１００のコレクタとなるＮ型ウェル領域７の厚さと
は等しいので、Ｐ型ウェル領域５の厚さを厚くするとＮ
ＰＮ型バイポーラトランジスタ１００のコレクタ（Ｎ型
ウェル領域７）の厚さも厚くなる。そのため、ＮＰＮ型
バイポーラトランジスタ１００の遮断周波数の低下等を
招き、高性能化が図れないという問題点があった。
層２ｂ形成後に行われる熱処理のためＮ＋型埋め込み層
２ｂからＰ型ウェル領域５中にＮ型の不純物の拡散が生
じ、Ｎ＋型埋め込み層２ｂとの界面付近のＰ型ウェル領
域５のＰ型不純物濃度が薄くなる。また、Ｐ型ウェル領
域５はイオン注入後、熱処理により形或するため、Ｐ型
ウェル領域５の底部付近、つまりＮ＋型埋め込み層２ｂ
との界面付近のＰ型不純物濃度が薄くなる。このことは
、前記寄生ＮＰＮ ｌ−ランジスタのベース所域の不純
物濃度が薄くなることを意味する。その結果、寄生トラ
ンジスタの耐圧が悪くなる。これを防止するためには寄
生ＮＰＮ ｌ−ランジスタのベースとなるＰ型ウェル領
域５の厚さを厚＜（４μｍ以上）すればよい。しかし、
Ｐ型ウェル賄域５の厚さとＮＰＮ型バイポーラトランジ
スタ１００のコレクタとなるＮ型ウェル領域７の厚さと
は等しいので、Ｐ型ウェル領域５の厚さを厚くするとＮ
ＰＮ型バイポーラトランジスタ１００のコレクタ（Ｎ型
ウェル領域７）の厚さも厚くなる。そのため、ＮＰＮ型
バイポーラトランジスタ１００の遮断周波数の低下等を
招き、高性能化が図れないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、バイポーラトランジスタの性能を低下させる
ことなく、ＭＯＳトランジスタのウェル領域を薄くした
Ｂｉ−ＭＯＳ半導体装置を得ることを目的とする。
たもので、バイポーラトランジスタの性能を低下させる
ことなく、ＭＯＳトランジスタのウェル領域を薄くした
Ｂｉ−ＭＯＳ半導体装置を得ることを目的とする。
この発明に係るＢｔ−ＭＯＳ半導体装置は、第１導電型
の半導体基板上のバイポーラ１・ランジスタ領域に形成
されたバイポーラトランジスタと、ＭＯＳトランジスタ
領域に形成されたＭＯＳトランジスタとにより構成され
たＢｉ−ＭＯＳ半導体装置であって、ＭＯＳトランジス
タは、半導体抽阪上に形成された第２導電型の比較的高
不純物濃度の埋め込み層と、埋め込み層上に形成され、
埋め込み層を含んだ分離層で囲まれた第１導電型のウェ
ル領域と、ウェル領域の埋め込み層との界面付近に形成
された第１導電型の比較的高不純物濃度の高濃度層とを
備えている。
の半導体基板上のバイポーラ１・ランジスタ領域に形成
されたバイポーラトランジスタと、ＭＯＳトランジスタ
領域に形成されたＭＯＳトランジスタとにより構成され
たＢｉ−ＭＯＳ半導体装置であって、ＭＯＳトランジス
タは、半導体抽阪上に形成された第２導電型の比較的高
不純物濃度の埋め込み層と、埋め込み層上に形成され、
埋め込み層を含んだ分離層で囲まれた第１導電型のウェ
ル領域と、ウェル領域の埋め込み層との界面付近に形成
された第１導電型の比較的高不純物濃度の高濃度層とを
備えている。
一方、この発明に係るＢｉ−ＭＯＳ半導体装置の製造方
法は、第１導電型の半導体基板上のバイポーラトランジ
スタ領域に形成されたバイポーラトランジスタと、ＭＯ
Ｓトランジスタ領域に形成されたＭＯＳトランジスタよ
り構成されるＢｉ−ＭＯＳ半導体装置の製造方法であっ
て、半導体基阪を準備する工程と、半導体基板上のバイ
ポーラトランジスタ領域とＭＯＳトランジスタ領域に第
２導電型で比較的高不純物濃度の埋め込み層をそれぞれ
同時に形或する工程と、半導体基板上のバイポーラトラ
ンジスタ領域およびＭＯＳトランジスタ頭域に形或され
た埋め込み層上に第２導電型で比較的低不純物扇度の第
１のウェル領域をそれぞれ同時に形成する工程と、第１
のウェル領域内に、埋め込み層および第１のウェル領域
により半導体基板から分離された第２導電型の第２のウ
ェル領域を形成する工程と、第２のウェル領域の埋め込
み層との界面付近に第２導電型で比較的高不純物濃度の
高濃度層を形成する工程とを備えている。
法は、第１導電型の半導体基板上のバイポーラトランジ
スタ領域に形成されたバイポーラトランジスタと、ＭＯ
Ｓトランジスタ領域に形成されたＭＯＳトランジスタよ
り構成されるＢｉ−ＭＯＳ半導体装置の製造方法であっ
て、半導体基阪を準備する工程と、半導体基板上のバイ
ポーラトランジスタ領域とＭＯＳトランジスタ領域に第
２導電型で比較的高不純物濃度の埋め込み層をそれぞれ
同時に形或する工程と、半導体基板上のバイポーラトラ
ンジスタ領域およびＭＯＳトランジスタ頭域に形或され
た埋め込み層上に第２導電型で比較的低不純物扇度の第
１のウェル領域をそれぞれ同時に形成する工程と、第１
のウェル領域内に、埋め込み層および第１のウェル領域
により半導体基板から分離された第２導電型の第２のウ
ェル領域を形成する工程と、第２のウェル領域の埋め込
み層との界面付近に第２導電型で比較的高不純物濃度の
高濃度層を形成する工程とを備えている。
この発明においては、埋め込み層上に形成され、該埋め
込み層を含んだ分離層で囲まれた第１の導電型のウェル
領域と、該ウェル領域と埋め込み層との界面付近に形成
された第１導電型の比較的高不純物濃度の高濃度層とを
備えているので、埋め込み層形成後に熱処理を施して埋
め込み層がらウェル領域に第２導電型の不純物が拡散し
てもウェル領域の第１導電型の不純物が低濃度になるこ
とがな＜、ＭＯＳトランジスタ領域にＭＯＳトランジス
タを形成した場合に形成される寄生トランジスタのベー
ス領域の厚さを厚くすることなく該寄生トランジスタの
耐圧を維持することができる。
込み層を含んだ分離層で囲まれた第１の導電型のウェル
領域と、該ウェル領域と埋め込み層との界面付近に形成
された第１導電型の比較的高不純物濃度の高濃度層とを
備えているので、埋め込み層形成後に熱処理を施して埋
め込み層がらウェル領域に第２導電型の不純物が拡散し
てもウェル領域の第１導電型の不純物が低濃度になるこ
とがな＜、ＭＯＳトランジスタ領域にＭＯＳトランジス
タを形成した場合に形成される寄生トランジスタのベー
ス領域の厚さを厚くすることなく該寄生トランジスタの
耐圧を維持することができる。
第１図はこの発明の一実施例に係るＢｉ−ＣＭＯＳ半導
体装置を示す断面図である。図において、第３図に示し
た従来装置との棺違点は、ＮＭＯ Ｓ３００のＰ型ウェ
ル賄域５とＮ＋型埋め込み層２ｂ及びＰＭＯＳ２００の
Ｎ型ウェル領域７との界面付近のＰ型ウェル領域５中に
高不純物濃度領域であるＰ＋型領域２０を形或したこと
である。その他の構或は従来と同様である。
体装置を示す断面図である。図において、第３図に示し
た従来装置との棺違点は、ＮＭＯ Ｓ３００のＰ型ウェ
ル賄域５とＮ＋型埋め込み層２ｂ及びＰＭＯＳ２００の
Ｎ型ウェル領域７との界面付近のＰ型ウェル領域５中に
高不純物濃度領域であるＰ＋型領域２０を形或したこと
である。その他の構或は従来と同様である。
第１図に示したＢｉ−ＣＭＯＳ半導体装置の構造を、第
２Ａ図〜第２Ｃ図を参魚してその製造方法を述べつつ説
明する。従来装置と同様、Ｐ型半導体基板１上のバイポ
ーラトランジスタ領域ＡにＮ＋型埋め込み層２ａを、Ｃ
ＭＯＳ領域ＢにＮ＋型埋め込み層２ｂを形或し、かつＮ
ＰＮ型バイポーラトランジスター００の分離領域となる
Ｐ型埋め込み層３をＮ＋型埋め込み層２ａを囲むように
形成する。その後、Ｎ＋型埋め込み層２ａ，２ｂ及びＰ
型埋め込み層３を覆うように厚さ３μｍ以下のＮ型エピ
タキシャル層４を形成する（第２Ａ図）。次に、従来同
ｔｉ Ｎ型エビタキシャル層４上のＮＭＯＳ領域Ｂ に
Ｐ型ウェル領域５を、Ｐ〜１ａ ＯＳ領域ＢｂにＮ型ウェル領域７を、ＮＰＮ型バイポー
ラトランジスター００の分離領域を形成すべき領域にＰ
型拡散領域６を各々形成した後、表面の所要の位置に分
離酸化膜８を選択的に形成する（第２Ｂ図）。
２Ａ図〜第２Ｃ図を参魚してその製造方法を述べつつ説
明する。従来装置と同様、Ｐ型半導体基板１上のバイポ
ーラトランジスタ領域ＡにＮ＋型埋め込み層２ａを、Ｃ
ＭＯＳ領域ＢにＮ＋型埋め込み層２ｂを形或し、かつＮ
ＰＮ型バイポーラトランジスター００の分離領域となる
Ｐ型埋め込み層３をＮ＋型埋め込み層２ａを囲むように
形成する。その後、Ｎ＋型埋め込み層２ａ，２ｂ及びＰ
型埋め込み層３を覆うように厚さ３μｍ以下のＮ型エピ
タキシャル層４を形成する（第２Ａ図）。次に、従来同
ｔｉ Ｎ型エビタキシャル層４上のＮＭＯＳ領域Ｂ に
Ｐ型ウェル領域５を、Ｐ〜１ａ ＯＳ領域ＢｂにＮ型ウェル領域７を、ＮＰＮ型バイポー
ラトランジスター００の分離領域を形成すべき領域にＰ
型拡散領域６を各々形成した後、表面の所要の位置に分
離酸化膜８を選択的に形成する（第２Ｂ図）。
次に、ＮＭＯＳ領域Ｂ のみを開口したレジスａ
ト３０を形成し、レジスト３０をマスクとして、分離酸
化膜８越しに高エネルギー（２００ｋｅｙ〜６００ｋｅ
ｖ）で、ボロン（１×１０１２〜３×１． Ｏ ｌ３ｃ
ｍ−２）を注入する。すると、Ｐ型ウェル領域５とＮ＋
型哩め込み層２ｂ及びＮ型ウェル領域７との界面付近の
Ｐ型ウェル領域５中に第２Ｃ図に示すように、高不純物
濃度のＰ 型領域２０が形成される。その後、従来と同
様周知の方法により各素子の能動領域を形成することに
よりＮＰＮ型バイポーラトランジスタ１００，ＰＭＯＳ
２００，ＮＭＯＳ３００が形成され、第１図に示したＢ
ｉ−ＣＭＯＳ半導体装置が得られる。
化膜８越しに高エネルギー（２００ｋｅｙ〜６００ｋｅ
ｖ）で、ボロン（１×１０１２〜３×１． Ｏ ｌ３ｃ
ｍ−２）を注入する。すると、Ｐ型ウェル領域５とＮ＋
型哩め込み層２ｂ及びＮ型ウェル領域７との界面付近の
Ｐ型ウェル領域５中に第２Ｃ図に示すように、高不純物
濃度のＰ 型領域２０が形成される。その後、従来と同
様周知の方法により各素子の能動領域を形成することに
よりＮＰＮ型バイポーラトランジスタ１００，ＰＭＯＳ
２００，ＮＭＯＳ３００が形成され、第１図に示したＢ
ｉ−ＣＭＯＳ半導体装置が得られる。
上記各素子の能動領域形成工程において、熱処理が施さ
れ、Ｎ＋型埋め込み層２ｂからＰ型ウェル領域５中に不
純物が拡散されるが、あらかじめ不純物濃度の濃いＰ
型領域２０を設けているので、Ｐ型ウェル領域５のＮ＋
型埋め込゛み層２ｂとの界面のＰ型不純物濃度が著しく
低くなることはない。つまり、Ｎ型ソース・ドレイン領
域１３Ｐ型ウェル領域５およびＮ＋型埋め込み層２ｂに
より構成される寄生ＮＰＮ ｈランジスタのベース領域
の不純物濃度が著しく低下することがなくなり、前述の
ようにＮ型エピタキシャル層４の厚さを薄くシても（３
μｍ以下）、寄生トランジスタの耐圧が悪化することが
ない。従って、従来のように寄生ＮＰＮトランジスタの
耐圧を維持するため該寄生１・ランジスタのベースの厚
さをより厚くする必要がない。その結果、Ｎ型エビタキ
シャル層４、つまりＮＰＮ型バイポーラトランジスタ１
００ベース領域となるＮ型ウェル領域７の厚さは厚くな
らないので、ＮＰＮ型バイポーラトランジスタ１００の
遮断周波数が低下する等、その性能か低下することはな
い。また、Ｎ型エピタキシャル層４を前述のように薄く
することができるので、装置自体の小型化も図れる。ま
た、Ｐ型ウェル領域５とＮ型ウェル領域７との界面付近
にもＰ型領域２０を形成しているので、Ｎ型ソース・ド
レイン領域１３とＰ型ウェル領域５とＮ型ウェル領域７
とで形成される横方向のＮＰＮトランジスタのベース領
域の不純物濃度も高くなり、該ＮＰＮトランジスタの耐
圧も向上する。
れ、Ｎ＋型埋め込み層２ｂからＰ型ウェル領域５中に不
純物が拡散されるが、あらかじめ不純物濃度の濃いＰ
型領域２０を設けているので、Ｐ型ウェル領域５のＮ＋
型埋め込゛み層２ｂとの界面のＰ型不純物濃度が著しく
低くなることはない。つまり、Ｎ型ソース・ドレイン領
域１３Ｐ型ウェル領域５およびＮ＋型埋め込み層２ｂに
より構成される寄生ＮＰＮ ｈランジスタのベース領域
の不純物濃度が著しく低下することがなくなり、前述の
ようにＮ型エピタキシャル層４の厚さを薄くシても（３
μｍ以下）、寄生トランジスタの耐圧が悪化することが
ない。従って、従来のように寄生ＮＰＮトランジスタの
耐圧を維持するため該寄生１・ランジスタのベースの厚
さをより厚くする必要がない。その結果、Ｎ型エビタキ
シャル層４、つまりＮＰＮ型バイポーラトランジスタ１
００ベース領域となるＮ型ウェル領域７の厚さは厚くな
らないので、ＮＰＮ型バイポーラトランジスタ１００の
遮断周波数が低下する等、その性能か低下することはな
い。また、Ｎ型エピタキシャル層４を前述のように薄く
することができるので、装置自体の小型化も図れる。ま
た、Ｐ型ウェル領域５とＮ型ウェル領域７との界面付近
にもＰ型領域２０を形成しているので、Ｎ型ソース・ド
レイン領域１３とＰ型ウェル領域５とＮ型ウェル領域７
とで形成される横方向のＮＰＮトランジスタのベース領
域の不純物濃度も高くなり、該ＮＰＮトランジスタの耐
圧も向上する。
なお、上記実施例では、Ｂｉ−ＣＭＯＳ半導体装置の場
合について説明したが、バイポーラトランジスタ１００
とＰＭＯＳ２００あるいはＮＭＯＳ３００のいずれか一
方を有するＢｉ−ＭＯＳ半導体装置にもこの発明は適用
できる。
合について説明したが、バイポーラトランジスタ１００
とＰＭＯＳ２００あるいはＮＭＯＳ３００のいずれか一
方を有するＢｉ−ＭＯＳ半導体装置にもこの発明は適用
できる。
以上のように、この発明によれば、埋め込み層上に形成
され、埋め込み層を含んだ分離層で囲まれた第１導電型
のウェル領域と、該ウェル領域と埋め込み層との界面付
近に形成された第１導電型の比較的高不純物濃度の高濃
度層とを備えているので、埋め込み層形或後に熱処理を
施して埋め込み層からウェル領域に第２導電型の不純物
が拡散してもウェル領域の第１導電型の不純物が低濃度
になることがなく、ＭＯＳトランジスタ領域にＭＯＳト
ランジスタを形成した場合に形成される寄生ｌ・ランジ
スタのベース領域の厚さを厚くすることなく該寄生トラ
ンジスタの耐圧を維持することができる。
され、埋め込み層を含んだ分離層で囲まれた第１導電型
のウェル領域と、該ウェル領域と埋め込み層との界面付
近に形成された第１導電型の比較的高不純物濃度の高濃
度層とを備えているので、埋め込み層形或後に熱処理を
施して埋め込み層からウェル領域に第２導電型の不純物
が拡散してもウェル領域の第１導電型の不純物が低濃度
になることがなく、ＭＯＳトランジスタ領域にＭＯＳト
ランジスタを形成した場合に形成される寄生ｌ・ランジ
スタのベース領域の厚さを厚くすることなく該寄生トラ
ンジスタの耐圧を維持することができる。
その結果、寄生トランジスタのベース領域の厚さと同じ
厚さを有するバイポーラトランジスタのベース領域の厚
さか厚くならず、パイポーラトランンスタの性能が低下
することがないという効果がある。
厚さを有するバイポーラトランジスタのベース領域の厚
さか厚くならず、パイポーラトランンスタの性能が低下
することがないという効果がある。
第１図はこの発明の一実施例に係るＢｉ−ＣＭＯＳ半導
体装置を示す断面図、第２Ａ図ないし第２Ｃ図はこの発
明の一実施例に係るＢｉ−ＣＭＯＳ ｉｉ導体装置の製
造方法を示す図、第３図は従来のＢｉ−ＣＭＯＳ半導体
装置を示す断面図、第４八図ないし第４Ｄ図は第３図に
示した装置の製造ｌｊ法を示す図である。 図において、１はＰ型半導体基板、２ａおよび２ｂはＮ
＋型埋め込み層、５はＰ型ウェル領域、７はＮ型ウェル
領域、２０はＰ＋型領域、１００はＮＰＮ型バイポーラ
トランジスタ、２００はＰＭＯＳ、３００はＮＭＯＳＳ
Ａはバイポーラトランジスタ領域、ＢはＣ Ｍ Ｏ Ｓ
ｆ／Ｉ域である。 なお、各図中同一符号は同一または相当部分を示す。 手 続 補 正 書 （自発） ２．発明の名称 Ｂｉ−ＭＯＳ半導体装置及びその製造方法３．補正をす
る者 事件との関係
体装置を示す断面図、第２Ａ図ないし第２Ｃ図はこの発
明の一実施例に係るＢｉ−ＣＭＯＳ ｉｉ導体装置の製
造方法を示す図、第３図は従来のＢｉ−ＣＭＯＳ半導体
装置を示す断面図、第４八図ないし第４Ｄ図は第３図に
示した装置の製造ｌｊ法を示す図である。 図において、１はＰ型半導体基板、２ａおよび２ｂはＮ
＋型埋め込み層、５はＰ型ウェル領域、７はＮ型ウェル
領域、２０はＰ＋型領域、１００はＮＰＮ型バイポーラ
トランジスタ、２００はＰＭＯＳ、３００はＮＭＯＳＳ
Ａはバイポーラトランジスタ領域、ＢはＣ Ｍ Ｏ Ｓ
ｆ／Ｉ域である。 なお、各図中同一符号は同一または相当部分を示す。 手 続 補 正 書 （自発） ２．発明の名称 Ｂｉ−ＭＯＳ半導体装置及びその製造方法３．補正をす
る者 事件との関係
Claims (2)
- （１）第１導電型の半導体基板上のバイポーラトランジ
スタ領域に形成されたバイポーラトランジスタと、ＭＯ
Ｓトランジスタ領域に形成されたＭＯＳトランジスタと
により構成されたＢｉ−ＭＯＳ半導体装置であって、 前記ＭＯＳトランジスタは、 前記半導体基板上に形成された第２導電型の比較的高不
純物濃度の埋め込み層と、 前記埋め込み層上に形成され、前記埋め込み層を含んだ
分離層で囲まれた第１導電型のウェル領域と、 前記ウェル領域の前記埋め込み層との界面付近に形成さ
れた第１導電型の比較的高不純物濃度の高濃度層とを備
えたＢｉ−ＭＯＳ半導体装置。 - （２）第１導電型の半導体基板上のバイポーラトランジ
スタ領域に形成されたバイポーラトランジスタと、ＭＯ
Ｓトランジスタ領域に形成されたＭＯＳトランジスタよ
り構成されるＢｉ−ＭＯＳ半導体装置の製造方法であっ
て、 前記半導体基板を準備する工程と、 前記半導体基板上の前記バイポーラトランジスタ領域と
前記ＭＯＳトランジスタ領域に第２導電型で比較的高不
純物濃度の埋め込み層をそれぞれ同時に形成する工程と
、 前記半導体基板上の前記バイポーラトランジスタ領域お
よび前記ＭＯＳトランジスタ領域に形成された前記埋め
込み層上に第２導電型で比較的低不純物濃度の第１のウ
ェル領域をそれぞれ同時に形成する工程と、 前記第１のウェル領域内に、前記埋め込み層および前記
第１のウェル領域により前記半導体基板から分離された
第２導電型の第２のウェル領域を形成する工程と、 前記第２のウェル領域の前記埋め込み層との界面付近に
第２導電型で比較的高不純物濃度の高濃度層を形成する
工程とを備えたＢｉ−ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19327489A JPH0357266A (ja) | 1989-07-26 | 1989-07-26 | Ｂｉ―ＭＯＳ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19327489A JPH0357266A (ja) | 1989-07-26 | 1989-07-26 | Ｂｉ―ＭＯＳ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357266A true JPH0357266A (ja) | 1991-03-12 |
Family
ID=16305214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19327489A Pending JPH0357266A (ja) | 1989-07-26 | 1989-07-26 | Ｂｉ―ＭＯＳ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357266A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0751573A1 (en) * | 1995-06-30 | 1997-01-02 | STMicroelectronics S.r.l. | Integrated power circuit and corresponding manufacturing process |
| JP2003017603A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969094A (ja) * | 1972-11-08 | 1974-07-04 | ||
| JPS58216455A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-07-26 JP JP19327489A patent/JPH0357266A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969094A (ja) * | 1972-11-08 | 1974-07-04 | ||
| JPS58216455A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0751573A1 (en) * | 1995-06-30 | 1997-01-02 | STMicroelectronics S.r.l. | Integrated power circuit and corresponding manufacturing process |
| US5990535A (en) * | 1995-06-30 | 1999-11-23 | Sgs-Thomson Microelectronics, S.R.L. | Power integrated circuit |
| JP2003017603A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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