JPS6235666A - Ｍｏｓトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、素子パターンを微細化して高密度集積化す
るのに好適な特性を有するＭＯＳトランジスタに関する
。

［発明の技術的背景とその問題点］ 従来のＭｏＳトランジスタを、第６図に示すｎＭＯＳト
ランジスタを例にとって説明すると（Ｐ　ｈｙｓｉｃｓ
　ａｎｄ　　Ｔ　ｅｃｈｎｏｌｏａｙ　ｏｆ　　Ｓ　ｅ
ｌｃｏｎｄｕ　−ｃｔｏｒ　　Ｄｅｖｉｃｅｓ、　　Ａ
、　　Ｓ、　　Ｇｒｏｖｅ著、Ａ　　ＷｉｌｅｙＩｎｔ
ｅｒｎａｔｉｏｎａｌ　　Ｅｄｉｔｉｏｎ、　Ｐ、　３
１８　）　、ｐ形のシリコン半導体基板（以下単に半導
体基板という）１の主面にゲート酸化膜（絶縁膜）２を
介して多結晶シリコンからなるゲート電極３が形成され
、このゲート電極３の両側位置に対応した半導体基板１
の主面に、当該半導体基板１とは逆導電形であるｎ形の
ソース領域４およびドレイン領域５が形成されている。

６は中間絶縁膜、７はソース領域４に接続されたソース
電極、８はドレイン領域５に接続されたドレイン１穫で
ある。

そしてソース電極７に対し、ドレイン電極８に正の所要
値のドレイン電圧ＶｄＳを印加し、さらにゲート電極３
に所定のしきい値電圧以上の正のゲート電圧ｖｇＳを印
加するとゲートＮ＃１３直下の半導体基板１の主面にｎ
チャンネルが形成されて、ソース・ドレイン間に電流が
流れ、この電流がドレイン出力電流１ｄとしてドレイン
電極８から取り出される。ドレイン電流１ｄは、第７図
の出力特性に示すようにドレイン電圧ＶｄＳが一定値の
とき、ゲート電圧ＶｇＳの値に依存して変化する。

ところで素子を高密度集積化してチップサイズの縮小を
図り、さらに低消費電力の０ＭＯ８（コンプリメンタリ
モス）ＩＣまで発展させてコスト低減を図る場合に、チ
ャンネル長を短かくする等の素子パターンの微細化が必
要とされる。このとき素子パターンの微細化に伴なって
問題となる重要な特性の一つにソース・ドレイン間の耐
圧特性がある。

この耐圧特性には、ＭＯＳトランジスタがオフ状態のと
きのオフ状態耐圧ＢＶｄ　ｓと、オン状態のときのオン
状態耐圧８Ｖｓｂとの２種類がある（第７図）。

このうち、オフ状態耐圧ＢＶｄｓを決定する要因には、
ソース・ドレイン間のパンチスルー現象と、半導体基板
１およびドレイン領域５間のｐｎ接合耐圧とがあること
が知られている。パンチスルー現象は、ドレイン電圧Ｖ
ｄＳ等の電圧印加によって生ずるドレイン領域５の空乏
層と、ソース領域４の空乏層とが接してソース・ドレイ
ン間のリーク電流が増大する現象であり、ｐｎ接合耐圧
は、ｐｎ接合部におけるアバランシェブレークダウン現
象の発生によって決まる耐圧である。

またオン状態耐圧ＢＶｓｂを決定する要因には、ｎ形ソ
ース領域４、ｐ形半導体基板１、およびｎ形ドレイン領
域５の３領域で形成されるｎｐｎ寄生トランジスタがタ
ーンオンするスイッチバック現象があることが知られて
いる。スイッチバック現象は、チャンネルを流れるソー
ス領域４からの電子が、ドレイン領域５近傍の高電界で
衝突イオン化（ｉｎｐａＣｔ　１ｏｎｉＺａｔｉｏｎ　
＞により電子・正孔対を発生させ、そのうちの正孔が基
板１へ流れ、基板抵抗によりベース電位が上昇して上記
の奇生ト′ランジスタがターンオンする現象である。な
お０ＭＯ８の場合は、チャンネルを流れる電流は正孔に
よって形成され、この正孔の衝突イオン化による電子・
正孔対の発生確率は小さいので、スイッチバック現象は
生じない。

第８図は、上記のような耐圧特性の劣化要因に対し、そ
の要因の発生を防止する手段を施して、耐圧特性の向上
を図ったｎＭＯＳトランジスタの一例を示している（　
Ｉ　Ｅ　３Ｔ　ｒａｎｓ、　Ｅ　ＩｅｃｔｒｏｎＱｅｖ
ｉｃｅｓ、　ｖｏｌ　、　　ＥＤ　−２７，Ｎｏ、　　
２．１１６．３９５〜３９８．１９８０）。

このｎＭＯＳトランジスタは、高不純物濃度のｐ＋半導
体基板１１上に、このｐ＋基板１１よりは低不純物濃度
で、所要厚さのｐエピタキシャル層１１ａを設け、この
ｐエピタキシャル層１１ａ中に、ソース領域４およびド
レイン領域５を形成し、且つドレイン領域５を、ゲート
電極３の真下から離して配置したものである。ドレイン
領域５を、離した部分には、当該ドレイン領域５よりも
低不純物濃度のｎオフセットドレイン領域５ａが形成さ
れている。

そしてｎオフセットドレイン領域５ａの形成により、こ
の領域５ａとｐエピタキシャル層１１ａとの間に形成さ
れるｐｎ障壁層の幅を厚くして、ドレイン領域近傍の電
界を緩和し、オフ状態耐圧ＢＶｄｓの向上を図っている
。またこのようにドレイン領域近傍の電界の緩和により
、衝突イオン化による電子・正孔対の発生率を減少し、
ざらにｐ＋基板１１の部分で基板抵抗を低下させるよう
にしている。そしてこのような手段により、前記のｎｐ
ｎ寄生トランジスタにおけるエミッタからの注入効率を
下げるとともにベース電位の上昇を避け、スイッチバッ
ク現象の発生を防止してオン状態耐圧ＢＶｓｂの向上を
図るようにしている。

しかしながら上記のｎＭＯＳトランジスタは、衝突イオ
ン化により電子・正孔対の発生するｎオフセットドレイ
ン領域５ａの近傍位置から、低抵抗層のｐ＋基板１１ま
での間になおかなりの厚さの高抵抗のｐエピタキシャル
層１１ａが存在する。

このため、ｎｐｎ寄生トランジスタのベース電位の上昇
を適切に抑えることができず、オン状態耐圧ＢＶＳｂを
十分に向上させることができなかった。

そして高抵抗のｐエピタキシャル層１１ａの経路長を短
かくするため、その厚さを薄くしたときには、０ＭＯ３
ＩＣを構成する場合に高抵抗のｐエピタキシャルＦｉ１
１ａ中に、ｏＭＯ３を作り込むためのｎウェル領域を形
成することができなくなってしまうという問題が生じる
。

このため、耐圧特性の向上を図って、素子パターンを微
細化しても当該耐圧特性を所望の特性に保持することか
できるとともに、高密度集積で低消費電力の０ＭＯ３Ｉ
Ｃを適切に構成することのできるＭＯＳトランジスタが
求められていた。

［発明の目的］ この発明はこのような事情に基づいてなされたもので、
短チャンネル化する等の素子パターンの微細化をしても
、耐圧特性を所望の特性に保持することができるととも
に、高密度集積で低消費電力の０ＭＯ８ＩＣを適切に構
成することのできるＭＯＳトランジスタを提供すること
を目的とする。

［発明の概要］ かかる目的を達成するため、この発明に係わるＭＯＳ　
ｌ−ランジスタは、半導体基板の主面にゲート絶縁膜を
介してゲート電極を形成し、該ゲート電極の両側位置に
対応した前記半導体基板の主面に該半導体基板とは逆導
電形のソース領域およびドレイン領域を形成したＭＯＳ
トランジスタにおいて、前記ドレイン領域の界面部にお
ける前記半導体基板の部分に該ドレイン領域とは同一導
電形で且つ低不純物濃度の低不純物ドレイン領域を形成
し、さらに前記ソース領域および低不純物ドレイン領域
と接し、前記半導体基板とは同一導電形で且つ高不純物
濃度の高不純物濃度層を埋設したことを要旨とする。

［発明の実施例］ 以下この発明の一実施例を第１図および第２図に基づい
て説明する。この実施例は、前記第６図のものと同様に
ｎＭＯＳトランジスタに適用されている。なお第１図、
および後述の第３図〜第５図において前記第６図におけ
る部材または部位と同一ないし均等のものは、前記と同
一符号を以って示し、重複した説明を省略する。

まず構成を説明すると、この実施例においては、ｎ＋ド
レイン領域５の界面部における半導体基板１の部分に、
当該ｎ＋ドレイン領域とは同一導電形で、且つ低不純物
濃度ｎの低不純物ドレイン領１戊１２が形成されている
。

また半導体基板１の部分には、当該半導体基板１とは同
一導電形のｐ形で、且つ高不純物濃度ｐ“の高不純物濃
度層１ｂが、ソースｆｉ域４および上記の低不純物ドレ
イン領域１２と接するように埋設されている。

高不純物濃度層１ｂの上部で、ゲート酸化膜２と接する
半導体基板１の主面には、当該半導体基板１と同程度の
低不純物濃度ｐの層が、チャンネル形成１１１ａとして
残されている。第２図（Ａ＞は、上記のように構成され
た半導体基板１の主面Ｘ−ｘ方向の表面濃度分布を示し
ている。

チャンネル形成層１ａの厚さは、電流の流れるチャンネ
ルが形成される厚さだけあれば十分なので、前記第８図
の従来のものと較べると、ｐ“の高不純物濃度層１ｂを
、より一層チャンネルの部分に近づけることができる。

高不純物濃度層１ｂは、ソース領域４および低不純物ド
レイン領域１２の真下から、この内領域４．１２の間に
存在すればよく、半導体基板１の製法としては、次のよ
うな手段をとることができる。

即ち、その手段の１つは、半導体基板１に、ボロンＢ等
のアクセプタ不純物を拡散してｐ＋高不純物濃度層１ｂ
を形成したのら、この上にエピタキシャル法によって、
当該半導体基板１と同程度の不純物８１度ｐを有するチ
ャンネル形成層１ａを形成する方法である。このように
して形成した場合の第１図Ｙ−Ｙ方向の不純物濃度の分
布を第２図（Ｂ）に示す。また、他の手段としては、半
導体基板１に、まずボロンＢ等のアクセプタ不純物によ
りｐ“高不純物濃度の拡散をし、その上にリンＰ等のド
ナー不純物を用いた浅いｎ形の拡散をして、チャンネル
形成層１ａに相当する部分のｐ１高不純物の濃度をｎ不
純物で薄めることにより低不純物濃度ｐのチャンネル形
成層１ａと、ｐ＋高不純物濃度層１ｂを形成する方法で
ある。このようにして形成した場合の第１図Ｙ−Ｙ方向
の不純物濃度の分布を第２図（Ｃ）に示す。

この発明における半導体基板１のＹ−Ｙ方向の不純物濃
度の分布は、上記第２図の（Ｂ）、または（Ｃ）の何れ
でもよく、チャンネル形成層１ａの真下にｐ＋不純物濃
度層１ｂが存在すればよい。

ソース領域４、低不純物ドレイン領域１２およびドレイ
ン領域５は、上記のようにして基板１を形成したのちに
、その半導体基板１の主面の所要位置にドナー不純物を
拡散することにより形成する。

次に作用を説明する。

ソース電極７に対してドレイン電極８に正の所要値のド
レイン電圧ＶｄＳを印加し、またゲート電極３に、しき
い値電圧以上の正のゲート電圧Ｖ９Ｓを印加すると、チ
ャンネル形成層１ａにｎチ１？ンネルが形成され、これ
を流れる電流がゲート電圧ＶｇＳに依存して変化し、ド
レイン電流Ｉｄとしてドレイン電極８から出力される。

このときチャンネル形成層１ａの不純物濃度は、当該半
導体基板１と同程度の低不純物濃度ｐとされているので
、ゲート電圧ＶＱＳのしきい値は、前記第６図のもの等
と同程度の低い値とすることができ、高不純物濃度層１
ｂの埋設には何ら影響を受けることはない。

一方、耐圧特性に関しては、ｐ４′高不純物鈍物層１ｂ
の存在により、ソース・ドレイン間の空乏層の伸びが押
えられる。このため、素子パターンを短チャンネル化し
た場合においてもバンチスルー現象の発生が適切に防止
される。またドレイン領域５の界面部に関しては、低不
純物ドレイン領域１２の形成により、第２図（Ａ）に示
すように傾斜接合とされているので、ｐ＋高不純物濃度
層１ｂとの間に形成されるｐｎ障壁層の幅が厚くなり、
ドレイン領域近傍の電界が緩和される。このためｐｎ接
合耐圧も高耐圧化される。

而してバンチスルー現Φ発生の防止と、ドレイン領域近
傍の電界緩和作用とにより、オフ状態耐圧ＢＶｄ　ｓが
高耐圧化される。

また、ｐ÷高不純物濃度層１ｂの存在により、ｎｐｎ寄
生トランジスタのベース抵抗が下げられ、一方では、前
記のようにドレイン領域近傍の電界緩和により、衝突イ
オン化による電子・正孔対の発生率が減少してｎｐｎ寄
生トランジスタにおけるエミッタからの注入効率が下げ
られる。この結果ベース電位の上昇が抑えられて、ｎｐ
ｎ寄生トランジスタがターンオンするスイッチパック現
象の発生が防止される。而してオン状態耐圧ＢＶＳｂも
高耐圧化される。

このようにして、オフ状態耐圧ＢＶｄｓおよびオン状態
耐圧ＢＶｓｂがともに高耐圧化されて耐圧特性の向上が
図られる。

なお上述の実施例において、低不純物領域は、ドレイン
領域５の界面部のみに形成したが、ソース領域４の界面
部にも、これと同様の低不純物領域を形成してもよい。

ソース領域４の界面部にも低不純物領域を形成すると、
ソース領域４の界面部も傾斜接合となって接合耐圧が高
耐圧化され、ＭＯＳトランジスタ全体の耐圧特性が一層
向上する。

［発明の応用例］ 第３図には、この発明に係わるＭＯＳトランジスタを０
ＭＯ８ＩＣに応用した応用例を示す。

この応用例は、ｎＭＯＳトランジスタを半導体基板１上
に前記第１図のものと同様に形成し、ｎＭＯＳトランジ
スタはｎウェル９内に形成したｎウェル０ＭＯ８ＩＣを
示している。なおこの応用例は、ｎＭＯＳトランジスタ
については、前記したようにスイッチパック現象は発生
せず、比較的耐圧を保持し易いので、ｎＭＯＳトランジ
スタのみについて、この発明に係わる耐圧特性の向上手
段が施された場合を示している。

第３図生得号１Ｃは基板コンタクト領域、１０はフィー
ルド酸化膜であり、またｎＭＯＳトランジスタにおける
符号１４．１５はそれぞれｐ形のソース領域、およびド
レイン領域、１７．１８はそれぞれソース電極およびド
レイン電極、９ａはｎウェルコンタクトｆＪｔｉ２であ
る。

次に上記ｎウェルＣＭＯ８ＩＣのウェーハ製造工程の一
例を第４図の（ａ）〜（ｊ）を用いて説明する。なお以
下の説明において（ａ）〜（ｊ）の各項目記号は、＠４
図の（ａ）〜（ｊ）にそれぞれ対応する。

（ａ）　　ｐ半導体基板１上にフォトエツチング工程を
施し、その一部にリンＰ（ドナー）をイオン注入（〜１
０　個／ｃｍ２）とし、拡散してｎウェル９を形成する
。

（ｂ）　　選択酸化法を用いて、素子形成領域以外の部
分にフィールド酸化１＆！１０を形成する。

（Ｃ）　　ゲート酸化膜２を形成し、ｎＭＯＳトランジ
スタの素子形成領域に、ボロンＢ（アクセプタ）をイオ
ン注入し、拡散して高不純物濃度層形成用の高濃度ｐ＋
領領域形成する。

（ｄ）　　上記の高濃度ｐ＋領領域上部にリンＰをイオ
ン注入し、拡散して当該上部のアクセプタ濃度を下げ、
チャンネル形成層１ａを形成する。

（ｅ）　　多結晶シリコンを堆積し、これをフォトエツ
チングによりパターニングしてゲート電極３．３を形成
する。

（ｆ）　　ｎＭＯＳトランジスタのドレイン領域に、リ
ンＰをイオン注入し、拡散して低不純物ドレイン領域１
２形成用の低不純物濃度ｎの＃４Ｖｔを形成する。

（Ｑ）　　ボロンＢを高濃度（〜１０”個／ｃｍ２）に
イオン注入し、拡散してｐ＋基板コンタクト領域１ｃ、
ｎＭＯＳトランジスタのソース領域１４およびドレイン
領域１５を形成する。

（ｈ）　　リンＰを高濃度（〜１０１９個／ｃｎ＋２　
）にイオン注入し、拡散して、ｎウェルコンタクト領域
９ａ、ｎＭＯＳトランジスタのソース領域４およびドレ
イン領域５を形成する。

（ｉ）　　全面にＰＳＧ膜をＣＶＤ法により堆積して中
間絶縁膜６を形成し、これにフォトエツチング法により
各コンタクト部の孔開けを行なう。

（ｊ）　　中間絶縁膜６上の全面に、ＡΩ膜を蒸着また
はスパッタリングの手段により形成し、これにフォトエ
ツチング法によりバターニングを行なってｎＭＯ８およ
びｐＭＯ３の各トランジスタにおけるソース電極７．１
７、ドレイン電極８．１８、ならびに所要の配線層を形
成する。

以上でｎウェル０ＭＯ８ＩＣのウェーハ製造工程を終了
する。

次いで第５図には、半導体基板２１には、ｎ形のものを
用い、ｎＭＯＳトランジスタはｎウェル１９に形成し、
ｎＭＯＳトランジスタは半導体基板２１上に形成したｎ
ウェル０ＭＯ８ＩＣを示している。このｎウェル０ＭＯ
８ＩＣにおいても、ｎＭＯ８トランジスタおよびｎＭＯ
Ｓトランジスタそのものの構成は、前記第３図のｎウェ
ル０ＭＯ８ＩＣのものと殆んど同様である。

上述のように、この発明に係わるＭＯＳトランジスタは
、高不純物濃度層１ｂを、ソース領域４およびドレイン
領域５の真下から、この両領域間のみに存在させればよ
いので、ｎウェルまたはｐウェル何れの形式の０ＭＯ８
ＩＣを構成する場合においても、当該高不純物温度層１
ｂが、ウェル領域９．１９の形成上何ら支障となること
はない。

［発明の効果］ 以上説明したように、この発明によればドレイン領域の
界面部における半導体基板の部分に、このドレイン領域
と同−導電形で且つ低不＠濃度の低不純物ドレイン領域
を形成し、また半導体基板とは同−導電形で且つ高不純
物濃度の高不純物濃度層を、前記ソース領域および低不
純物ドレイン領域と接するように埋設したので、高不純
物濃度層によりｎｐｎ奇生トランジスタのベース抵抗を
十分に下げることができてベース電位の上界を適切に抑
えることができる。また高不純物濃度層をドレイン領域
と接するように埋設したにも拘らず、ドレイン領域の界
面部には低不純物ドレイン領域が形成しであるので、ド
レイン領域近傍の電界が緩和されてオフ状態耐圧ＢＶｃ
ｌｓの向上を図ることができ、これとともに、衝突イオ
ン化による電子・正孔対の発生率が減少して、前記ｎｐ
ｎ奇生トランジスタにおけるエミッタからの注入効率を
下げることができる。したがって、この注入効率の低下
と、前記のベース電位の上昇抑制作用とが相まって、ス
イッチバック現象の発生が防止され、オン状態耐圧ＢＶ
Ｓｂの向上を図ることができる。

このため短チャンネル化する等の素子パターンの微細化
をしても、耐圧特性の劣化を防止することができて所望
の耐圧特性を得ることができる。このことは、本発明に
係わるＭＯＳトランジスタを車両に適用した場合に、当
該ＭＯＳトランジスタを車載バッテリで直接駆動できる
という多大の効果を生ずる。

さらに高不純物濃度層は、ソース領域およびドレイン領
域間のみに埋設すればよいので、高不純物′ａ度層は、
０ＭＯ８ＩＣの構成上、何らの不都合も生じることはな
く、高密度集積化および低消費電力化を図る上で有利な
０ＭＯ８ＩＣを適切に構成することができるという利点
がある。

【図面の簡単な説明】

第１図はこの発明に係わるＭＯＳトランジスタの一実施
例を示す縦断面図、第２図は同上ＭＯＳトランジスタの
各領域の不純物濃度分布を示す分布図、第３図はこの発
明をｎウェル０ＭＯ８ＩＣに応用した応用例を示す縦断
面図、第４図は同上ｎウェルＣＭＯ８ＩＣの製造工程の
一例を示す工程図、第５図はこの発明をｐウェルＣＭＯ
８ＩＣに応用した他の応用例を示す縦断面図、第６図は
従来のＭＯＳトランジスタを示す縦断面図、第７図は同
上ＭＯＳトランジスタの出力特性を示す特性図、第８図
は他の従来例を示すｌ［９ｉ面図である。 １．２１：半導体基板、 １ａ：チャンネル形成層、 １ｂ：高不純物濃度層、 ２：ゲート酸化膜（絶縁膜）、 ３：ゲート電極、 ４．１４：ソース領域、 ５．１５ニドレイン領域、 ７．１７：ソース電極、 ８．１８ニドレイン電極、 １２：低不純物ドレイン領域。 第１図 　　　１ａ 第２図 第４図 第４図 第４図 第５図 第６１ 第７図 第８図

Claims (1)

1. 【特許請求の範囲】 半導体基板の主面にゲート絶縁膜を介してゲート電極を
   形成し、該ゲート電極の両側位置に対応した前記半導体
   基板の主面に該半導体基板とは逆導電形のソース領域お
   よびドレイン領域を形成したＭＯＳトランジスタにおい
   て、 前記ドレイン領域の界面部における前記半導体基板の部
   分に該ドレイン領域とは同一導電形で且つ低不純物濃度
   の低不純物ドレイン領域を形成し、さらに前記ソース領
   域および低不純物ドレイン領域と接し、前記半導体基板
   とは同一導電形で且つ高不純物濃度の高不純物濃度層を
   埋設したことを特徴とするＭＯＳトランジスタ。