KR0127282B1 - 반도체 장치 - Google Patents

반도체 장치

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도요다 요시또시
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Abstract

[목적] 1개의 반도체 칩에 하프 브릿지 회로를 구성하면서, 장치 전체의 형성을 소형화함과 동시에그 성능이 저하하지 않도록 한다.
[구성] 1개의 반도체 칩에 n+형 반도체 기판(11)을 공통 콜렉터 개소드 영역으로하여, p형 영역(14)을 베이스 영역, n+형 영역(15)를 에미터 영역으로서 npn트랜지스터를 종형으로 형성함과 동시에, n형영역(17)을 게이트 영역, p+형 영역(18)을 애노드 영역으로서 pnpn사이리스터를 종형으로 형성하여 하프 브릿지 회로를 구성한다. 상부아암 및 하부아암 모두 종형이므로, 면적효율, 전류 증폭을, 전류 용량의 점에서 우수하다. 특히 절연출을 설치하지 아니하여도 상부아암과 하부아암 사이의 절연이 보존된다. 분리영역인 n-형 영역(12b) 및 n+형 영역(13)을 설치하여, 누설전류를 억제한다.

Description

반도체 장치
제 1a 도는 본 발명의 일실시에에 따른 반도체 장치의 내부구조를 나타낸 단면도.
제 1b 도는 제 1a 도의 반도체 장치의 등가 회로도.
제 2a 도는 상부 아암과 하부 아암이 전기적으로 분리된 경우에 상부 아암이 온되고 하부 아암이 오프된 경우를 나타낸 도면.
제 2b 도는 상부 아암과 하부 아암이 전기적으로 분리된 경우에 상부 아암이 오프되고 하부 아암이 온된 경우를 나타낸 도면.
제 3 도는 누설 전류를 억제하는 영역이 형성되어 있지 않은 경우의 반도체 장치의 내부 구조를 나타낸 단면도.
제 4a 도는 2개의 트랜지스터를 무리하게 1개의 반도체 칩에 하프 브릿지 회로로 구성하여 형성된 반도체 장치의 내부구조를 나타낸 단면도.
제 4b 도는 제 4a 도의 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : n+형 반도체 기판(공통개소드,콜렉터 영역)
12a : n-형 영역 12b : n+형 영역(분리영역)
13 : n+형 영역(분리영역) 14 : p형 영역(베이스 영역)
15 : n+형 영역(에미터 영역) 16 : p-형 영역
17 : n형 영역(게이트 영역) 18 : p+형 영역(애노드 영역)
[산업상의 이용분야]
본 발명은 전력 제어용 반도체 장치에 관한 것으로, 특히 하프 브릿지 회로를 형성하고 있는 pnpn사이리스터와 npn트랜지스터가 1개의 반도체 칩에 종형(縱形) 구조로 구성되어 있는 반도체 장치에 관한 것이다.
[종래 기술]
종래부터, 모터의 정역 회전 제어 동을 위해 H 부릿지 회로가 사용되고 있다. 또한, 상기 H 브릿지회로는 개별적으로 트랜지스터가 형성되어 있는 반도체 칩을 각각 조합하고 이들 트랜지스터 사이를 배선으로 접속함으로써 형성되어 있다.
이 경우, 하프 브릿지를 형성하고 있는 각각의 트랜지스터를 1개의 반도체 기판에 집적화할 수 있으며, 장치의 소형화를 도모할 수 있다. 그러나, 전류가 반도체 기판을 관통하여 흐르는 형태의 성능이 좋은 종형 구조의 트랜지스터만을 사용해서 하프 브릿지 회로를 형성하는 것이 최적이라 할 수 있지만, 하프 브릿지 외로의 상부 아암과 하부 아암을 형성하고 있는 각각의 트랜지스터를 전기적으로 분리시키지 않으면 안되므로, 1개의 반도체 칩에 구성하는 것은 어려운 일이었다.
제 4a 도는 2개의 트랜지스터를 무리하게 1개의 반도체 칩에 하프 브릿지 회로로 구성해서 형성된 반도제 장치의 내부 구조를 나타낸 단면도이고, 제 4b 도는 제 4a 도의 등가 회로이다.
제 4a 도에 도시된 바와같이, n+형 반도체 기판(31)의 일측의 상부에는 n-형 영역(32)이 형성되어 있고, 이 n-형 영역(32)의 상부에는 p+형 영역(33)이 형성되어 있으며, 또한 상기 p+형 영역(33)의 표출(表層)에는 n+형 영역(34)이 형성되어 있다.
또한, 상기 n+형 반도체 기판(31)의 타측 상부에는 p형 분리영역(35)을 통해 상기 n-형 영역(32)과 절면 분리된 n-형 영역(36)이 형성되어 있고, 이 n-형 영역(36)의 상부에 각각 p+형 영역(37,38,39)과 n+형 영역(40)이 형성되어 있다.
상기 n+형 영역(31), p+형 영역(33), n+형 영역(34)은 각각 종형 구조의 npn트랜지스터의 콜렉터 영역, 제이스 영역, 에미터 영역으로 되어 있으며, 상기 n+형 영역(31)의 하면(下面)으로부터 콜렉터 단자(Cv)가 연출되어 있고, p+형 영역(33)의 상면(上面)으로부터 페이스 단자(Bv)가 인출되어 있으며,n+형 영역(34)의 상면으로부터는 에미터 단자(Ev)가 인송되어 있다. 또한, 상기 p형 분리영역(35)으로부터는 접지 단자가 인출되어 있고, 이 접지 단자와 상기 에미터 단자(Ev)가 접속되어, npn 트랜지스터는 에미터 접지로 되어 있다.
또한, 상기 p+형 영역(37,38), n+형 영역(40), p+형 영역(39)은 각각 횡형(枝形) 구조의 pnp트랜지스터의 콜렉터 영역, 베이스 영역, 에미터 영역으로 되어 있으며, 상기 p+형 영역(37,38)의 상면으로부터 콜렉터 단자(CL)가 인출되어 있고, 상기 n+형 에 영역(40)의 상면으로부터 베이스 단자(BL)가 인출되어있으며, 상기 p+형 영역(39)의 상면으로부터 에미터 단자(EL)가 인출되어 있다. 또한, 상기 npn트랜지스터의 콜렉터 단자(Cv)와 상기 pnp트랜지스터의 콜렉터 단자(CL)가 접속되어 있고, 이 접속부로부터 하프 브릿지 출력 단자가 형성되어 있다.
제 4b 도의 등가회로에 도시된 바와 같이, 상부 아암인 pnp 트랜지스터는 횡형 구조의 소자로서 형성되어 있과, 하부 아암인 npn 트랜지스터는 종형 구조의 소자로서 형성되어 있다. 또한, 상기 두 콜렉터단자(CV,CL)의 접속부로부터, 하프 브릿지 출력이 없어지도록 되어 있다.
[발명이 해결하고자 하는 과제]
그런데, 앞서 언급한 바와같이, 2개의 트랜지스터를 무리하게 1개의 반도체 칩에 하프 브릿지 회로로 구성하여 형성하는 경우에는, 상부 아암의 트랜지스터와 하부 아암의 트랜지스터중 어느 한 트랜지스터를 횡형구조의 소자로 형성하지 않으면 안된다. 제 4 도에 도시된 예에서는 상부 아암연 pnp트랜지스터가 횡형구조의 소자이었다.
이와같은 구성의 반도체 장치에서는, 제어 회로도 동일 반도체 칩상에 탑재하는 편이 좋기는 하지만, 반도체 칩의 크기가 횡형 구조의 트랜지스터에 의해 지배되어 켜져버리는 결점이 있다. 또한, 횡형 구조의 소자와 종형 구조의 소자를 전기적으로 분리하는 층을 설치할 필요가 있고, 이에 따라 반도체 칩의 소형화의 요청에 반하게 된다.
또한, 전류가 반도체 기판의 표면부를 흐르는 횡형 구조의 트랜지스터 측이 전류가 반도체 기판을 관통해서 흐르는 종형 구조의 트랜지스터보다 전류 증폭을 및 전류 용량 면에서 매우 열악하고, 상기 하프 브릿지 회로가 구성된 반도체 장치 전체의 성능이, 능력이 열세인 횡형 구조의 소자에 의해 정해지는 결과, 그 특성이 저하되는 결점도 가지고 있다. 따라서, 2개의 트랜지스터로 무리하게 1개의 반도체 칩에 하프 브릿지 회로를 구성하여 형성하여도 큰 이점을 얻을 수 없었다.
본 발명의 과제는 1개의 반도체 칩에 하프 브릿지 회로를 구성하더라도, 반도체 장치 전체의 형상이 소형으로 형성되도륵 함과 아울러, 그 성능이 저하되지 않도록 한 것이다.
[과제를 해결하기 위한 수단]
본 발명은 하트 브릿지 회로를 형성하고 있는 2개 소자중 일측을 사이리스터로, 타측을 트랜지스터로 구성하고, 상기 사이리스터의 제 1 도 전형의 캐소드 영역과 상기 트랜지스터의 제 1 도 전형의 콜렉터 영역을 공통 영역으로하여 동일 반도체 칩에 종형으로 형성하고, 또한 상기 사이리스터의 제 1 도 전형의 게이트 영역과 상기 제 1 도 전형의 공통 영역을 분리하는 영역과 상기 사이리스터의 중간층의 제 2 도 전형의 영역과 상기 트랜지스터의 제 2 도 전형의 베이스 영역을 분리하는 영역이 설치되어 있음을 특징으로 하고 있다.
[작용]
본 발명에 있어서, 하프 브릿지 회로의 일측을 사이리스터로, 타측을 트랜지스터로 구성하고, 사이리스터의 제 1 도 전형의 캐소드 영역과 트랜지스터의 제 1 도 전형의 콜렉터 영역이 공통 영역으로서 동일 반도체 칩에 종형으로 형성되어 있으므로, 종형 구조의 면적 효율이 좋고, 특히 상부 아암과 하부 아암을 전기적으로 분리하는 출을 설치하지 않아도 되므로, 반도체 칩의 소형화가 도모되고, 또한 비용의 저감화가 도모된다. 또한 종형 구조로 인해 전류 증폭율 및 전류 용약이 양호한 상부 아암 및 하부 아암의 능력이 최대 효율로 얻어질 수 있다.
또한, 앞서 언급한 바와같이, 사이리스터의 게이트 영역과 공통 영역을 분리하는 영역과, 사이리스터의 중간츨의 영역과 트랜지스터의 베이스 영역을 분리하는 영역이 설치되어 있으므로, 기생 pnp구조또는 기생 npn구조의 형성으로 인한 누설 전류의 흐름이 억제될 수 있다.
[실시예]
이하에서는 본 발명의 일실시예에 대해 도면을 참조하여 상제히 설명한다.
제 1a 도는 본 발명의 일실시에의 반도체 장치의 내부 구조를 나타낸 단면도이며, 제 1b 도는 그 등가회로이다. 또한, 제 2 도는 상부 아암이 온(ON)이고 하부 아암이 오프(OFF)인 경우, 제 2b 도는 상부 아암이 오프이고 하부 아암이 온인 경우이다.
제 1a 도에 도시된 바와 같이, n+형 반도체 기판(11)의 상부에는 n-형 영역(12)이 설치되어 있고, 이 n-형 영역(12)은 분리출인 n+형 영역(13)에 의해 2개의 n-형 영역(12a,21b)으로 분리되어 있다. 또한, 이 n-형 영역(12a)의 상부에는 p형 영역(14)이 소정의 심도(深度)로 설치되어 있고, 이 p형 영역(14)의 표출부에는 이 p형 영역(14)의 심도보다 얕은 심도로 n+형 영역(15)이 설치되어 있다.
또한, n-형 영역(12b)의 상부에는 p-형 영역(16)이 설치되어 있고, 이 p-형 영역(16)의 상부에는 n형 영역(17)이 소정의 심도로 설치되어 있으며, 이 n형 영역(17)의 표출부에는 이 n형 영역(17)의 심도보다 얕은 심도로 p+형 영역(18)이 설치되어 있다.
상기 n+형 영역(11), p형 영역(14), n+형 영역(15)은 각각 종형 구조의 npn트랜지스터의 콜렉터 영역, 베이스 영역, 에미터 영역으로 되어 있으며, 상기 p형 영역(14)의 상면으로부터 베이스 단자(B)가 인출되어 있고, 상기 n+형 영역(15)의 상면으로부터 에미터 단자 (E)가 인출되어 있다.
또한, 상기 n+형 영역(11), n형 영역(17), p+형 영역(18)은 각각 종형 구조의 pnpn사이리스터의 개소드 영역, 게이트 영역, 애노드 영역으로 되어 있으며, p-형 영역(16)은 그 중간출으로 되어 있다. 상기 n형 영역(17)의 상면으로부터 게이트 단자(G)가 인출되어 있고, 상기 p+형 영역(18)의 상면으로부터 애노드 단자(A)가 인출되어 있다. 여기에서, 상기 n+형 영역(11)은 npn트랜지스터와 pnpn사이리스터에 공통으로서, 공통 콜렉터-개소드 영역으로 되어 있으며, 그 하면은 콜렉터 단자(C)로 되고 개소드 단자(K)로 되며 하프 브릿지 출력 단자를 이루는 공통 단자가 인출되어 있다.
제 1b 도는 등가 회로에서 보면, 상기 상부 아암은 종형 구조의 pnpn사이리스터로 형성되어 있고, 상기 하부 아암을 종형 구조의 npn트랜지스터로 형성되어 있다. 또한, 상기 콜렉터(C)와 개소드(K)의 접속부로부터 하프 브릿지 출력이 얻어지도록 되어 있다.
다음에, 상기 실시에의 작용에 대해 설명한다.
제 1b 도에 도시된 등가회로에서, 먼저 상부 아암인 pnpn사이리스터가 온되고, 하부 아암인 npn트랜지스터가 오프된 경우에는, 상기 사이리스터의 pnpn의 접합은 온상태로 되어 각 접합의 온전압(대략 0.6V)으로 유지되게 된다. 한편, npn트랜지스터는 오프 상태이고 베이스 전위는 저하된다.
따라서, 제 2a 도에서, npn트랜지스터의 콜렉터 영역(11)의 전위는 pnpn사이리스터의 온 전위에 의해 고 전위로 상승하므로, n-형 영역(12a)에 형성된 npn트랜지스터의 콜렉터-베이스간 공핍출(S1)(사선으로 도시됨)에 의해, 상부 아암인 pnpn사이리스터와 하부 아암인 npn트랜지스터는 전기적으로 절연된다.
다음에, 제 1b 도에 도시된 등가회로에서, 상부 아암인 pnpn사이리스터가 오프되고 하부 아암인 npn트랜지스터가 온된 경우에, 이 하부 아암인 npn트랜지스터가 온 되어 콜렉터 전위가 저하된다. 한편, 상기 pnpn사이리스터는 오프상태이고 개소드 전위는 저하된다.
따라서, 제 2b 도에서, pnpn사이리스터의 게이트 영역(17)의 전위가 고전위측으로 상승되고, p-형 영역(16)에 형성된 pnpn사이리스터의 게이트-개소드간의 공핍출(S2)(사선으로 도시됨)에 의해, 상부 아암인 상기 pnpn사이리스터와 하부 아암인 상기 npn트랜지스터가 전기적으로 절연된다.
또한, 상부 아암인 pnpn사이리스터와 하부 아암인 npn트랜지스터가 함께 오프된 경우에는, 상기 npn트랜지스터의 베이스-콜렉터 사이 및 상기 pnpn트랜지스터의 게이트-개소드 사이의 공핍출에 의해 오프되고 전기적으로 절연된다.
다음에, 상기 구조에서 n+형 영역(13) 및 n-형 영역(12b)의 작용에 대해서 설명한다.
먼저, 하부 아암인 npn트랜지스터가 오프된 경우, pnpn사이리스터의 p-형 영역(16)과 n-형 영역(12a)과 npn트랜지스터의 베이스 영역인 p형 영역(14)간에, 기생 pnp구조가 형성되고, 이들간에 누설전류(I1)가 흐르게 된다. n+형 영역(13)은 그 대책으로서 설치된 분리 영역으로, 상기 누설전류(I1)를 억제하고 기생 pnp구조의 전류 증폭율(b)을 저하시킨다.
또한, 상부 아암인 pnpn사이리스터가 오프된 경우, 공통 콜렉터 캐소드 영역인 n+반도체 기판(11)과 pnpn사이리스터의 p-형 영역(16)과 pnpn사이리스터의 게이트 영역인 n형 영역(17)간에 기생 npn구조가 형성되고, 이들간에 누설 전류(I2)가 흐르케 된다. n-형 영역(12b)은 그 대책으로서 설치된 분리영역으로, 공통 콜렉터 캐소드 영역연 n+형반도체 기판(11)으로부터의 캐리어의 주입효율을 낮추어 누설전류(I2)를 억제한다.
또한, 상기 누설전류를 억제하는 영역이 형성되지 않은 경우의 반도체 장치의 내부구조를 나타낸 단면도가 제 3 도에 도시되어 있다. 이 경우에, p-형 영역(16)은 n+형 반도체 기판(11)의 상부에 연속적으로 형성된다. 상기 n-형 영역(12b)은 n+형 반도체 기판(n)위에 n-형 영역(12)을 형성하는 과정에서 형성되는 것으로, n+형 영역(13)은 예를 들어 상기 n-형 영역(12)을 형성한 후 상부로부터 확산 형성하여 용이하게 형성되는 겻이다.
본 실시에는 상술한 바와같이, pnpn사이러스터와 npn트랜지스터를 종형 구조로서 하프 브릿지 회로를 구성해서 1개의 반도체 칩에 형성하고 있다. 이 경우, 제어회로는 탑재되지 아니하나, 상하부 아암의어느것이나 횡형 구조로 하고 있지 않고 면적효율로 뛰어나며, 또한 상부 아암과 하부 아암을 전기적으로 분리하는 층을 특히 설치할 필요가 없어 반도체 칩의 소형화가 도모되고, 나아가서는 제어비용의 저감화를 도모한다. 또한, 어떤 아암도 횡형 구조로 하고 있지 아니하므로, 전류 증폭을 및 전류용량 면에서 장치 선체의 성능이 에화하는 방향으로 정해져 버리는 일이 없고, 상부 아암 및 하부 아암의 능력을 최대효율로 인출할 수 있게 된다. 다시, 상부 아암 및 하부 아암사이에 누설전류를 억제할 수 있다.
또한, 특히 도시하지 아니하였으나, 본 발명은 상술한 실시에와는 반대의 도전형인 반도제 장치에도 물론 적용이 가능하다. 또한, 누설전류를 억제하는 분리영역은 상술한 실시에에 도시한 형상의 것에 한정이 되는 것이 아니며, 다른 형상을 채용하는 일도 가능하다.
[발명의 효과]
상술한 바와같이, 본 발명에 의하면 하프 브릿지 회로의 상부 아암과 하부 아암 모두를 종형 구조로하고 있으므로, 즉 횡형 구조로 하고 있지 아니하므로, 면적 효율면에서 우수하여 반도체 칩의 소형화가 도모되고, 또한 비용의 저같화가 도모된다. 또한, 상부 아암과 하부 아암의 능력을 최대 효율로 얻을수 있다. 또한, 상부 아암과 하부 아암 사이에서의 누설전류를 억제할 수 있다.

Claims (1)

  1. 하프 브릿지 회로를 형성하고 있는 2개 소자중 일측이 사이리스터로, 타측이 트랜지스터로 구성되어 있고, 상기 사이리스터의 제 1 도 전형의 개소드 영역과 상기 트랜지스터의 제1도 전형의 콜렉터 영역이 공통 영역으로서 동일 반도체 칩에 종형으로 형성되어 있으며, 또한, 상기 사이리스터의 제 1 도 전형의 게이트 영역과 상기 제 1 도 전형의 공통 영역을 분리하는 영역과, 상기 사이리스터의 중간층의 제 2 도 전형의 영역과 상기 트랜지스터의 제 2 도 전형의 베이스 영역을 분리하는 영역이 설치되어 있는 것을 특징으로 하는 반도체 장치.
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