JP2513874B2 - 半導体装置およびその製造方法 - Google Patents
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- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置およびその製造方法に関し、特
に、１つのチップ上に高電圧の島と低電圧の島が形成さ
れる場合に、高電圧の島の耐圧を効果的に高め、かつ高
電圧の島の電位を低電圧の島でモニタするのに用いる信
号を導出するのに適した半導体装置およびその製造方法
に関する。
に、１つのチップ上に高電圧の島と低電圧の島が形成さ
れる場合に、高電圧の島の耐圧を効果的に高め、かつ高
電圧の島の電位を低電圧の島でモニタするのに用いる信
号を導出するのに適した半導体装置およびその製造方法
に関する。
第33図はモータなどの負荷を駆動するためのハーフブ
リッジ回路の１相を示す回路図である。図において、高
電圧電源＋Ｖと接地間には絶縁ゲート型バイポーラトラ
ンジスタ（以下IGBTという）1,2がトーテムポール接続
されている。またIGBT1,2にはフライホイールダイオー
ド3,4がそれぞれ並列接続されている。IGBT1,2をオン／
オフ制御するための制御回路は半導体チップ５上に形成
されている。この制御回路は、制御ロジック６と、制御
ロジック６からの信号に応答してIGBT1,2のゲート駆動
信号を生成するための駆動回路7,8と、制御ロジック６
からの信号をレベルシフトして高圧側の駆動回路７に与
えるための高耐圧スイッチング素子９とから成る。高耐
圧スイッチング素子９は、制御ロジック６からの信号に
応答して所定の態様にスイッチングされることにより、
制御ロジック６からの指令を高圧側の駆動回路７に与え
る。
リッジ回路の１相を示す回路図である。図において、高
電圧電源＋Ｖと接地間には絶縁ゲート型バイポーラトラ
ンジスタ（以下IGBTという）1,2がトーテムポール接続
されている。またIGBT1,2にはフライホイールダイオー
ド3,4がそれぞれ並列接続されている。IGBT1,2をオン／
オフ制御するための制御回路は半導体チップ５上に形成
されている。この制御回路は、制御ロジック６と、制御
ロジック６からの信号に応答してIGBT1,2のゲート駆動
信号を生成するための駆動回路7,8と、制御ロジック６
からの信号をレベルシフトして高圧側の駆動回路７に与
えるための高耐圧スイッチング素子９とから成る。高耐
圧スイッチング素子９は、制御ロジック６からの信号に
応答して所定の態様にスイッチングされることにより、
制御ロジック６からの指令を高圧側の駆動回路７に与え
る。
半導体チップ５は、制御ロジック６および駆動回路８
を含む低電圧領域と、駆動回路７および高耐圧スイッチ
ング素子９を含む高電圧領域とを含んでいる。従来、拡
散分離によって１チップ上に高電圧領域と低電圧領域と
を形成する場合、第34図に示すように、表面から基板に
達する拡散を利用することにより、分離したい領域
（島）9a,9bを、反対導電型の拡散領域10で囲むことが
行われている。例えば島9aが高電圧の島、島9bが低電圧
の島であってもよい。拡散深さをあまり深くすることは
現実的でないので、エピタキシャル層11の厚みは比較的
薄く制限され、この薄い厚みの島9aに高耐圧素子を形成
しなければならない。
を含む低電圧領域と、駆動回路７および高耐圧スイッチ
ング素子９を含む高電圧領域とを含んでいる。従来、拡
散分離によって１チップ上に高電圧領域と低電圧領域と
を形成する場合、第34図に示すように、表面から基板に
達する拡散を利用することにより、分離したい領域
（島）9a,9bを、反対導電型の拡散領域10で囲むことが
行われている。例えば島9aが高電圧の島、島9bが低電圧
の島であってもよい。拡散深さをあまり深くすることは
現実的でないので、エピタキシャル層11の厚みは比較的
薄く制限され、この薄い厚みの島9aに高耐圧素子を形成
しなければならない。
この技術については、USP4292642に開示がある。第35
図は、そのUSPに開示された薄いエピタキシャル層を使
用した高耐圧ダイオードを示す断面図である。p-基板12
上に薄いn-エピタキシャル層13が形成され、そのn-エピ
タキシャル層13の表面からp-基板12に達するp+拡散領域
14が設けられている。またn-エピタキシャル層13の表面
にはn+拡散領域15が設けられている。軸Ｒは回転の中心
であり、p+拡散領域14がn-エピタキシャル層13およびn+
拡散領域15をとり囲んで分離した構造になっている。
図は、そのUSPに開示された薄いエピタキシャル層を使
用した高耐圧ダイオードを示す断面図である。p-基板12
上に薄いn-エピタキシャル層13が形成され、そのn-エピ
タキシャル層13の表面からp-基板12に達するp+拡散領域
14が設けられている。またn-エピタキシャル層13の表面
にはn+拡散領域15が設けられている。軸Ｒは回転の中心
であり、p+拡散領域14がn-エピタキシャル層13およびn+
拡散領域15をとり囲んで分離した構造になっている。
点線は、p+拡散領域14とn+拡散領域15間に高電圧＋Ｖ
を印加した場合のpn接合からの空乏層の伸びを示す。図
面上部のグラフは表面の電界の強さを示し、右側部のグ
ラフは深さに応じた電界の強さを示す。いま、基板12と
エピタキシャル層13間の接合を第1pn接合J1、拡散領域1
4とエピタキシャル層13間の接合を第2pn接合J2とする。
第1pn接合J1はp-とn-の接合であるので空乏層は接合か
ら両側に延びるが、第2pn接合J2はp+とn-の接合である
ので空乏層は接合から片側（n-側）にだけ延びる。した
がって、１次元で考えると、すなわち第1,第2pn接合
J1，J2を無限平面接合と仮定すると、第2pn接合J2は第1
pn接合J1の1/2の耐圧しか出ない。したがって、ダイオ
ードの耐圧は第2pn接合J2によって決定される。しかし
ながら、エピタキシャル層13の厚みｄが小さいと、第1p
n接合J1からの空乏層の延びが第2pn接合J2から延びる空
乏層の形状を変形させ、結果としてエピタキシャル層13
の表面において空乏層は横方向（図中右方向）により多
く延びることになる。その結果、表面電界が緩和され
る。
を印加した場合のpn接合からの空乏層の伸びを示す。図
面上部のグラフは表面の電界の強さを示し、右側部のグ
ラフは深さに応じた電界の強さを示す。いま、基板12と
エピタキシャル層13間の接合を第1pn接合J1、拡散領域1
4とエピタキシャル層13間の接合を第2pn接合J2とする。
第1pn接合J1はp-とn-の接合であるので空乏層は接合か
ら両側に延びるが、第2pn接合J2はp+とn-の接合である
ので空乏層は接合から片側（n-側）にだけ延びる。した
がって、１次元で考えると、すなわち第1,第2pn接合
J1，J2を無限平面接合と仮定すると、第2pn接合J2は第1
pn接合J1の1/2の耐圧しか出ない。したがって、ダイオ
ードの耐圧は第2pn接合J2によって決定される。しかし
ながら、エピタキシャル層13の厚みｄが小さいと、第1p
n接合J1からの空乏層の延びが第2pn接合J2から延びる空
乏層の形状を変形させ、結果としてエピタキシャル層13
の表面において空乏層は横方向（図中右方向）により多
く延びることになる。その結果、表面電界が緩和され
る。
次の条件式 を満足することにより、表面電界は第1pn接合J1と同程
度あるいはそれ以下に緩和され、ダイオードの耐圧が第
1pn接合J1の１次元耐圧近くまで上昇する。ここでＮはn
-エピタキシャル層13の不純物濃度、εは半導体材料の
比誘電率、Ｅは臨界電界、VBはブレークダウン電圧、Ｌ
はp+拡散領域14とn+拡散領域15との間の距離である。
度あるいはそれ以下に緩和され、ダイオードの耐圧が第
1pn接合J1の１次元耐圧近くまで上昇する。ここでＮはn
-エピタキシャル層13の不純物濃度、εは半導体材料の
比誘電率、Ｅは臨界電界、VBはブレークダウン電圧、Ｌ
はp+拡散領域14とn+拡散領域15との間の距離である。
第33図のスイッチング素子９は高耐圧を有さなければ
ならない。また低電圧の島の制御ロジック９は、保護動
作のため、図中電線で示すように、高電圧の島の電位を
モニタする必要がある。高電圧の島の高い電位をそのま
ま低電圧の島の低耐圧素子に入力するとその素子が破壊
されるので、何らかの方法で間接的にセンスしなければ
ならない。
ならない。また低電圧の島の制御ロジック９は、保護動
作のため、図中電線で示すように、高電圧の島の電位を
モニタする必要がある。高電圧の島の高い電位をそのま
ま低電圧の島の低耐圧素子に入力するとその素子が破壊
されるので、何らかの方法で間接的にセンスしなければ
ならない。
この技術については、「Proceedings of the 1985 In
ternational Electron Device Meeting,P.37〜41」に記
載されたEric J.Wildi等の論文「500V BIMOS TECHNOLOG
Y AND ITS APPLICATIONS」に開示がある。第36図はこの
論文に開示されたセンス端子を有する高耐圧npnトラン
ジスタを示す断面図である。このnpnトランジスタは、
第35図の構造に加え、p-基板12とn-エピタキシャル層13
の界面に形成されたn+埋込み領域16、n-エピタキシャル
層13の表面からn+埋込み領域16に達するn+拡散領域17、
n-エピタキシャル層13の表面に形成されたｐ拡散領域1
8、およびｐ拡散領域18の表面に形成されたn+拡散領域1
9を有している。記号C,E,B,SENはそれぞれコレクタ，エ
ミッタ，ベース，センス端子を示す。
ternational Electron Device Meeting,P.37〜41」に記
載されたEric J.Wildi等の論文「500V BIMOS TECHNOLOG
Y AND ITS APPLICATIONS」に開示がある。第36図はこの
論文に開示されたセンス端子を有する高耐圧npnトラン
ジスタを示す断面図である。このnpnトランジスタは、
第35図の構造に加え、p-基板12とn-エピタキシャル層13
の界面に形成されたn+埋込み領域16、n-エピタキシャル
層13の表面からn+埋込み領域16に達するn+拡散領域17、
n-エピタキシャル層13の表面に形成されたｐ拡散領域1
8、およびｐ拡散領域18の表面に形成されたn+拡散領域1
9を有している。記号C,E,B,SENはそれぞれコレクタ，エ
ミッタ，ベース，センス端子を示す。
コレクタ端子Ｃの印加電圧を上昇させると、Xjの部分
では上下から空乏層が延びてくるので、JFETとして作用
する。Xjの部分が完全に空乏層で満たされると、Xjの部
分より左のn+埋込み領域16およびn+拡散領域17の電位は
Xjの部分よりも右の領域の電位とは切り離され、それ以
後、コレクタ端子Ｃの電位上昇分はXjの部分よりも右の
領域が空乏化することにより吸収される。
では上下から空乏層が延びてくるので、JFETとして作用
する。Xjの部分が完全に空乏層で満たされると、Xjの部
分より左のn+埋込み領域16およびn+拡散領域17の電位は
Xjの部分よりも右の領域の電位とは切り離され、それ以
後、コレクタ端子Ｃの電位上昇分はXjの部分よりも右の
領域が空乏化することにより吸収される。
第36図の構造の等価回路は第37図に示すようになる。
すなわち、npnトランジスタ20とJFET21のカスコード接
続によりセンス端子を有する高耐圧npnトランジスタが
形成されている。センス端子SENの電圧は第38図に示す
ような曲線を描くので、JFET21の設計を最適化すること
によりセンス電圧を低く抑えておくことが可能である。
そしてこのセンス電圧をモニタすることにより、間接的
に、高電圧の領域（Xjの部分よりも右の領域）の電を検
知することができる。センス電圧特性はXjの部分の長さ
を変えることにより調整できる。また、高電圧保持領域
であるXjよりも右の領域は、第35図の高耐圧ダイオード
の技術により最適化される必要がある。
すなわち、npnトランジスタ20とJFET21のカスコード接
続によりセンス端子を有する高耐圧npnトランジスタが
形成されている。センス端子SENの電圧は第38図に示す
ような曲線を描くので、JFET21の設計を最適化すること
によりセンス電圧を低く抑えておくことが可能である。
そしてこのセンス電圧をモニタすることにより、間接的
に、高電圧の領域（Xjの部分よりも右の領域）の電を検
知することができる。センス電圧特性はXjの部分の長さ
を変えることにより調整できる。また、高電圧保持領域
であるXjよりも右の領域は、第35図の高耐圧ダイオード
の技術により最適化される必要がある。
〔発明が解決しようとする課題〕 第35図の構造では、耐圧を最適化するために、上記
（１）式の条件を満たすことが必要である。特に（１）
式の右半分の条件 Nd≦5.1×105εＥ …（２） はブレークダウン直前で第1pn接合J1からの空乏層の延
びが表面に十分に達していることを要求している。そし
て、最適化された状態では、表面電界は２つのピークを
とり、それらはほぼ同じ強さとなる。しかし、このよう
な表面電界分布は、表面での電荷状態によって左右され
やすく、耐圧の信頼性に問題があった。
（１）式の条件を満たすことが必要である。特に（１）
式の右半分の条件 Nd≦5.1×105εＥ …（２） はブレークダウン直前で第1pn接合J1からの空乏層の延
びが表面に十分に達していることを要求している。そし
て、最適化された状態では、表面電界は２つのピークを
とり、それらはほぼ同じ強さとなる。しかし、このよう
な表面電界分布は、表面での電荷状態によって左右され
やすく、耐圧の信頼性に問題があった。
また、（２）式の制限により、n-エピタキシャル層13
の不純物濃度Ｎおよび厚みｄはそれ程大きくできず、設
計の自由度が小さい。その結果、n-エピタキシャル層13
の不純物濃度が上げられないことによるオン抵抗の増加
や、n-エピタキシャル層13の厚みｄを大きくできないこ
とによる他の低電圧の島での耐圧低下やもれ電流の増加
という問題があった。
の不純物濃度Ｎおよび厚みｄはそれ程大きくできず、設
計の自由度が小さい。その結果、n-エピタキシャル層13
の不純物濃度が上げられないことによるオン抵抗の増加
や、n-エピタキシャル層13の厚みｄを大きくできないこ
とによる他の低電圧の島での耐圧低下やもれ電流の増加
という問題があった。
一方、第36図の構造では、センス電圧特性をXjの部分
の長さにより制御している。Xjの部分の長さはJFETのチ
ャネル長であり、500V耐圧クラスの素子において最低20
μｍは必要である。このため、p+拡散領域14やn+拡散領
域17の存在を考慮すると、センスのための構造に大きな
面積が必要であるという問題があった。
の長さにより制御している。Xjの部分の長さはJFETのチ
ャネル長であり、500V耐圧クラスの素子において最低20
μｍは必要である。このため、p+拡散領域14やn+拡散領
域17の存在を考慮すると、センスのための構造に大きな
面積が必要であるという問題があった。
またｐ拡散領域18はトランジスタのベース領域である
ので、そのサイズを自由に変えるわけにはいかない。し
たがってXjの部分の長さを調節するには、どうしてもn+
埋込み領域16を設けることが必要となる。ところが、n+
埋込み領域16とｐ拡散領域18の相対位置を正確に保った
まま両者を形成するのは困難であり、結果としてXjの部
分の長さ、したがってセンス電圧特性のバラつきが大き
くなるという問題があった。
ので、そのサイズを自由に変えるわけにはいかない。し
たがってXjの部分の長さを調節するには、どうしてもn+
埋込み領域16を設けることが必要となる。ところが、n+
埋込み領域16とｐ拡散領域18の相対位置を正確に保った
まま両者を形成するのは困難であり、結果としてXjの部
分の長さ、したがってセンス電圧特性のバラつきが大き
くなるという問題があった。
さらに、センス電圧特性が第38図に示すように、JFET
のチャネルが閉じるまで急激に上昇し、その後ほとんど
上昇しない特性であるので、JFETのチャネルが閉じた状
態での電圧変化がセンスしにくいという問題があった。
のチャネルが閉じるまで急激に上昇し、その後ほとんど
上昇しない特性であるので、JFETのチャネルが閉じた状
態での電圧変化がセンスしにくいという問題があった。
この発明は上記のような問題点を解消するためになさ
れたもので、表面電界分布が安定していて耐圧の信頼性
が高く、かつ使用できる層厚および層の不純物濃度の範
囲が広くて設計の自由度が高く、加えてバラつきが少な
くかつセンスのし易いセンス電圧特性を有するコンパク
トなセンス構造を備えた半導体装置およびその製造方法
を提供することを目的とする。
れたもので、表面電界分布が安定していて耐圧の信頼性
が高く、かつ使用できる層厚および層の不純物濃度の範
囲が広くて設計の自由度が高く、加えてバラつきが少な
くかつセンスのし易いセンス電圧特性を有するコンパク
トなセンス構造を備えた半導体装置およびその製造方法
を提供することを目的とする。
この発明に係る半導体装置は、第１導電型の半導体基
板と、この半導体基板上に形成された島状の第２導電型
の第１の半導体領域と、半導体基板上に第１の半導体領
域をとり囲んで形成された第１導電型の第２の半導体領
域と、この第２の半導体領域の近傍において、第１の半
導体領域の表面に選択的に形成された第１導電型の第３
の半導体領域と、第１の半導体領域の中心付近の表面に
形成された電圧印加領域と、第２および第３の半導体領
域間の第１の半導体領域の表面上に、第２および第３の
半導体領域の表面とオーバラップするように形成された
絶縁膜と、この絶縁膜上に形成された導電膜とを備えて
構成されている。また、第３の半導体領域上に形成さ
れ、電流阻止状態において、電圧印加領域に印加される
電圧を検知するためのセンス電極をさらに備えてもよ
い。また、第３の半導体領域に近接して、第２の半導体
領域の表面に島状に配設された、電極を有する第２導電
型の第４の半導体領域をさらに備えてもよい。
板と、この半導体基板上に形成された島状の第２導電型
の第１の半導体領域と、半導体基板上に第１の半導体領
域をとり囲んで形成された第１導電型の第２の半導体領
域と、この第２の半導体領域の近傍において、第１の半
導体領域の表面に選択的に形成された第１導電型の第３
の半導体領域と、第１の半導体領域の中心付近の表面に
形成された電圧印加領域と、第２および第３の半導体領
域間の第１の半導体領域の表面上に、第２および第３の
半導体領域の表面とオーバラップするように形成された
絶縁膜と、この絶縁膜上に形成された導電膜とを備えて
構成されている。また、第３の半導体領域上に形成さ
れ、電流阻止状態において、電圧印加領域に印加される
電圧を検知するためのセンス電極をさらに備えてもよ
い。また、第３の半導体領域に近接して、第２の半導体
領域の表面に島状に配設された、電極を有する第２導電
型の第４の半導体領域をさらに備えてもよい。
また、この発明に係る半導体装置の製造方法は、第１
導電型の半導体基板を準備する工程と、この半導体基板
上に第２導電型の半導体層を形成する工程と、この半導
体層に第１導電型の不純物を選択的に添加することによ
り、半導体基板上に形成された島状の第２導電型の第１
の半導体領域と、半導体基板上に第１の半導体領域をと
り囲んで形成された第１導電型の第２の半導体領域とを
設ける工程と、第１の半導体領域の第２の半導体領域に
隣接する端部上に絶縁膜および導電膜を順次形成する工
程と、この導電膜をマスクとする自己整合により、第２
の半導体領域の近傍における第１の半導体領域の表面に
第１導電型の第３の半導体領域を選択的に形成する工程
と、第１の半導体領域の中心付近の表面に電圧印加領域
を形成する工程と、第３の半導体領域上に、電流阻止状
態において電圧印加領域に印加される電圧を検知するた
めのセンス電極を形成する工程とを備えて構成されてい
る。
導電型の半導体基板を準備する工程と、この半導体基板
上に第２導電型の半導体層を形成する工程と、この半導
体層に第１導電型の不純物を選択的に添加することによ
り、半導体基板上に形成された島状の第２導電型の第１
の半導体領域と、半導体基板上に第１の半導体領域をと
り囲んで形成された第１導電型の第２の半導体領域とを
設ける工程と、第１の半導体領域の第２の半導体領域に
隣接する端部上に絶縁膜および導電膜を順次形成する工
程と、この導電膜をマスクとする自己整合により、第２
の半導体領域の近傍における第１の半導体領域の表面に
第１導電型の第３の半導体領域を選択的に形成する工程
と、第１の半導体領域の中心付近の表面に電圧印加領域
を形成する工程と、第３の半導体領域上に、電流阻止状
態において電圧印加領域に印加される電圧を検知するた
めのセンス電極を形成する工程とを備えて構成されてい
る。
この発明における導電膜と第３の半導体領域は複合フ
ィールドプレートとして働き、表面電界分布が表面の電
荷状態の影響を受けにくくするとともに、電流阻止状態
において第1,第２の半導体領域間のpn接合から第１の半
導体領域内に延びる空乏層を、第１の半導体領域表面に
おいて電圧印加領域方向に引き延ばして、表面電界を緩
和する。電流阻止状態において、フローティングの第３
の半導体領域の電位は容量結合によって決定され、これ
によりセンス電極を通じたセンス電圧特性はなめらかと
なる。
ィールドプレートとして働き、表面電界分布が表面の電
荷状態の影響を受けにくくするとともに、電流阻止状態
において第1,第２の半導体領域間のpn接合から第１の半
導体領域内に延びる空乏層を、第１の半導体領域表面に
おいて電圧印加領域方向に引き延ばして、表面電界を緩
和する。電流阻止状態において、フローティングの第３
の半導体領域の電位は容量結合によって決定され、これ
によりセンス電極を通じたセンス電圧特性はなめらかと
なる。
また、この発明による製造方法では、導電膜をマスク
とした自己整合により第３の半導体領域を形成している
ので、両者のオーバラップ長さを厳密に制御できる。第
３の半導体領域の電位を決定する結合容量の大部分はこ
のオーバラップ長さに依存するので、センス電圧特性を
正確に制御できる。
とした自己整合により第３の半導体領域を形成している
ので、両者のオーバラップ長さを厳密に制御できる。第
３の半導体領域の電位を決定する結合容量の大部分はこ
のオーバラップ長さに依存するので、センス電圧特性を
正確に制御できる。
第１図は、この発明による半導体装置の一実施例であ
るセンス端子付高耐圧ダイオードを示す断面図である。
図において、p-半導体基板31上にn-エピタキシャル層32
（第１の半導体領域に相当）が形成され、このn-エピタ
キシャル層32の表面からp-半導体基板31に達するように
ｐ拡散領域33（第２の半導体領域に相当）が形成されて
いる。ｐ拡散領域33は、比較的深い拡散部分33aと比較
的浅い拡散部分33bとから成る。またn-エピタキシャル
層32の表面には、n+拡散領域34（電圧印加領域に相当）
およびｐ拡散領域35（第３の半導体領域に相当）が形成
されている。ｐ拡散領域33,35間のn-エピタキシャル層3
2の表面上には、比較的薄い絶縁膜36を介して導電膜37
が形成されている。またｐ拡散領域35のn+拡散領域34側
の端部表面上には、比較的厚い絶縁膜38を介して導電膜
39が形成されている。導電膜39はなくてもよい。また、
絶縁膜38は薄くてもよい。ｐ拡散領域33と導電膜36は短
絡され、かつアノード端子Ａに接続されている。n+拡散
領域34はカソード端子Ｋに接続されている。またｐ拡散
領域35と導電膜39は短絡され、かつセンス端子SENに接
続されている。幅Ｒは第35図や第36図と同様に回転の中
心である。
るセンス端子付高耐圧ダイオードを示す断面図である。
図において、p-半導体基板31上にn-エピタキシャル層32
（第１の半導体領域に相当）が形成され、このn-エピタ
キシャル層32の表面からp-半導体基板31に達するように
ｐ拡散領域33（第２の半導体領域に相当）が形成されて
いる。ｐ拡散領域33は、比較的深い拡散部分33aと比較
的浅い拡散部分33bとから成る。またn-エピタキシャル
層32の表面には、n+拡散領域34（電圧印加領域に相当）
およびｐ拡散領域35（第３の半導体領域に相当）が形成
されている。ｐ拡散領域33,35間のn-エピタキシャル層3
2の表面上には、比較的薄い絶縁膜36を介して導電膜37
が形成されている。またｐ拡散領域35のn+拡散領域34側
の端部表面上には、比較的厚い絶縁膜38を介して導電膜
39が形成されている。導電膜39はなくてもよい。また、
絶縁膜38は薄くてもよい。ｐ拡散領域33と導電膜36は短
絡され、かつアノード端子Ａに接続されている。n+拡散
領域34はカソード端子Ｋに接続されている。またｐ拡散
領域35と導電膜39は短絡され、かつセンス端子SENに接
続されている。幅Ｒは第35図や第36図と同様に回転の中
心である。
第２図は、この発明による半導体装置の他の実施例で
あるセンス端子付高耐圧MOSFETを示す断面図である。こ
のMOSFETの構造は、ｐ拡散領域33の浅い拡散部分33bの
表面にn+拡散領域40（第４の半導体領域に相当）が設け
られる点、ｐ拡散領域33とn+拡散領域40が短絡されかつ
ソース端子Ｓに接続される点、導電膜37がゲート電極と
して働きゲート端子Ｇに接続される点、およびn+拡散領
域34がドレイン端子Ｄに接続される点を除いて、第１図
のダイオードの構造と同じである。
あるセンス端子付高耐圧MOSFETを示す断面図である。こ
のMOSFETの構造は、ｐ拡散領域33の浅い拡散部分33bの
表面にn+拡散領域40（第４の半導体領域に相当）が設け
られる点、ｐ拡散領域33とn+拡散領域40が短絡されかつ
ソース端子Ｓに接続される点、導電膜37がゲート電極と
して働きゲート端子Ｇに接続される点、およびn+拡散領
域34がドレイン端子Ｄに接続される点を除いて、第１図
のダイオードの構造と同じである。
第3A図〜第3E図は、第２図のMOSFETの製造工程を示す
断面図である。まず第3A図に示すように、p-半導体基板
31上にn-エピタキシャル層32をエピタキシャル成長し、
しかる後、表面酸化膜100を通してn-エピタキシャル層3
2にｐ型不純物を選択拡散することにより、n-エピタキ
シャル層32の表面からp-半導体基板31に達するｐ拡散領
域33aを形成する。
断面図である。まず第3A図に示すように、p-半導体基板
31上にn-エピタキシャル層32をエピタキシャル成長し、
しかる後、表面酸化膜100を通してn-エピタキシャル層3
2にｐ型不純物を選択拡散することにより、n-エピタキ
シャル層32の表面からp-半導体基板31に達するｐ拡散領
域33aを形成する。
次に表面酸化膜100を除去し、n-エピタキシャル層32
およびｐ拡散領域33aの表面全面に酸化絶縁膜101および
ポリシリコン膜をこの順に形成した後、第3B図に示すよ
うにレジスト102をマスクとしてポリシリコン膜をエッ
チングすることにより導電膜37を形成する。そして、導
電膜37の両側に開口104a,104bができるようにレジスト1
03を形成する。
およびｐ拡散領域33aの表面全面に酸化絶縁膜101および
ポリシリコン膜をこの順に形成した後、第3B図に示すよ
うにレジスト102をマスクとしてポリシリコン膜をエッ
チングすることにより導電膜37を形成する。そして、導
電膜37の両側に開口104a,104bができるようにレジスト1
03を形成する。
次に、これらの開口104a,104bを通じてボロンなどの
ｐ型不純物を選択的に注入，拡散することにより、第3C
図に示すようにｐ拡散領域33bおよび35を形成する。し
かる後、レジスト102,103を除去し、さらにｐ型不純物
の拡散時に成長した熱酸化膜105をパターニングして、
開口106a,106bを形成する。導電膜37の下に残った絶縁
膜101が絶縁膜36となる。
ｐ型不純物を選択的に注入，拡散することにより、第3C
図に示すようにｐ拡散領域33bおよび35を形成する。し
かる後、レジスト102,103を除去し、さらにｐ型不純物
の拡散時に成長した熱酸化膜105をパターニングして、
開口106a,106bを形成する。導電膜37の下に残った絶縁
膜101が絶縁膜36となる。
次に、開口106a,106bを通じてリンなどのｎ型不純物
を選択的に付着，拡散することにより、第3D図に示すよ
うにn+拡散領域34,40を形成する。開口104a,106aを通じ
る２重拡散によりMOSFETのチャネルが形成される。そし
て、酸化膜105の上にパッシベーション膜107を堆積した
後、このパッシベーション膜107にコンタクトホール10
8,109,110を開ける。
を選択的に付着，拡散することにより、第3D図に示すよ
うにn+拡散領域34,40を形成する。開口104a,106aを通じ
る２重拡散によりMOSFETのチャネルが形成される。そし
て、酸化膜105の上にパッシベーション膜107を堆積した
後、このパッシベーション膜107にコンタクトホール10
8,109,110を開ける。
しかる後、例えばAl−Siなどの電極材料を堆積しパタ
ーニングすることにより、第3E図に示すように、コンタ
クトホール108を介してｐ拡散領域33およびn+拡散領域4
0に接触するソース電極111、コンタクトホール109を介
してｐ拡散領域35に接触するセンス電極112およびコン
タクトホール110を介してn+拡散領域34に接触するドレ
イン電極113を形成する。このようにして、第２図の構
造と等価なMOSFETが形成される。第3E図の領域Ｙにおい
て、パッシベーション膜107は第２図の絶縁膜38として
働き、センス電極112は導電膜39として働く。
ーニングすることにより、第3E図に示すように、コンタ
クトホール108を介してｐ拡散領域33およびn+拡散領域4
0に接触するソース電極111、コンタクトホール109を介
してｐ拡散領域35に接触するセンス電極112およびコン
タクトホール110を介してn+拡散領域34に接触するドレ
イン電極113を形成する。このようにして、第２図の構
造と等価なMOSFETが形成される。第3E図の領域Ｙにおい
て、パッシベーション膜107は第２図の絶縁膜38として
働き、センス電極112は導電膜39として働く。
第１図のダイオードの製造工程は、次の点を除き上述
した第3A図〜第3E図の製造工程と同様である。すなわ
ち、第１図のダイオードを製造する場合、第3C図の工程
では開口106aを酸化膜105でマスクすることによりn+拡
散領域40を形成しない。また第3D図の工程では、コンタ
クトホール108〜110の他に、導電膜37上においてパッシ
ベーション膜107にコンタクトホールを設ける。このよ
うな製造工程を経ることにより、第４図に示すように、
第１図の構造と等価なダイオードが形成される。111′
はアノード電極であり、113′はカソード電極である。
した第3A図〜第3E図の製造工程と同様である。すなわ
ち、第１図のダイオードを製造する場合、第3C図の工程
では開口106aを酸化膜105でマスクすることによりn+拡
散領域40を形成しない。また第3D図の工程では、コンタ
クトホール108〜110の他に、導電膜37上においてパッシ
ベーション膜107にコンタクトホールを設ける。このよ
うな製造工程を経ることにより、第４図に示すように、
第１図の構造と等価なダイオードが形成される。111′
はアノード電極であり、113′はカソード電極である。
第１図のダイオードの動作において、アノード端子Ａ
の印加電圧をカソード端子Ｋの印加電圧よりも閾値電圧
以上高くするとダイオードはオンし、アノード端子Ａか
らンカソード端子Ｋに電流が流れる。一方、アノード端
子Ａの印加電圧をカソード端子Ｋの印加電圧と同等ある
いはそれよりも低くするとダイオードはオフし、電流は
阻止される。
の印加電圧をカソード端子Ｋの印加電圧よりも閾値電圧
以上高くするとダイオードはオンし、アノード端子Ａか
らンカソード端子Ｋに電流が流れる。一方、アノード端
子Ａの印加電圧をカソード端子Ｋの印加電圧と同等ある
いはそれよりも低くするとダイオードはオフし、電流は
阻止される。
電流阻止状態において、カソード端子Ｋの電位をアノ
ード端子Ａに対し上昇させていくと、第５図に示すよう
に、p-半導体基板31とn-エピタキシャル層32間の第1pn
接合J1およびｐ拡散領域33とn-エピタキシャル層32間の
第2pn接合J2からn-エピタキシャル層32内に延びる空乏
層の端部はD1→D2→D3のように変化する。第1pn接合J1
はp-とn-の接合であるので空乏層は接合から両側に延び
るが、第2pn接合J2はｐとn-の接合であるので空乏層は
接合から片側（n-側）にだけ延びる。したがって、１次
元で考えると、すなわち第1,第2pn接合J1，J2を無限平
面接合と仮定すると、第2pn接合J2は第1pn接合J1の1/2
の耐圧しか出ず、ダイオードの耐圧は低下する。しかし
ながら、この実施例では、（１）第35図の従来のダイオ
ードと同様に第1pn接合J1からの空乏層の延びが第2pn接
合J2から延びる空乏層の形状を変形させ、結果としてn-
エピタキシャル層32の表面において空乏層が横方向（図
中右方向）により多く延びること、および（２）導電膜
37,39およびｐ拡散領域35が複合フィールドプレートと
して働き、この複合フィールドプレートからの電界の影
響によりn-エピタキシャル層32の表面において空乏層が
横方向（図中右方向）にさらに多く延ばされることの２
つの理由により、表面電界が緩和され、ダイオードの耐
圧が向上する。また複合フィールドプレートの働きによ
り、耐圧がn-エピタキシャル層32の表面の電荷状態の影
響を受けにくくなる。
ード端子Ａに対し上昇させていくと、第５図に示すよう
に、p-半導体基板31とn-エピタキシャル層32間の第1pn
接合J1およびｐ拡散領域33とn-エピタキシャル層32間の
第2pn接合J2からn-エピタキシャル層32内に延びる空乏
層の端部はD1→D2→D3のように変化する。第1pn接合J1
はp-とn-の接合であるので空乏層は接合から両側に延び
るが、第2pn接合J2はｐとn-の接合であるので空乏層は
接合から片側（n-側）にだけ延びる。したがって、１次
元で考えると、すなわち第1,第2pn接合J1，J2を無限平
面接合と仮定すると、第2pn接合J2は第1pn接合J1の1/2
の耐圧しか出ず、ダイオードの耐圧は低下する。しかし
ながら、この実施例では、（１）第35図の従来のダイオ
ードと同様に第1pn接合J1からの空乏層の延びが第2pn接
合J2から延びる空乏層の形状を変形させ、結果としてn-
エピタキシャル層32の表面において空乏層が横方向（図
中右方向）により多く延びること、および（２）導電膜
37,39およびｐ拡散領域35が複合フィールドプレートと
して働き、この複合フィールドプレートからの電界の影
響によりn-エピタキシャル層32の表面において空乏層が
横方向（図中右方向）にさらに多く延ばされることの２
つの理由により、表面電界が緩和され、ダイオードの耐
圧が向上する。また複合フィールドプレートの働きによ
り、耐圧がn-エピタキシャル層32の表面の電荷状態の影
響を受けにくくなる。
第35図の従来のダイオードでは、（１）の作用のみに
より耐圧向上を図っているため、n-エピタキシャル層32
の厚みや不純物濃度について第（１）式に示す制限を受
けた。一方、本実施例のダイオードでは、（１）の作用
に加えて（２）の作用によっても耐圧向上を図っている
ため、n-エピタキシャル層32の厚みや不純物濃度につい
ての制限が緩和される。これについては後に詳述する。
より耐圧向上を図っているため、n-エピタキシャル層32
の厚みや不純物濃度について第（１）式に示す制限を受
けた。一方、本実施例のダイオードでは、（１）の作用
に加えて（２）の作用によっても耐圧向上を図っている
ため、n-エピタキシャル層32の厚みや不純物濃度につい
ての制限が緩和される。これについては後に詳述する。
カソード端子Ｋの電位がアノード端子Ａの電位に対し
て上昇し、空乏層端がD1→D2→D3と変化するに従って、
フローティング状態のｐ拡散領域35の電位、すなわちセ
ンス端子SENの電位も変化する。空乏層端がD1の状態に
なるまでは、センス端子SENの電位はカソード端子Ｋの
電位に追従して変化し、それ以後はセンス端子SEN,アノ
ード端子Ａ間の寄生容量およびセンス端子SEN,カソード
端子Ｋ間の寄生容量による容量結合に従ってゆるやかに
上昇する。一般にD1の状態でのアノード・カソード間電
圧はほんの数ボルト程度であり、したがって、D1の状態
以前のセンス電圧の変化はセンス電圧特性の最初のわず
かな部分を占めるに過ぎない。このため、この実施例に
おけるセンス電圧特性はアノード・カソード間電圧のほ
ぼ全域において第６図に示すようになめらかになり、従
来に比べセンスし易くなる。
て上昇し、空乏層端がD1→D2→D3と変化するに従って、
フローティング状態のｐ拡散領域35の電位、すなわちセ
ンス端子SENの電位も変化する。空乏層端がD1の状態に
なるまでは、センス端子SENの電位はカソード端子Ｋの
電位に追従して変化し、それ以後はセンス端子SEN,アノ
ード端子Ａ間の寄生容量およびセンス端子SEN,カソード
端子Ｋ間の寄生容量による容量結合に従ってゆるやかに
上昇する。一般にD1の状態でのアノード・カソード間電
圧はほんの数ボルト程度であり、したがって、D1の状態
以前のセンス電圧の変化はセンス電圧特性の最初のわず
かな部分を占めるに過ぎない。このため、この実施例に
おけるセンス電圧特性はアノード・カソード間電圧のほ
ぼ全域において第６図に示すようになめらかになり、従
来に比べセンスし易くなる。
センス端子SEN,アノード端子Ａ間の寄生容量はセンス
端子SEN,カソード端子Ｋ間の寄生容量よりもはるかに大
きいため、ｐ拡散領域35の電位はセンス端子SEN,アノー
ド端子Ａ間の寄生容量の影響を強く受ける。この寄生容
量の大部分は、導電膜37,p拡散領域35のオーバラップ部
分およびその間の絶縁膜36により形成されるため、ｐ拡
散領域35の電位は絶縁膜36の膜厚および導電膜37,p拡散
領域35のオーバラップ長さに強く依存する。絶縁膜36の
膜厚は製造時のプロセス制御により正確に制御可能であ
り、またオーバラップ長さはｐ拡散領域35が導電膜37に
対し自己整合により形成されるためこれも正確に制御可
能である。したがって、バラつきの極めて少ないセンス
電圧特性が得られる。一方、センス電圧特性はｐ拡散領
域33,35間の距離にはそれ程依存しない。しかしたとえ
依存するとしても、ｐ拡散領域33,35は自己整合により
形成されるためそれらの間の距離は正確に制御可能であ
り、この点からもセンス電圧特性のバラつきが抑制され
る。
端子SEN,カソード端子Ｋ間の寄生容量よりもはるかに大
きいため、ｐ拡散領域35の電位はセンス端子SEN,アノー
ド端子Ａ間の寄生容量の影響を強く受ける。この寄生容
量の大部分は、導電膜37,p拡散領域35のオーバラップ部
分およびその間の絶縁膜36により形成されるため、ｐ拡
散領域35の電位は絶縁膜36の膜厚および導電膜37,p拡散
領域35のオーバラップ長さに強く依存する。絶縁膜36の
膜厚は製造時のプロセス制御により正確に制御可能であ
り、またオーバラップ長さはｐ拡散領域35が導電膜37に
対し自己整合により形成されるためこれも正確に制御可
能である。したがって、バラつきの極めて少ないセンス
電圧特性が得られる。一方、センス電圧特性はｐ拡散領
域33,35間の距離にはそれ程依存しない。しかしたとえ
依存するとしても、ｐ拡散領域33,35は自己整合により
形成されるためそれらの間の距離は正確に制御可能であ
り、この点からもセンス電圧特性のバラつきが抑制され
る。
第２図のMOSFETの動作において、ドレイン端子Ｄにソ
ース端子Ｓよりも高い電圧を印加した状態で、ゲート端
子Ｇにソース端子Ｓに対し閾値電圧よりも高い電圧を印
加すると、MOSFETはオンする。すなわち、導電膜37直下
のｐ拡散領域33が反転し、ｎチャネルが形成されて、こ
のチャネルを通じドレイン端子Ｄからソース端子Ｓに電
流が流れる。一方、ゲート端子Ｇの印加電圧をソース端
子Ｓの印加電圧と同等あるいはそれよりも低くすると、
MOSFETはオフする。すなわち、チャネルは消滅し、電流
は阻止される。
ース端子Ｓよりも高い電圧を印加した状態で、ゲート端
子Ｇにソース端子Ｓに対し閾値電圧よりも高い電圧を印
加すると、MOSFETはオンする。すなわち、導電膜37直下
のｐ拡散領域33が反転し、ｎチャネルが形成されて、こ
のチャネルを通じドレイン端子Ｄからソース端子Ｓに電
流が流れる。一方、ゲート端子Ｇの印加電圧をソース端
子Ｓの印加電圧と同等あるいはそれよりも低くすると、
MOSFETはオフする。すなわち、チャネルは消滅し、電流
は阻止される。
電流阻止状態において高耐圧が実現される動作および
良好なセンス電圧特性が得られる動作については、上述
した第１図のダイオードの場合と全く同じである。
良好なセンス電圧特性が得られる動作については、上述
した第１図のダイオードの場合と全く同じである。
次に、高耐圧を実現する動作について、従来の第35図
のダイオードと本発明による第１図のダイオードとを比
較して詳しく考察する。なお本発明による第２図のMOSF
ETの高耐圧実現動作は、上述したように第１図のダイオ
ードと全く同じである。
のダイオードと本発明による第１図のダイオードとを比
較して詳しく考察する。なお本発明による第２図のMOSF
ETの高耐圧実現動作は、上述したように第１図のダイオ
ードと全く同じである。
第35図の従来のダイオードの構造では、通常、第1,第
2pn接合J1，J2あるいはn-エピタキシャル層13,n+拡散領
域15間のn+−n-接合のいずれかの接合で最大電界にな
る。第2pn接合J2からn+拡散領域15までの距離Ｌが十分
に大きいとすると、n+−n-接合の電界は十分低いので、
第1,第2pn接合J1，J2についてのみ考えればよい。第2pn
接合J2は一般的に第1pn接合J1より電界が大きいが、n-
エピタキシャル層13の濃度Ｎおよび厚みｄの最適化（第
（１）式）で、第1pn接合J1より低い電界にすることが
でき、この時、ダイオードの耐圧は第1pn接合J1で決定
される耐圧になる。よって、最適化される限界は、第1p
n接合J1と第2pn接合J2の電界が同一の時であり、またn-
エピタキシャル層13が完全に空乏化されていることが前
提条件となる。以上のことから、限界状態を第７図のよ
うに簡略化して示す。
2pn接合J1，J2あるいはn-エピタキシャル層13,n+拡散領
域15間のn+−n-接合のいずれかの接合で最大電界にな
る。第2pn接合J2からn+拡散領域15までの距離Ｌが十分
に大きいとすると、n+−n-接合の電界は十分低いので、
第1,第2pn接合J1，J2についてのみ考えればよい。第2pn
接合J2は一般的に第1pn接合J1より電界が大きいが、n-
エピタキシャル層13の濃度Ｎおよび厚みｄの最適化（第
（１）式）で、第1pn接合J1より低い電界にすることが
でき、この時、ダイオードの耐圧は第1pn接合J1で決定
される耐圧になる。よって、最適化される限界は、第1p
n接合J1と第2pn接合J2の電界が同一の時であり、またn-
エピタキシャル層13が完全に空乏化されていることが前
提条件となる。以上のことから、限界状態を第７図のよ
うに簡略化して示す。
第７図において、n-エピタキシャル層13は完全に空乏
化しており、n+拡散領域15は十分浅いものとして省いて
いる。n-エピタキシャル層13の厚みをａとし、n-エピタ
キシャル層13内のドナーによる電気力線が第1pn接合J1
に達する空乏層領域と、第2pn接合J2に達する空乏層領
域との境界を点線で表わす。
化しており、n+拡散領域15は十分浅いものとして省いて
いる。n-エピタキシャル層13の厚みをａとし、n-エピタ
キシャル層13内のドナーによる電気力線が第1pn接合J1
に達する空乏層領域と、第2pn接合J2に達する空乏層領
域との境界を点線で表わす。
第2pn接合J2での電圧降下と電界は次式で近似され
る。
る。
q:電子の電荷量 ND：n-エピタキシャル層13の不純物濃度 ε０：真空の誘電率 ε：半導体材料の比誘電率 また、第1pn接合J1については、１次元計算で近似し、n
-エピタキシャル層３とp-半導体基板12の濃度を等しい
とすると、電圧，電界ともに（３），（４）式と等しく
なる。このため、以上の状態の電界Ｅを臨界電界Ecrと
すれば、第７図の状態をこのダイオードの限界状態と見
ることができる。
-エピタキシャル層３とp-半導体基板12の濃度を等しい
とすると、電圧，電界ともに（３），（４）式と等しく
なる。このため、以上の状態の電界Ｅを臨界電界Ecrと
すれば、第７図の状態をこのダイオードの限界状態と見
ることができる。
次に第７図の状態からエピタキシャル層13の厚みがΔ
ａだけ厚くなった場合を考察する。この時の状態を第８
図に示す。点線は第７図と同様な意味をもち、傾きは第
７図と同じとする。また一点鎖線は空乏層端を示す。第
８図の状態の時、第2pn接合J2の最大電界は第1pn接合J1
の最大電界より大きくなるので、第2pn接合J2の最大電
界はEcrに等しくなっている。第2pn接合J2の最大電界E
crが（４）式のEcrと等しいことより、次の（５）式が
成り立つ。
ａだけ厚くなった場合を考察する。この時の状態を第８
図に示す。点線は第７図と同様な意味をもち、傾きは第
７図と同じとする。また一点鎖線は空乏層端を示す。第
８図の状態の時、第2pn接合J2の最大電界は第1pn接合J1
の最大電界より大きくなるので、第2pn接合J2の最大電
界はEcrに等しくなっている。第2pn接合J2の最大電界E
crが（４）式のEcrと等しいことより、次の（５）式が
成り立つ。
また第2pn接合J2からの電圧降下は、 となる。ここで（５）式より を（６）式に代入すると、 を得る。例えば、エピタキシャル層13の厚みが２倍にな
った時の電圧を計算すると、（８）式にΔａ＝ａを代入
して、 となり、第７図の状態に対し40％ほど耐圧が落ちる。
った時の電圧を計算すると、（８）式にΔａ＝ａを代入
して、 となり、第７図の状態に対し40％ほど耐圧が落ちる。
本発明による第１図のダイオードにおいて、導電膜37
はｐ拡散領域33に接続され、ｐ拡散領域33に対するフィ
ールドプレートを形成している。ｐ拡散領域35は、高耐
圧保持状態においては、完全に空乏化したn-エピタキシ
ャル層32内でフローティングした状態にあり、容量結合
によりある電位に固定されている。導電膜39はｐ拡散領
域35に接続され、ｐ拡散領域35に対するフィールドプレ
ートを形成している。このように、本発明による第１図
のダイオードでは、導電膜37,p拡散領域35および導電膜
39により複合フィールドプレートが形成されており、こ
の複合フィールドプレートの作用は１枚のフィールドプ
レートで大まかに近似できる。
はｐ拡散領域33に接続され、ｐ拡散領域33に対するフィ
ールドプレートを形成している。ｐ拡散領域35は、高耐
圧保持状態においては、完全に空乏化したn-エピタキシ
ャル層32内でフローティングした状態にあり、容量結合
によりある電位に固定されている。導電膜39はｐ拡散領
域35に接続され、ｐ拡散領域35に対するフィールドプレ
ートを形成している。このように、本発明による第１図
のダイオードでは、導電膜37,p拡散領域35および導電膜
39により複合フィールドプレートが形成されており、こ
の複合フィールドプレートの作用は１枚のフィールドプ
レートで大まかに近似できる。
ここで、本発明よる第１図のダイオードの耐圧および
使用できるn-エピタキシャル層32の厚みを計算するため
の便宜上、第９図の構造を仮定する。第９図において、
n-エピタキシャル層32の厚みは右に向かってゆるやかに
厚くなっており、フィールドプレート40の端部での電界
集中はないものとする。また、フィールドプレートがつ
いた場合、一般的には、第2pn接合J2の最大電界はかな
り低くなるので、ダイオードの耐圧は、第1pn接合J
1か、n-エピタキシャル層32表面の第３接合J3で決定さ
れる。よって、以後の話では、第2pn接合J2は無視する
ことにする。なお点線は空乏層端を表す。
使用できるn-エピタキシャル層32の厚みを計算するため
の便宜上、第９図の構造を仮定する。第９図において、
n-エピタキシャル層32の厚みは右に向かってゆるやかに
厚くなっており、フィールドプレート40の端部での電界
集中はないものとする。また、フィールドプレートがつ
いた場合、一般的には、第2pn接合J2の最大電界はかな
り低くなるので、ダイオードの耐圧は、第1pn接合J
1か、n-エピタキシャル層32表面の第３接合J3で決定さ
れる。よって、以後の話では、第2pn接合J2は無視する
ことにする。なお点線は空乏層端を表す。
いま、このダイオードがアバランシェ直前の電圧を保
持している場合、第９図のＸ−Ｘ線でのn-エピタキシャ
ル層32の厚みは、このフィールドプレート構造で適用で
きる最大のn-エピタキシャル層32のみを示す。なぜな
ら、第９図のn-エピタキシャル層32がＸ−Ｘ断面におけ
る厚みと等しい均一な厚みを有するとすると、アバラン
シェ直前で、第1pn接合J1と第３接合J3から延びる空乏
層が接するので、最大電界はこの時点で固定され、さら
に電圧を加えると、最終的にはn+拡散領域34の下あたり
の第1pn接合J1でアバランシェするからである。このこ
とは、第35図の従来のダイオードにおける最適構造時の
アバランシェと全く同じ状況である。
持している場合、第９図のＸ−Ｘ線でのn-エピタキシャ
ル層32の厚みは、このフィールドプレート構造で適用で
きる最大のn-エピタキシャル層32のみを示す。なぜな
ら、第９図のn-エピタキシャル層32がＸ−Ｘ断面におけ
る厚みと等しい均一な厚みを有するとすると、アバラン
シェ直前で、第1pn接合J1と第３接合J3から延びる空乏
層が接するので、最大電界はこの時点で固定され、さら
に電圧を加えると、最終的にはn+拡散領域34の下あたり
の第1pn接合J1でアバランシェするからである。このこ
とは、第35図の従来のダイオードにおける最適構造時の
アバランシェと全く同じ状況である。
第10図にＸ−Ｘ断面における電界分布を示す。doxは
絶縁膜41の厚み、ｘは第３接合J3から空乏層接点までの
距離、ｙは第1pn接合J1から空乏層接点までの距離、ny
は第1pn接合J1からp-半導体基板31内の空乏層端までの
距離である。n-エピタキシャル層32,p-半導体基板31の
濃度をそれぞれND，NAとすると、ｎ＝ND／NAである。
絶縁膜41の厚み、ｘは第３接合J3から空乏層接点までの
距離、ｙは第1pn接合J1から空乏層接点までの距離、ny
は第1pn接合J1からp-半導体基板31内の空乏層端までの
距離である。n-エピタキシャル層32,p-半導体基板31の
濃度をそれぞれND，NAとすると、ｎ＝ND／NAである。
第1,第３接合J1，J3の保持電圧が等しいことより、次
式を得る。
式を得る。
ε′：絶縁膜41の比誘電率 以下に、ｘとｙの大小関係について考察する。
（１）ｘ＝ｙ この時、第11図に示すように、第1,第３接合J1，J3は
同時に臨界電界Ecrに達する。ｘ＝ｙを（10）式に代入
すると、 となる。第35図の従来構造における最大のエピタキシャ
ル層13の厚みはｘ（＝ｙ）であるので、 より、本発明の構造では従来構造の２倍の厚みのエピタ
キシャル層32が使用できる。
同時に臨界電界Ecrに達する。ｘ＝ｙを（10）式に代入
すると、 となる。第35図の従来構造における最大のエピタキシャ
ル層13の厚みはｘ（＝ｙ）であるので、 より、本発明の構造では従来構造の２倍の厚みのエピタ
キシャル層32が使用できる。
（２）ｘ＞ｙ この時、第12図に示すように、第３接合J3が先に臨界
電界Ecrに達する。（10）式を変形して、 を得る。ｘ＞ｙより（y2／x2）＜１を（13）式に代入す
ると、 となる。第35図の従来構造における最大のエピタキシャ
ル層13の厚みはｘと等しいので、エピタキシャル層の厚
み改善比は（10）式を変形して となる。この（15）式に（14）式を適用して、すなわち
（14）式の（2doxε/xε′）に０およびｎをそれぞれ代
入して、 を得る。
電界Ecrに達する。（10）式を変形して、 を得る。ｘ＞ｙより（y2／x2）＜１を（13）式に代入す
ると、 となる。第35図の従来構造における最大のエピタキシャ
ル層13の厚みはｘと等しいので、エピタキシャル層の厚
み改善比は（10）式を変形して となる。この（15）式に（14）式を適用して、すなわち
（14）式の（2doxε/xε′）に０およびｎをそれぞれ代
入して、 を得る。
（３）ｘ＜ｙ この時、第13図に示すように、第1pn接合J1が先に臨
界電界Ecrに達する。上記（２）の場合と同様に、（x2
／y2）＜１を（13）式に代入すると、 となる。第35図の従来構造における最大のエピタキシャ
ル層13の厚みはｙと等しいので、エピタキシャル層の厚
み改善比は（10）式を変形して となる。この（18）式に（17）式を適用して、すなわち
（18）式の（2doxε/xε′）に∞およびｎをそれぞれ代
入して、 を得る。
界電界Ecrに達する。上記（２）の場合と同様に、（x2
／y2）＜１を（13）式に代入すると、 となる。第35図の従来構造における最大のエピタキシャ
ル層13の厚みはｙと等しいので、エピタキシャル層の厚
み改善比は（10）式を変形して となる。この（18）式に（17）式を適用して、すなわち
（18）式の（2doxε/xε′）に∞およびｎをそれぞれ代
入して、 を得る。
以上の（１），（２），（３）の結果を総合してグラ
フ表示すると、第14図に示すようになる。縦軸はエピタ
キシャル層の厚みの改善比を示し、横軸はフィールドプ
レート40下の絶縁膜41の厚みdoxを示す。第14図におい
て、dox＝０のとき、改善比は であり、dox＝nxε′/2εで改善比は最大値２をとる。
さらにdoxを大きくすると改善比は単調減少し、dox→∞
で改善比は１になる。dox＞nxε′/2εで改善比が になるdoxは（n2＋2n）ｘε′/2εである。一般的に１
＜ｎ＜２であり、SiO2ではε′／ε≒1/3であることを
考慮すると、x/2＜dox＜ｘとなり、この膜厚doxは一般
的なフィールドプレート下酸化膜厚の10倍ほどである。
このことより、フィールドプレート40下の絶縁膜41の膜
厚doxが一般的な厚さであれば、エピタキシャル層の厚
み改善比は最低でも はあることがわかる。
フ表示すると、第14図に示すようになる。縦軸はエピタ
キシャル層の厚みの改善比を示し、横軸はフィールドプ
レート40下の絶縁膜41の厚みdoxを示す。第14図におい
て、dox＝０のとき、改善比は であり、dox＝nxε′/2εで改善比は最大値２をとる。
さらにdoxを大きくすると改善比は単調減少し、dox→∞
で改善比は１になる。dox＞nxε′/2εで改善比が になるdoxは（n2＋2n）ｘε′/2εである。一般的に１
＜ｎ＜２であり、SiO2ではε′／ε≒1/3であることを
考慮すると、x/2＜dox＜ｘとなり、この膜厚doxは一般
的なフィールドプレート下酸化膜厚の10倍ほどである。
このことより、フィールドプレート40下の絶縁膜41の膜
厚doxが一般的な厚さであれば、エピタキシャル層の厚
み改善比は最低でも はあることがわかる。
以上の考察より、第１図のダイオードにおいて、絶縁
膜36,38の膜厚をnzε′/2ε以下にするのが望ましい。
なおｚはエピタキシャル層32の厚みである。この場合、
フィールドプレート端の電界集中がないものとすれば、
第35図の従来のダイオードに対し 倍以上のエピタキシャル層の厚み改善が可能になる。ま
た、n-エピタキシャル層32の濃度NDがp-半導体基板31の
濃度NAよりも高くなり、ｎ（＝ND／NA）が大きくなって
も、従来よりも厚いエピタキシャル層32を用いることが
できるのがわかる。このように、本発明によれば、使用
可能なエピタキシャル層32の厚みおよび濃度の範囲が従
来よりも広くなる。
膜36,38の膜厚をnzε′/2ε以下にするのが望ましい。
なおｚはエピタキシャル層32の厚みである。この場合、
フィールドプレート端の電界集中がないものとすれば、
第35図の従来のダイオードに対し 倍以上のエピタキシャル層の厚み改善が可能になる。ま
た、n-エピタキシャル層32の濃度NDがp-半導体基板31の
濃度NAよりも高くなり、ｎ（＝ND／NA）が大きくなって
も、従来よりも厚いエピタキシャル層32を用いることが
できるのがわかる。このように、本発明によれば、使用
可能なエピタキシャル層32の厚みおよび濃度の範囲が従
来よりも広くなる。
第15図は第3E図に示すMOSFETの変形例を示す断面図で
ある。この変形例では、２個のセンス用ｐ拡散領域35a,
35bおよびこれらの領域35a,35bにそれぞれ接続された２
個のセンス電極112a,112bを設けている。また、電極112
a,112b間には、絶縁膜36と同時に形成された絶縁膜120
およびパッシベーション膜107と同時に形成されたパッ
シベーション膜121によってフローティング状態に保た
れた導電膜112を設け、フィールドプレートとして働か
せている。またこの変形例を拡張し、センス電極を任意
の複数個設けることが可能である。
ある。この変形例では、２個のセンス用ｐ拡散領域35a,
35bおよびこれらの領域35a,35bにそれぞれ接続された２
個のセンス電極112a,112bを設けている。また、電極112
a,112b間には、絶縁膜36と同時に形成された絶縁膜120
およびパッシベーション膜107と同時に形成されたパッ
シベーション膜121によってフローティング状態に保た
れた導電膜112を設け、フィールドプレートとして働か
せている。またこの変形例を拡張し、センス電極を任意
の複数個設けることが可能である。
第16図は第3E図に示すMOSFETの他の変形例を示す断面
図である。この変形例では、p-半導体基板31とn-エピタ
キシャル層32の界面において、ｐ拡散領域35と対向する
位置に、p+埋込み領域123を形成している。ｐ拡散領域3
5とp+埋込み領域123とで挟まれたn-エピタキシャル層32
の部分では空乏層が上下から接触し易く、結果としてn-
エピタキシャル層32の表面において空乏層端を図中右方
向に押しやる働きが一層強くなる。このため表面電界の
緩和効果が一層大きくなる。
図である。この変形例では、p-半導体基板31とn-エピタ
キシャル層32の界面において、ｐ拡散領域35と対向する
位置に、p+埋込み領域123を形成している。ｐ拡散領域3
5とp+埋込み領域123とで挟まれたn-エピタキシャル層32
の部分では空乏層が上下から接触し易く、結果としてn-
エピタキシャル層32の表面において空乏層端を図中右方
向に押しやる働きが一層強くなる。このため表面電界の
緩和効果が一層大きくなる。
この発明は上述したダイオードやMOSFETに限らず、種
々の半導体装置に適用可能である。第17図〜第32図は適
用例を示す断面図であり、以下にこれらを簡単に説明す
る。
々の半導体装置に適用可能である。第17図〜第32図は適
用例を示す断面図であり、以下にこれらを簡単に説明す
る。
（Ａ）バイポーラトランジスタ（第17図） 第3E図の電極111の代りに、パッシベーション膜107と
同時に形成されるパッシベーション膜124により絶縁さ
れた電極111a,111bが設けられている。ｐ拡散領域33に
接続された電極111bがベース電極、n+拡散領域40に接続
された電極111aがエミッタ電極、n+拡散領域34に接続さ
れた電極113がコレクタ電極となる。
同時に形成されるパッシベーション膜124により絶縁さ
れた電極111a,111bが設けられている。ｐ拡散領域33に
接続された電極111bがベース電極、n+拡散領域40に接続
された電極111aがエミッタ電極、n+拡散領域34に接続さ
れた電極113がコレクタ電極となる。
（Ｂ）IGBT（絶縁ゲート型バイポーラトランジスタ）
（第18図） n+拡散領域34が比較的大きく形成され、そのn+拡散領
域34内にｐ拡散領域125が設けられている。電極111がエ
ミッタ電極、導電膜37がゲート電極、ｐ拡散領域125に
接続された電極113がコレクタ電極となる。
（第18図） n+拡散領域34が比較的大きく形成され、そのn+拡散領
域34内にｐ拡散領域125が設けられている。電極111がエ
ミッタ電極、導電膜37がゲート電極、ｐ拡散領域125に
接続された電極113がコレクタ電極となる。
オン／オフは第3E図と同じMOS構造のオン／オフによ
り制御される。オン時において、pnpトランジスタのベ
ースであるn-エピタキシャル層32における電導度変調の
効果により、オン抵抗が低くなることが知られている。
り制御される。オン時において、pnpトランジスタのベ
ースであるn-エピタキシャル層32における電導度変調の
効果により、オン抵抗が低くなることが知られている。
（Ｃ）コレクタショートIGBT（第19図） このIGBTでは、第18図のIGBTのｐ拡散領域125がコレ
クタ電極113,n+拡散領域34を介してn-エピタキシャル層
32とショートされている。これによりターンオフ時に電
子を高速に引抜き、ターンオフ速度を速めている。
クタ電極113,n+拡散領域34を介してn-エピタキシャル層
32とショートされている。これによりターンオフ時に電
子を高速に引抜き、ターンオフ速度を速めている。
（Ｄ）MCT（MOS制御サイリスタ）（第20図） n+拡散領域34が比較的大きく形成され、このn+拡散領
域34内にｐ拡散領域125が設けられる。また、ｐ拡散領
域33内にｎ拡散領域126が設けられ、このｎ拡散領域126
内にp+拡散領域127が設けられる。さらにp-半導体基板3
1の裏面にn+層128および電極129が設けられる。ｎ拡散
領域126およびp+拡散領域127に接続された電極111がカ
ソード電極、導電膜37がゲート電極、ｐ拡散領域125に
接続された電極113がアノード電極となる。
域34内にｐ拡散領域125が設けられる。また、ｐ拡散領
域33内にｎ拡散領域126が設けられ、このｎ拡散領域126
内にp+拡散領域127が設けられる。さらにp-半導体基板3
1の裏面にn+層128および電極129が設けられる。ｎ拡散
領域126およびp+拡散領域127に接続された電極111がカ
ソード電極、導電膜37がゲート電極、ｐ拡散領域125に
接続された電極113がアノード電極となる。
ゲート電極37に正電位を印加するとゲート電極37直下
のｐ拡散領域33表面におけるｎチャネルがオンし、電子
がアノード電極113に流れ、これに応じてｐ拡散領域125
からn-エピタキシャル層32にホールが注入される。注入
されたホールはｎ拡散領域126に流れ込みサイリスタ動
作が始まる。一方、ゲート電極37に負電位を印加する
と、ゲート電極37直下のｎ拡散領域126表面におけるｐ
チャネルがオンし、ｐ拡散領域125から注入されたホー
ルはp+拡散領域127に引き込まれ、サイリスタ動作が止
まる。電極129はカソード電極111と同電位に保たれる。
n+層128はホールがp-基板31に抜けるのを防止する。
のｐ拡散領域33表面におけるｎチャネルがオンし、電子
がアノード電極113に流れ、これに応じてｐ拡散領域125
からn-エピタキシャル層32にホールが注入される。注入
されたホールはｎ拡散領域126に流れ込みサイリスタ動
作が始まる。一方、ゲート電極37に負電位を印加する
と、ゲート電極37直下のｎ拡散領域126表面におけるｐ
チャネルがオンし、ｐ拡散領域125から注入されたホー
ルはp+拡散領域127に引き込まれ、サイリスタ動作が止
まる。電極129はカソード電極111と同電位に保たれる。
n+層128はホールがp-基板31に抜けるのを防止する。
（Ｅ）アノードショートMCT（第21図） このMCTでは、第20図のMCTのｐ拡散領域125がアノー
ド電極113,n+拡散領域34を介してn-エピタキシャル層32
とショートされている。これによりターンオフ時に電子
を高速に引抜き、ターンオフ速度を速めている。
ド電極113,n+拡散領域34を介してn-エピタキシャル層32
とショートされている。これによりターンオフ時に電子
を高速に引抜き、ターンオフ速度を速めている。
（Ｆ）バイポーラトランジスタ（第22図） このバイポーラトランジスタでは、第17図のバイポー
ラトランジスタのp-基板31の裏面にn+層128および電極1
29が設けられている。電極129はエミッタ電極111aと同
電位に保たれる。
ラトランジスタのp-基板31の裏面にn+層128および電極1
29が設けられている。電極129はエミッタ電極111aと同
電位に保たれる。
（Ｇ）IGBT（第23図） このIGBTでは、第18図のIGBTのp-基板31の裏面にn+層
128および電極129が設けられている。電極129はエミッ
タ電極111と同電位に保たれる。n+層128はｐ拡散領域12
5からn-エピタキシャル層32に注入されるホールがp-基
板31に抜けるのを防止する。
128および電極129が設けられている。電極129はエミッ
タ電極111と同電位に保たれる。n+層128はｐ拡散領域12
5からn-エピタキシャル層32に注入されるホールがp-基
板31に抜けるのを防止する。
（Ｈ）コレクタショートIGBT（第24図） このIGBTでは、第19図のIGBTと第23図のIGBTを組合せ
たものである。
たものである。
（Ｉ）IGBT（第25図） このIGBTでは、第23図のIGBTのn+層128がp-基板31の
裏面全面でなく一部（コレクタ電極113の下方）に設け
られている。n+層128は、IGBTの電流がある値以上にな
ると電子を注入し始め、サイリスタ動作を行うので、電
流密度を大きくすることができる。
裏面全面でなく一部（コレクタ電極113の下方）に設け
られている。n+層128は、IGBTの電流がある値以上にな
ると電子を注入し始め、サイリスタ動作を行うので、電
流密度を大きくすることができる。
（Ｊ）コレクタショートIGBT（第26図） このIGBTは、第19図のIGBTと第25図のIGBTを組合せた
ものである。
ものである。
（Ｋ）MCT（第27図） このMCTでは、第20図のMCTのn+層128がp-基板31の裏
面全面でなく一部（図中左半部）に設けられている。ア
ノード電極113の下方でp-基板31を電極129とショートす
ることにより、ターンオフ時に、ｐ拡散領域125から注
入されたホールをp-基板31に引き抜くことができるの
で、ターンオフ速度を速くすることができる。
面全面でなく一部（図中左半部）に設けられている。ア
ノード電極113の下方でp-基板31を電極129とショートす
ることにより、ターンオフ時に、ｐ拡散領域125から注
入されたホールをp-基板31に引き抜くことができるの
で、ターンオフ速度を速くすることができる。
（Ｌ）アノードショートMCT（第28図） このMCTは、第21図のMCTと第27図のMCTを組合せたも
のである。
のである。
（Ｍ）MCT（第29図） このMCTでは、第20図のMCTのゲート電極37直下のｎ拡
散領域126表面におけるｐチャネルがデプレッション型
に変更されている。すなわち、ｐチャネルに相当するｎ
拡散領域126の表面部分はｐ拡散によりｐ型に反転され
ている。
散領域126表面におけるｐチャネルがデプレッション型
に変更されている。すなわち、ｐチャネルに相当するｎ
拡散領域126の表面部分はｐ拡散によりｐ型に反転され
ている。
（Ｎ）アノードショートMCT（第30図） このMCTは、第21図のMCTと第29図のMCTを組合せたも
のである。
のである。
（Ｏ）MCT（第31図） このMCTは、第27図のMCTと第29図のMCTを組合わせた
ものである。
ものである。
（Ｐ）アノードショートMCT（第32図） このMCTは、第28図のMCTと第29図のMCTを組合せたも
のである。
のである。
以上の半導体装置においても、前述した第１図のダイ
オードや第２図のMOSFETと同様の動作により、高耐圧お
よび良好なセンス電圧特性が実現できる。またこの発明
の適用は上記半導体装置に限られないことは勿論であ
る。
オードや第２図のMOSFETと同様の動作により、高耐圧お
よび良好なセンス電圧特性が実現できる。またこの発明
の適用は上記半導体装置に限られないことは勿論であ
る。
以上説明したように、この発明の半導体装置によれ
ば、複合フィールドプレートとして働く導電膜および第
３半導体領域を設けたので、表面電界分布が安定して耐
圧の信頼性が高くなるとともに、使用できる第１半導体
領域の厚みおよび不純物濃度の範囲が広くて設計の自由
度が高くなる。また第３半導体領域はフローティングで
あり、その電位は容量結合によって決定されるため、セ
ンス電極を通じたセンス電圧特性はなめらかとなる。ま
たセンスのための構造もコンパクトで済む。
ば、複合フィールドプレートとして働く導電膜および第
３半導体領域を設けたので、表面電界分布が安定して耐
圧の信頼性が高くなるとともに、使用できる第１半導体
領域の厚みおよび不純物濃度の範囲が広くて設計の自由
度が高くなる。また第３半導体領域はフローティングで
あり、その電位は容量結合によって決定されるため、セ
ンス電極を通じたセンス電圧特性はなめらかとなる。ま
たセンスのための構造もコンパクトで済む。
また、この発明による製造方法では、導電膜をマスク
とした自己整合により第３の半導体領域を形成している
ので、両者のオーバラップ長さを厳密に制御できる。第
３の半導体領域の電位を決定する結合容量の大部分はこ
のオーバラップ長さに依存するので、センス電圧特性を
正確に制御できるという効果がある。
とした自己整合により第３の半導体領域を形成している
ので、両者のオーバラップ長さを厳密に制御できる。第
３の半導体領域の電位を決定する結合容量の大部分はこ
のオーバラップ長さに依存するので、センス電圧特性を
正確に制御できるという効果がある。
第１図および第４図はこの発明による半導体装置の一実
施例であるセンス端子付高耐圧ダイオードを示す断面
図、第２図はこの発明による半導体装置の他の実施例で
あるセンス端子付高耐圧MOSFETを示す断面図、第3A図〜
第3E図は第２図のMOSFETの製造工程を示す断面図、第５
図は第１図のダイオードにおける空乏層の延び方を示す
断面図、第６図はこの発明によるセンス電圧特性を示す
グラフ、第７図および第８図は従来のダイオードを簡略
化して示す断面図、第９図はこの発明によるダイオード
を解析するための断面図、第10図〜第13図は第９図のＸ
−Ｘ断面における電界分布を示す図、第14図は絶縁膜の
変化に対するエピタキシャル層の厚み改善比の変化を示
すグラフ、第15図〜第32図はこの発明による半導体装置
のさらに他の実施例を示す断面図、第33図は従来のハー
フブリッジ回路の１相を示す回路図、第34図は分離領域
を示す断面図、第35図は従来の高耐圧ダイオードを示す
断面図、第36図は従来のセンス端子付高耐圧バイポーラ
トランジスタを示す断面図、第37図は第36図のトランジ
スタの等価回路を示す回路図、第38図は従来のセンス電
圧特性を示すグラフである。 図において、31はp-半導体基板、32はn-エピタキシャル
層（第１の半導体領域）、33はｐ拡散領域（第２の半導
体領域）、34はn+拡散領域（電圧印加領域）、35はｐ拡
散領域（第３の半導体領域）、36は絶縁膜、37は導電
膜、SENはセンス電極である。 なお、各図中同一符号は同一または相当部分を示す。
施例であるセンス端子付高耐圧ダイオードを示す断面
図、第２図はこの発明による半導体装置の他の実施例で
あるセンス端子付高耐圧MOSFETを示す断面図、第3A図〜
第3E図は第２図のMOSFETの製造工程を示す断面図、第５
図は第１図のダイオードにおける空乏層の延び方を示す
断面図、第６図はこの発明によるセンス電圧特性を示す
グラフ、第７図および第８図は従来のダイオードを簡略
化して示す断面図、第９図はこの発明によるダイオード
を解析するための断面図、第10図〜第13図は第９図のＸ
−Ｘ断面における電界分布を示す図、第14図は絶縁膜の
変化に対するエピタキシャル層の厚み改善比の変化を示
すグラフ、第15図〜第32図はこの発明による半導体装置
のさらに他の実施例を示す断面図、第33図は従来のハー
フブリッジ回路の１相を示す回路図、第34図は分離領域
を示す断面図、第35図は従来の高耐圧ダイオードを示す
断面図、第36図は従来のセンス端子付高耐圧バイポーラ
トランジスタを示す断面図、第37図は第36図のトランジ
スタの等価回路を示す回路図、第38図は従来のセンス電
圧特性を示すグラフである。 図において、31はp-半導体基板、32はn-エピタキシャル
層（第１の半導体領域）、33はｐ拡散領域（第２の半導
体領域）、34はn+拡散領域（電圧印加領域）、35はｐ拡
散領域（第３の半導体領域）、36は絶縁膜、37は導電
膜、SENはセンス電極である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺島 知秀 福岡県福岡市西区今宿東１丁目１番１号 三菱電機株式会社福岡製作所内 (72)発明者 山口 博史 福岡県福岡市西区今宿東１丁目１番１号 三菱電機株式会社福岡製作所内 (72)発明者 福永 匡則 福岡県福岡市西区今宿東１丁目１番１号 三菱電機株式会社福岡製作所内 (72)発明者 吉澤 正夫 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (56)参考文献 特開 昭56−110264（ＪＰ，Ａ) 特開 昭59−76466（ＪＰ，Ａ) 特開 昭62−65517（ＪＰ，Ａ)
Claims (3)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板上に配設された島状の第２導電型の第１
の半導体領域と、 前記半導体基板上に前記第１の半導体領域をとり囲んで
配設された第１導電型の第２の半導体領域と、 前記第２の半導体領域の近傍において、前記第１の半導
体領域の表面に選択的に配設された第１導電型の第３の
半導体領域と、 前記第１の半導体領域の中心付近の表面に配設された電
圧印加領域と、 前記第２および第３の半導体領域間の前記第１の半導体
領域の表面上に、前記第２および第３の半導体領域の表
面とオーバラップするように配設された絶縁膜と、 前記絶縁膜上に配設された導電膜と、 前記第３の半導体領域上に配設され、電流阻止状態にお
いて、前記電圧印加領域に印加される電圧を検知するた
めのセンス電極とを備える半導体装置。 - 【請求項２】第１導電型の半導体基板と、 前記半導体基板上に配設された島状の第２導電型の第１
の半導体領域と、 前記半導体基板上に前記第１の半導体領域をとり囲んで
配設された第１導電型の第２の半導体領域と、 前記第２の半導体領域の近傍において、前記第１の半導
体領域の表面に選択的に配設された第１導電型の第３の
半導体領域と、 前記第３の半導体領域に近接して、前記第２の半導体領
域の表面に島状に配設された、電極を有する第２導電型
の第４の半導体領域と、 前記第１の半導体領域の中心付近の表面に配設された電
圧印加領域と、 前記第２および第３の半導体領域間の前記第１の半導体
領域の表面上に、前記第２、第３および第４の半導体領
域の表面とオーバラップするように配設された絶縁膜
と、 前記絶縁膜上に配設された導電膜と、 前記第３の半導体領域上に配設され、電流阻止状態にお
いて、前記電圧印加領域に印加される電圧を検知するた
めのセンス電極とを備える半導体装置。 - 【請求項３】第１導電型の半導体基板を準備する工程
と、 前記半導体基板上に第２導電型の半導体層を形成する工
程と、 前記半導体層に第１導電型の不純物を選択的に添加する
ことにより、前記半導体基板上に形成された島状の第２
導電型の第１の半導体領域と、前記半導体基板上に前記
第１の半導体領域をとり囲んで形成された第１導電型の
第２の半導体領域とを設ける工程と、 前記第１の半導体領域の前記第２の半導体領域に隣接す
る端部上に絶縁膜および導電膜を順次形成する工程と、 前記導電膜をマスクとした自己整合により、前記第２の
半導体領域の近傍における前記第１の半導体領域の表面
に第１導電型の第３の半導体領域を選択的に形成する工
程と、 前記第１の半導体領域の中心付近の表面に電圧印加領域
を形成する工程と、 前記第３の半導体領域上に、電流阻止状態において前記
電圧印加領域に印加される電圧を検知するためのセンス
電極を形成する工程とを備える半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340202A JP2513874B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置およびその製造方法 |
| US07/547,243 US5200638A (en) | 1989-12-28 | 1990-07-03 | A semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same |
| DE69016979T DE69016979T2 (de) | 1989-12-28 | 1990-10-02 | Hochspannungshalbleiterelement mit einer Sensorelektrode und Verfahren zur Herstellung. |
| EP90118885A EP0434914B1 (en) | 1989-12-28 | 1990-10-02 | High voltage semiconductor device having a sense electrode and a method of manufacturing the same |
| US07/944,074 US5258641A (en) | 1989-12-28 | 1992-09-11 | Semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same |
| US07/997,924 US5279977A (en) | 1989-12-28 | 1992-12-29 | Method of manufacturing a semiconductor device for extracting a signal used to monitor potential of a high voltage island |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340202A JP2513874B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201452A JPH03201452A (ja) | 1991-09-03 |
| JP2513874B2 true JP2513874B2 (ja) | 1996-07-03 |
Family
ID=18334685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340202A Expired - Lifetime JP2513874B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5200638A (ja) |
| EP (1) | EP0434914B1 (ja) |
| JP (1) | JP2513874B2 (ja) |
| DE (1) | DE69016979T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258641A (en) * | 1989-12-28 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same |
| JP3216206B2 (ja) * | 1992-03-30 | 2001-10-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
| KR0127282B1 (ko) * | 1992-05-18 | 1998-04-02 | 도요다 요시또시 | 반도체 장치 |
| JP3158738B2 (ja) * | 1992-08-17 | 2001-04-23 | 富士電機株式会社 | 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 |
| JP2908948B2 (ja) * | 1992-12-10 | 1999-06-23 | 三菱電機株式会社 | パワーデバイスの制御回路及び半導体集積回路装置 |
| DE4244272A1 (de) * | 1992-12-28 | 1994-06-30 | Daimler Benz Ag | Feldeffektgesteuertes Halbleiterbauelement |
| JPH06244430A (ja) * | 1993-02-16 | 1994-09-02 | Fuji Electric Co Ltd | 半導体装置 |
| JP2850694B2 (ja) * | 1993-03-10 | 1999-01-27 | 株式会社日立製作所 | 高耐圧プレーナ型半導体装置 |
| US5981981A (en) * | 1993-10-13 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a bipolar structure |
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| JP3575908B2 (ja) * | 1996-03-28 | 2004-10-13 | 株式会社東芝 | 半導体装置 |
| DE19828669C2 (de) * | 1998-06-26 | 2003-08-21 | Infineon Technologies Ag | Lateraler IGBT in SOI-Bauweise und Verfahren zur Herstellung |
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| DE10006519B4 (de) * | 2000-02-15 | 2004-03-11 | Infineon Technologies Ag | MOSFET-Treibertransistor und Verfahren zum Herstellen desselben |
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| US8020138B2 (en) * | 2008-06-02 | 2011-09-13 | International Business Machines Corporation | Voltage island performance/leakage screen monitor for IP characterization |
| US8618627B2 (en) | 2010-06-24 | 2013-12-31 | Fairchild Semiconductor Corporation | Shielded level shift transistor |
| GB2520617B (en) * | 2013-10-22 | 2020-12-30 | Abb Schweiz Ag | RC-IGBT with freewheeling SiC diode |
| JP7232193B2 (ja) * | 2016-12-16 | 2023-03-02 | アップル インコーポレイテッド | 発光ダイオード（ｌｅｄ）検査装置及び製造方法 |
| CN111370492B (zh) * | 2020-04-27 | 2023-04-28 | 上海华虹宏力半导体制造有限公司 | 集成采样功能的超高压ldmos复合管及工艺方法 |
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| IT1085486B (it) * | 1977-05-30 | 1985-05-28 | Ates Componenti Elettron | Struttura a semiconduttore integrata monolitica con giunzioni planari schermate da campi elettrostatici esterni |
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| JPS5976466A (ja) * | 1982-10-25 | 1984-05-01 | Mitsubishi Electric Corp | プレ−ナ形半導体装置 |
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| US4721986A (en) * | 1984-02-21 | 1988-01-26 | International Rectifier Corporation | Bidirectional output semiconductor field effect transistor and method for its maufacture |
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| US4713681A (en) * | 1985-05-31 | 1987-12-15 | Harris Corporation | Structure for high breakdown PN diode with relatively high surface doping |
| JPS6265517A (ja) * | 1985-09-17 | 1987-03-24 | Fuji Electric Co Ltd | 金属酸化半導体電界効果トランジスタの過負荷保護方式 |
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| US4933740A (en) * | 1986-11-26 | 1990-06-12 | General Electric Company | Insulated gate transistor with vertical integral diode and method of fabrication |
| JPS63181376A (ja) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | 半導体装置 |
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- 1989-12-28 JP JP1340202A patent/JP2513874B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-03 US US07/547,243 patent/US5200638A/en not_active Expired - Lifetime
- 1990-10-02 EP EP90118885A patent/EP0434914B1/en not_active Expired - Lifetime
- 1990-10-02 DE DE69016979T patent/DE69016979T2/de not_active Expired - Lifetime
-
1992
- 1992-12-29 US US07/997,924 patent/US5279977A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| US5279977A (en) | 1994-01-18 |
| EP0434914A3 (en) | 1991-09-04 |
| US5200638A (en) | 1993-04-06 |
| JPH03201452A (ja) | 1991-09-03 |
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| DE69016979T2 (de) | 1995-06-22 |
| EP0434914A2 (en) | 1991-07-03 |
| EP0434914B1 (en) | 1995-02-15 |
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