JP3924829B2 - 電圧駆動型半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はトレンチ型の絶縁ゲートを有する半導体装置に係り、特にパワー MOSFETやＩＧＢＴなどに関する。
【０００２】
【従来の技術】
図８（ａ），（ｂ）に従来のトレンチ型の絶縁ゲートを有するＩＧＢＴ （Insulated Gate Bipolar Transistor ）のアクティブ領域の断面図及び平面図を示す（以下、この素子をトレンチＩＧＢＴと呼ぶ）。なお、断面図（ａ）は平面図（ｂ）のＸ−Ｘ′に対応している。トレンチＩＧＢＴはｐ+基板１上にｎ-ドリフト層２が形成される。ｎ- ドリフト層２の表面にｐベース層３が形成され、さらに、ｐベース層３の表面に選択的にｎ+ エミッタ層４が形成される。さらに、ｐベース層３及びｎ+ エミッタ層４を貫通して、連続的にトレンチ１０が形成され、トレンチ表面には、ゲート絶縁膜６及びゲート電極５が形成される。さらに、ゲート電極表面に酸化膜１２及び層間絶縁膜８が形成される。さらに、ｐ+ 基板１の裏面上にコレクタ電極１１が形成され、ｎ- ドリフト層２上にエミッタ電極９が形成される。
【０００３】
図９（ａ），（ｂ）に従来のトレンチＩＧＢＴのゲート電極をゲートパッドに引き出す領域の断面図及び平面図を示す。なお、断面図（ａ）は平面図（ｂ）のＹ−Ｙ′に対応している。ｐ+ 基板１上にｎ- ドリフト層２が形成される。ｎ- ドリフト層２の表面にｐウェル層及びｐベース層３が形成され、さらに、ｐベース層３の表面に選択的にｎ+ エミッタ層４が形成される。さらに、ｐベース層３及びｎ+ エミッタ層４を貫通して、連続的にトレンチ１０が形成され、トレンチ表面には、ゲート絶縁膜６及びゲート電極５，ゲート配電部５Ａが形成される。さらに、ゲート電極表面に酸化膜１２及び層間絶縁膜８が形成される。さらに、ｐ+ 基板１の裏面上にコレクタ電極１１が形成され、層間絶縁膜８上にエミッタ電極９が、ゲート配電部５Ａ上にゲート電極用配線９Ａが形成される。
【０００４】
動作原理は以下の通りである。まず、エミッタ電極９を接地し、コレクタ電極１１にある一定の正電圧を印加する。この状態で、ゲート電極５にしきい値電圧以上の電圧を加えることにより、ゲート電極５に沿って、縦方向にチャネルが形成され、コレクタ電極１１，エミッタ電極９間に電流が流れ、トレンチＩＧＢＴはオン状態となる。
【０００５】
従来のＩＧＢＴはＭＯＳゲートが平面(プレーナ)にあるため、プレーナIGBTと呼ばれている。プレーナＩＧＢＴは微細化し、Ｐベース層間に設けられたＭＯＳゲートの長さを短くすると、空乏層により電流通路が狭められるＪＦＥＴ効果により、オン電圧が上昇してしまう。このためＩＧＢＴはＬＳＩとは異なり微細化には限界がある。一方、トレンチＩＧＢＴは、プレーナＩＧＢＴに比べ、JFET効果による抵抗成分が存在せず、さらに、微細化が可能であることから、オン電圧が低減できることが特徴である。
【０００６】
【発明が解決しようとする課題】
トレンチ型の絶縁ゲートを有する半導体装置はその特徴であるゲート電極を形成するために、一般的に、ドライエッチング技術を利用してシリコン基板にトレンチを形成後、ゲート酸化をし、さらに不純物を含んだ多結晶シリコンを埋め込み、その後、ゲート配電部を除き多結晶シリコンをエッチバックする。この時、多結晶シリコンの表面はシリコン基板の表面からｎ+ エミッタ層の下面との間に存在しなければならない。なぜなら、多結晶シリコンの表面がシリコン基板表面よりも上にある場合、ゲート電極がエミッタ電極と短絡し、多結晶シリコンの表面がｎ+ エミッタ層の下面よりも下にある場合、チャネルが形成されない領域が生じ、素子がＭＯＳ動作をしないためである。したがって、エッチバックの面内均一性を考慮すると、ウエハ全面でこの制御を行うにはｎ+ エミッタ層の接合深さを深くする必要がある。しかし、ｎ+ エミッタ層の接合深さを深くすると、制御範囲が広くなり、制御性は良くなるものの、ｎ+ エミッタ層横のｐベース層の抵抗成分が増加することにより、ｎ+ｐｎ-ｐ+ の寄生サイリスタがラッチアップし易くなり、素子が破壊し易くなるという問題があった。
【０００７】
本発明の目的は、トレンチ型の絶縁ゲートを有する半導体装置において、前記従来技術の問題点を解決することにある。すなわち、ゲート電極形成時の多結晶シリコンのエッチバックの制御性が良く、しかも寄生サイリスタがラッチアップしにくい素子を提供すること、及びそのような素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は第１半導体領域と、
前記第１半導体領域に隣接する第１導電型の第２半導体領域と、
前記第２半導体領域に隣接する第２導電型の第３半導体領域と、
前記第３半導体領域内に設けられる第１導電型の第４半導体領域と、
前記第１半導体領域に接触する第１主電極と、
前記第３半導体領域及び前記第４半導体領域に接触する第２主電極と、
前記第３半導体領域を貫通するトレンチ内に設けられる絶縁ゲート電極と、
前記第３半導体領域に隣接する絶縁ゲート電極の絶縁膜と、
前記第４半導体領域に隣接し、前記絶縁ゲート電極の絶縁膜よりも厚い第１の絶縁膜とを備え、
前記絶縁ゲート電極が前記第４半導体領域よリ高くかつ前記第１の絶縁膜よリ低いことを特徴とするものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて説明する。
【００１０】
図１は本発明の一実施例を示すアクティブ領域の図であり、断面図（ａ）は平面図（ｂ）のＸ−Ｘ′に対応している。ｐ+ 基板１上にｎ- ドリフト層２が形成される。そして、ｎ- ドリフト層２の表面にｐベース層３が形成され、ｐベース層３の表面に選択的にｎ+ エミッタ層４が形成される。さらに、絶縁膜７を形成後、これをマスクとし、ドライエッチング技術を使って、ｐベース層３及びｎ+ エミッタ層４を貫通して、連続的にトレンチ１０が形成され、トレンチ表面にゲート絶縁膜６及び不純物を含んだ多結晶シリコンで形成されたゲート電極５及びゲート配電部５Ａが形成される。この時、ゲート電極５の表面は絶縁膜７の表面からｎ+ エミッタ層４の下面の間に存在している。そして、層間絶縁膜８が形成された後、絶縁膜７及び層間絶縁膜８が同時にエッチングされ、コンタクト領域が形成される。そして、ｎ- ドリフト層２上にｐベース層３及びｎ+ エミッタ層４に接するようにエミッタ電極９が形成され、ｐ+ 基板１の裏面上にコレクタ電極１１が形成される。
【００１１】
本発明の場合、絶縁膜７が存在するため絶縁膜７の高さ分だけ、多結晶シリコンで形成されたゲート電極５のエッチバックの制御範囲が広くなり、制御性が向上する。これにより、ｎ+ エミッタ層４の接合深さを浅くできるので、寄生サイリスタがラッチアップしにくくできる。また、ｎ+ エミッタ層４の接合深さは素子のしきい値電圧に大きく影響する。本発明の場合、ｎ+ エミッタ層４が浅く形成できるため、拡散時間が短くなり、安定した接合深さが得られ、チップ内のしきい値電圧が安定する。
【００１２】
図２は、図１に示すトレンチＩＧＢＴの製造方法を示す断面図である。製造方法は以下の通りである。
【００１３】
（ａ）ｐ+ シリコン基板１の上に、ｎ- シリコンエピタキシャル層２が形成され、ｎ- シリコンエピタキシャル層２の上にｐベース拡散層３が形成され、ｐベース拡散層３の表面中にｎ+エミッタ拡散層４が形成される。
【００１４】
（ｂ）（ａ）で形成したシリコン基板表面にトレンチゲートのマスクとなる絶縁膜７、例えばＣＶＤによる酸化膜を１〜２μｍ堆積し、トレンチゲートのパターンにエッチングする。なお、絶縁膜７の厚さはシリコンエッチ後に0.3〜0.7μｍの膜厚になる程度に堆積するのが好ましい。
【００１５】
（ｃ）絶縁膜７をマスクとし、ｎ+ エミッタ層４及びｐベース層３を貫通するようにドライエッチングし、トレンチ１０を形成する。この時、トレンチ底部を丸く加工することにより、高電圧印加時の電界集中を緩和できる。
【００１６】
（ｄ）ドライエッチ後のシリコン表面の欠陥を除去した後、ゲート絶縁膜６を形成する。
【００１７】
（ｅ）不純物を含んだ多結晶シリコンをトレンチ１０に埋め込むように堆積する。
【００１８】
（ｆ）多結晶シリコンをエッチバックすることにより、ゲート電極５を形成する。この時、多結晶シリコンの表面は絶縁膜７の表面とｎ+ エミッタ層４の下面の間に存在する。
【００１９】
（ｇ）層間絶縁膜８を、例えばＰＳＧ１.３μｍ をＣＶＤにより形成する。なお、膜厚は所望のゲート耐圧に耐え得る厚さにすれば良い。
【００２０】
（ｈ）絶縁膜７及び層間絶縁膜８が同時にエッチングし、コンタクト領域を形成する。
【００２１】
（ｉ）シリコン基板上に、ｐベース層３及びｎ+ エミッタ層４に接するようにエミッタ電極９を形成し、ｐ+ 基板１の裏面上にコレクタ電極１１を形成する。
図３は図１で説明した実施例のゲート電極をゲートパッドに引き出す領域における一実施例を示す図であり、断面図（ａ）は平面図（ｂ）のＹ−Ｙ′に対応している。ｐ+ 基板１上にｎ- ドリフト層２が形成される。そして、ｎ- ドリフト層２の表面にｐウェル層３１及びそれよりも接合深さが浅く、不純物濃度の高いｐベース層３が形成され、ｐベース層３の表面に選択的にｎ+ エミッタ層４が形成される。さらに、絶縁膜７を形成後、これをマスクとし、ドライエッチング技術を使って、ｐウェル層３１は貫通せず、ｐベース層３及びｎ+ エミッタ層４を貫通して、連続的にトレンチ１０が形成される。さらに、トレンチ１０表面にゲート絶縁膜６及び不純物を含んだ多結晶シリコンで形成されたゲート電極５及びゲート配電部５Ａが形成される。この時、ゲート電極５の表面は絶縁膜７の表面からｎ+ エミッタ層４の下面の間に存在している。そして、層間絶縁膜８が形成された後、層間絶縁膜８上にエミッタ電極９が、ゲート配電部５Ａ上にゲート電極用配線９Ａが形成され、ｐ+ 基板１の裏面上にコレクタ電極１１が形成される。
【００２２】
図９に示す従来構造では、トレンチ端部２０でゲート絶縁膜６が局所的に薄くなることにより、ゲート耐圧の劣化を生じるのに対し、本発明では、その上部にトレンチエッチのマスクに使用した絶縁膜７が存在することにより、ゲート絶縁膜６が局所的に薄くなるのを防げるため、所望のゲート耐圧を確保できる。
【００２３】
図４は本発明の一実施例を示すアクティブ領域の図であり、断面図（ａ）は平面図（ｂ）のＸ−Ｘ′に対応している。また、図５は図４のゲート電極をゲートパッドに引き出す領域における一実施例を示す図であり、断面図（ａ）は平面図（ｂ）のＹ−Ｙ′に対応している。図１に示した実施例と異なる点は、ゲート電極５と層間絶縁膜８の間に酸化膜１２が形成されていることにある。
【００２４】
これにより、図１に示した実施例に比べ、多結晶シリコンで形成されたゲート電極の表面が多少後退するものの、ゲート電極とエミッタ電極の絶縁が確実にとれるためゲート耐圧が向上する。
【００２５】
図６は図４に示すトレンチＩＧＢＴの製造方法を示す断面構造図である。図２に示す製造方法と異なる点は工程（ｆ）の後に酸化工程が追加されることにある。
【００２６】
図７は本発明のトレンチＩＧＢＴを使って構成したモータ駆動用インバータ回路の例である。トレンチIGBT100 には逆並列にダイオード１０１が接続されており、トレンチＩＧＢＴが２個直列に接続され、１相が形成されている。トレンチＩＧＢＴが接続された中点から出力され、モータ１０６と接続されている。上アーム側のトレンチIGBT100a，ｂ，ｃのコレクタは共通であり、整流回路の高電位側と接続されている。また、下アーム側のトレンチIGBT100d，ｅ，ｆのエミッタは共通であり、整流回路のアース側と接続されている。整流回路１０３は、交流電源１０２を直流に変換する。トレンチIGBT100 は、この直流を受電し、再度交流に変換してモータを駆動する。上下の駆動回路１０４，１０５は、トレンチ
ＩＧＢＴのゲートに駆動信号を伝え、所定の周期でトレンチＩＧＢＴをオン・オフさせる。本実施例では、トレンチＩＧＢＴのトレンチ形成のマスクに用いる絶縁膜を残すことにより、多結晶シリコンのエッチバックの制御範囲が広くなり、ｎ+ エミッタを浅接合化できるので、寄生サイリスタがラッチアップしにくく、さらに、チップ内のしきい値電圧が安定するため、従来のトレンチＩＧＢＴを使用した場合よりも、信頼性の高いインバータを提供できる。
【００２７】
なお、実施例では、半導体素子の例としてＩＧＢＴのみについて述べたが、絶縁ゲートを持つ他の素子、例えば、パワーMOSFETなどでも同様の効果があるのは明らかである。
【００２８】
【発明の効果】
本発明の半導体装置によれば、第４半導体領域より絶縁ゲート電極を高くすることで、ｎ + 層と絶縁ゲート電極の間が離れることを防止出来るので、ｎ + 層と絶縁ゲート電極の間のしきい値電圧が大きくなって、不良動作を起こすことを防止して、正常な動作を確保することが実現出来る。
【図面の簡単な説明】
【図１】本発明の一実施例のアクティブ領域での説明図。
【図２】本発明の一実施例の製造方法の説明図。
【図３】本発明の一実施例のゲート電極をゲートパッドに引き出す領域での説明図。
【図４】本発明の一実施例のアクティブ領域での説明図。
【図５】本発明の一実施例のゲート電極をゲートパッドに引き出す領域での説明図。
【図６】本発明の一実施例の製造方法の説明図。
【図７】本発明の電圧駆動型半導体装置を使用したインバータ装置の一実施例の回路図。
【図８】従来のトレンチ型の絶縁ゲートを有するＩＧＢＴの説明図。
【図９】従来のトレンチ型の絶縁ゲートを有するＩＧＢＴの異なる断面での説明図。
【符号の説明】
１…ｐ+ 基板、２…ｎ- ドレイン層、３…ｐベース層、４…ｎ+ エミッタ層、５…ゲート電極、５Ａ…ゲート配電部、６…ゲート絶縁膜、７…トレンチ形成のマスクとなる絶縁膜、８…層間絶縁膜、９…エミッタ電極、１０…トレンチ、 １１…コレクタ電極、３１…ｐウェル層。
【発明の属する技術分野】
本発明はトレンチ型の絶縁ゲートを有する半導体装置に係り、特にパワー MOSFETやＩＧＢＴなどに関する。
【０００２】
【従来の技術】
図８（ａ），（ｂ）に従来のトレンチ型の絶縁ゲートを有するＩＧＢＴ （Insulated Gate Bipolar Transistor ）のアクティブ領域の断面図及び平面図を示す（以下、この素子をトレンチＩＧＢＴと呼ぶ）。なお、断面図（ａ）は平面図（ｂ）のＸ−Ｘ′に対応している。トレンチＩＧＢＴはｐ+基板１上にｎ-ドリフト層２が形成される。ｎ- ドリフト層２の表面にｐベース層３が形成され、さらに、ｐベース層３の表面に選択的にｎ+ エミッタ層４が形成される。さらに、ｐベース層３及びｎ+ エミッタ層４を貫通して、連続的にトレンチ１０が形成され、トレンチ表面には、ゲート絶縁膜６及びゲート電極５が形成される。さらに、ゲート電極表面に酸化膜１２及び層間絶縁膜８が形成される。さらに、ｐ+ 基板１の裏面上にコレクタ電極１１が形成され、ｎ- ドリフト層２上にエミッタ電極９が形成される。
【０００３】
図９（ａ），（ｂ）に従来のトレンチＩＧＢＴのゲート電極をゲートパッドに引き出す領域の断面図及び平面図を示す。なお、断面図（ａ）は平面図（ｂ）のＹ−Ｙ′に対応している。ｐ+ 基板１上にｎ- ドリフト層２が形成される。ｎ- ドリフト層２の表面にｐウェル層及びｐベース層３が形成され、さらに、ｐベース層３の表面に選択的にｎ+ エミッタ層４が形成される。さらに、ｐベース層３及びｎ+ エミッタ層４を貫通して、連続的にトレンチ１０が形成され、トレンチ表面には、ゲート絶縁膜６及びゲート電極５，ゲート配電部５Ａが形成される。さらに、ゲート電極表面に酸化膜１２及び層間絶縁膜８が形成される。さらに、ｐ+ 基板１の裏面上にコレクタ電極１１が形成され、層間絶縁膜８上にエミッタ電極９が、ゲート配電部５Ａ上にゲート電極用配線９Ａが形成される。
【０００４】
動作原理は以下の通りである。まず、エミッタ電極９を接地し、コレクタ電極１１にある一定の正電圧を印加する。この状態で、ゲート電極５にしきい値電圧以上の電圧を加えることにより、ゲート電極５に沿って、縦方向にチャネルが形成され、コレクタ電極１１，エミッタ電極９間に電流が流れ、トレンチＩＧＢＴはオン状態となる。
【０００５】
従来のＩＧＢＴはＭＯＳゲートが平面(プレーナ)にあるため、プレーナIGBTと呼ばれている。プレーナＩＧＢＴは微細化し、Ｐベース層間に設けられたＭＯＳゲートの長さを短くすると、空乏層により電流通路が狭められるＪＦＥＴ効果により、オン電圧が上昇してしまう。このためＩＧＢＴはＬＳＩとは異なり微細化には限界がある。一方、トレンチＩＧＢＴは、プレーナＩＧＢＴに比べ、JFET効果による抵抗成分が存在せず、さらに、微細化が可能であることから、オン電圧が低減できることが特徴である。
【０００６】
【発明が解決しようとする課題】
トレンチ型の絶縁ゲートを有する半導体装置はその特徴であるゲート電極を形成するために、一般的に、ドライエッチング技術を利用してシリコン基板にトレンチを形成後、ゲート酸化をし、さらに不純物を含んだ多結晶シリコンを埋め込み、その後、ゲート配電部を除き多結晶シリコンをエッチバックする。この時、多結晶シリコンの表面はシリコン基板の表面からｎ+ エミッタ層の下面との間に存在しなければならない。なぜなら、多結晶シリコンの表面がシリコン基板表面よりも上にある場合、ゲート電極がエミッタ電極と短絡し、多結晶シリコンの表面がｎ+ エミッタ層の下面よりも下にある場合、チャネルが形成されない領域が生じ、素子がＭＯＳ動作をしないためである。したがって、エッチバックの面内均一性を考慮すると、ウエハ全面でこの制御を行うにはｎ+ エミッタ層の接合深さを深くする必要がある。しかし、ｎ+ エミッタ層の接合深さを深くすると、制御範囲が広くなり、制御性は良くなるものの、ｎ+ エミッタ層横のｐベース層の抵抗成分が増加することにより、ｎ+ｐｎ-ｐ+ の寄生サイリスタがラッチアップし易くなり、素子が破壊し易くなるという問題があった。
【０００７】
本発明の目的は、トレンチ型の絶縁ゲートを有する半導体装置において、前記従来技術の問題点を解決することにある。すなわち、ゲート電極形成時の多結晶シリコンのエッチバックの制御性が良く、しかも寄生サイリスタがラッチアップしにくい素子を提供すること、及びそのような素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は第１半導体領域と、
前記第１半導体領域に隣接する第１導電型の第２半導体領域と、
前記第２半導体領域に隣接する第２導電型の第３半導体領域と、
前記第３半導体領域内に設けられる第１導電型の第４半導体領域と、
前記第１半導体領域に接触する第１主電極と、
前記第３半導体領域及び前記第４半導体領域に接触する第２主電極と、
前記第３半導体領域を貫通するトレンチ内に設けられる絶縁ゲート電極と、
前記第３半導体領域に隣接する絶縁ゲート電極の絶縁膜と、
前記第４半導体領域に隣接し、前記絶縁ゲート電極の絶縁膜よりも厚い第１の絶縁膜とを備え、
前記絶縁ゲート電極が前記第４半導体領域よリ高くかつ前記第１の絶縁膜よリ低いことを特徴とするものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて説明する。
【００１０】
図１は本発明の一実施例を示すアクティブ領域の図であり、断面図（ａ）は平面図（ｂ）のＸ−Ｘ′に対応している。ｐ+ 基板１上にｎ- ドリフト層２が形成される。そして、ｎ- ドリフト層２の表面にｐベース層３が形成され、ｐベース層３の表面に選択的にｎ+ エミッタ層４が形成される。さらに、絶縁膜７を形成後、これをマスクとし、ドライエッチング技術を使って、ｐベース層３及びｎ+ エミッタ層４を貫通して、連続的にトレンチ１０が形成され、トレンチ表面にゲート絶縁膜６及び不純物を含んだ多結晶シリコンで形成されたゲート電極５及びゲート配電部５Ａが形成される。この時、ゲート電極５の表面は絶縁膜７の表面からｎ+ エミッタ層４の下面の間に存在している。そして、層間絶縁膜８が形成された後、絶縁膜７及び層間絶縁膜８が同時にエッチングされ、コンタクト領域が形成される。そして、ｎ- ドリフト層２上にｐベース層３及びｎ+ エミッタ層４に接するようにエミッタ電極９が形成され、ｐ+ 基板１の裏面上にコレクタ電極１１が形成される。
【００１１】
本発明の場合、絶縁膜７が存在するため絶縁膜７の高さ分だけ、多結晶シリコンで形成されたゲート電極５のエッチバックの制御範囲が広くなり、制御性が向上する。これにより、ｎ+ エミッタ層４の接合深さを浅くできるので、寄生サイリスタがラッチアップしにくくできる。また、ｎ+ エミッタ層４の接合深さは素子のしきい値電圧に大きく影響する。本発明の場合、ｎ+ エミッタ層４が浅く形成できるため、拡散時間が短くなり、安定した接合深さが得られ、チップ内のしきい値電圧が安定する。
【００１２】
図２は、図１に示すトレンチＩＧＢＴの製造方法を示す断面図である。製造方法は以下の通りである。
【００１３】
（ａ）ｐ+ シリコン基板１の上に、ｎ- シリコンエピタキシャル層２が形成され、ｎ- シリコンエピタキシャル層２の上にｐベース拡散層３が形成され、ｐベース拡散層３の表面中にｎ+エミッタ拡散層４が形成される。
【００１４】
（ｂ）（ａ）で形成したシリコン基板表面にトレンチゲートのマスクとなる絶縁膜７、例えばＣＶＤによる酸化膜を１〜２μｍ堆積し、トレンチゲートのパターンにエッチングする。なお、絶縁膜７の厚さはシリコンエッチ後に0.3〜0.7μｍの膜厚になる程度に堆積するのが好ましい。
【００１５】
（ｃ）絶縁膜７をマスクとし、ｎ+ エミッタ層４及びｐベース層３を貫通するようにドライエッチングし、トレンチ１０を形成する。この時、トレンチ底部を丸く加工することにより、高電圧印加時の電界集中を緩和できる。
【００１６】
（ｄ）ドライエッチ後のシリコン表面の欠陥を除去した後、ゲート絶縁膜６を形成する。
【００１７】
（ｅ）不純物を含んだ多結晶シリコンをトレンチ１０に埋め込むように堆積する。
【００１８】
（ｆ）多結晶シリコンをエッチバックすることにより、ゲート電極５を形成する。この時、多結晶シリコンの表面は絶縁膜７の表面とｎ+ エミッタ層４の下面の間に存在する。
【００１９】
（ｇ）層間絶縁膜８を、例えばＰＳＧ１.３μｍ をＣＶＤにより形成する。なお、膜厚は所望のゲート耐圧に耐え得る厚さにすれば良い。
【００２０】
（ｈ）絶縁膜７及び層間絶縁膜８が同時にエッチングし、コンタクト領域を形成する。
【００２１】
（ｉ）シリコン基板上に、ｐベース層３及びｎ+ エミッタ層４に接するようにエミッタ電極９を形成し、ｐ+ 基板１の裏面上にコレクタ電極１１を形成する。
図３は図１で説明した実施例のゲート電極をゲートパッドに引き出す領域における一実施例を示す図であり、断面図（ａ）は平面図（ｂ）のＹ−Ｙ′に対応している。ｐ+ 基板１上にｎ- ドリフト層２が形成される。そして、ｎ- ドリフト層２の表面にｐウェル層３１及びそれよりも接合深さが浅く、不純物濃度の高いｐベース層３が形成され、ｐベース層３の表面に選択的にｎ+ エミッタ層４が形成される。さらに、絶縁膜７を形成後、これをマスクとし、ドライエッチング技術を使って、ｐウェル層３１は貫通せず、ｐベース層３及びｎ+ エミッタ層４を貫通して、連続的にトレンチ１０が形成される。さらに、トレンチ１０表面にゲート絶縁膜６及び不純物を含んだ多結晶シリコンで形成されたゲート電極５及びゲート配電部５Ａが形成される。この時、ゲート電極５の表面は絶縁膜７の表面からｎ+ エミッタ層４の下面の間に存在している。そして、層間絶縁膜８が形成された後、層間絶縁膜８上にエミッタ電極９が、ゲート配電部５Ａ上にゲート電極用配線９Ａが形成され、ｐ+ 基板１の裏面上にコレクタ電極１１が形成される。
【００２２】
図９に示す従来構造では、トレンチ端部２０でゲート絶縁膜６が局所的に薄くなることにより、ゲート耐圧の劣化を生じるのに対し、本発明では、その上部にトレンチエッチのマスクに使用した絶縁膜７が存在することにより、ゲート絶縁膜６が局所的に薄くなるのを防げるため、所望のゲート耐圧を確保できる。
【００２３】
図４は本発明の一実施例を示すアクティブ領域の図であり、断面図（ａ）は平面図（ｂ）のＸ−Ｘ′に対応している。また、図５は図４のゲート電極をゲートパッドに引き出す領域における一実施例を示す図であり、断面図（ａ）は平面図（ｂ）のＹ−Ｙ′に対応している。図１に示した実施例と異なる点は、ゲート電極５と層間絶縁膜８の間に酸化膜１２が形成されていることにある。
【００２４】
これにより、図１に示した実施例に比べ、多結晶シリコンで形成されたゲート電極の表面が多少後退するものの、ゲート電極とエミッタ電極の絶縁が確実にとれるためゲート耐圧が向上する。
【００２５】
図６は図４に示すトレンチＩＧＢＴの製造方法を示す断面構造図である。図２に示す製造方法と異なる点は工程（ｆ）の後に酸化工程が追加されることにある。
【００２６】
図７は本発明のトレンチＩＧＢＴを使って構成したモータ駆動用インバータ回路の例である。トレンチIGBT100 には逆並列にダイオード１０１が接続されており、トレンチＩＧＢＴが２個直列に接続され、１相が形成されている。トレンチＩＧＢＴが接続された中点から出力され、モータ１０６と接続されている。上アーム側のトレンチIGBT100a，ｂ，ｃのコレクタは共通であり、整流回路の高電位側と接続されている。また、下アーム側のトレンチIGBT100d，ｅ，ｆのエミッタは共通であり、整流回路のアース側と接続されている。整流回路１０３は、交流電源１０２を直流に変換する。トレンチIGBT100 は、この直流を受電し、再度交流に変換してモータを駆動する。上下の駆動回路１０４，１０５は、トレンチ
ＩＧＢＴのゲートに駆動信号を伝え、所定の周期でトレンチＩＧＢＴをオン・オフさせる。本実施例では、トレンチＩＧＢＴのトレンチ形成のマスクに用いる絶縁膜を残すことにより、多結晶シリコンのエッチバックの制御範囲が広くなり、ｎ+ エミッタを浅接合化できるので、寄生サイリスタがラッチアップしにくく、さらに、チップ内のしきい値電圧が安定するため、従来のトレンチＩＧＢＴを使用した場合よりも、信頼性の高いインバータを提供できる。
【００２７】
なお、実施例では、半導体素子の例としてＩＧＢＴのみについて述べたが、絶縁ゲートを持つ他の素子、例えば、パワーMOSFETなどでも同様の効果があるのは明らかである。
【００２８】
【発明の効果】
本発明の半導体装置によれば、第４半導体領域より絶縁ゲート電極を高くすることで、ｎ + 層と絶縁ゲート電極の間が離れることを防止出来るので、ｎ + 層と絶縁ゲート電極の間のしきい値電圧が大きくなって、不良動作を起こすことを防止して、正常な動作を確保することが実現出来る。
【図面の簡単な説明】
【図１】本発明の一実施例のアクティブ領域での説明図。
【図２】本発明の一実施例の製造方法の説明図。
【図３】本発明の一実施例のゲート電極をゲートパッドに引き出す領域での説明図。
【図４】本発明の一実施例のアクティブ領域での説明図。
【図５】本発明の一実施例のゲート電極をゲートパッドに引き出す領域での説明図。
【図６】本発明の一実施例の製造方法の説明図。
【図７】本発明の電圧駆動型半導体装置を使用したインバータ装置の一実施例の回路図。
【図８】従来のトレンチ型の絶縁ゲートを有するＩＧＢＴの説明図。
【図９】従来のトレンチ型の絶縁ゲートを有するＩＧＢＴの異なる断面での説明図。
【符号の説明】
１…ｐ+ 基板、２…ｎ- ドレイン層、３…ｐベース層、４…ｎ+ エミッタ層、５…ゲート電極、５Ａ…ゲート配電部、６…ゲート絶縁膜、７…トレンチ形成のマスクとなる絶縁膜、８…層間絶縁膜、９…エミッタ電極、１０…トレンチ、 １１…コレクタ電極、３１…ｐウェル層。
Claims (5)
- 第１半導体領域と、
前記第１半導体領域に隣接する第１導電型の第２半導体領域と、
前記第２半導体領域に隣接する第２導電型の第３半導体領域と、
前記第３半導体領域内に設けられる第１導電型の第４半導体領域と、
前記第１半導体領域に接触する第１主電極と、
前記第３半導体領域及び前記第４半導体領域に接触する第２主電極と、
前記第３半導体領域を貫通するトレンチ内に設けられる絶縁ゲート電極と、
前記第３半導体領域に隣接する絶縁ゲート電極の絶縁膜と、
前記第４半導体領域に隣接し、前記絶縁ゲート電極の絶縁膜よりも厚い第１の絶縁膜とを備え、
前記絶縁ゲート電極が前記第４半導体領域よリ高くかつ前記第１の絶縁膜よリ低いことを特徴とする半導体装置。 - 請求項１において、
前記絶縁ゲート電極及び前記第１の絶縁膜に隣接する第２の絶縁膜を備え、
前記絶縁ゲート電極と前記第２の絶縁膜の間に酸化膜を具備する半導体装置。 - 請求項１の半導体装置の製造方法において、
シリコン基板を準備する工程と、
前記シリコン基板の表面に前記第１絶縁膜を堆積する工程と、
前記第１絶縁膜をパターニングし、次に、パターニングされた前記第１絶縁膜をマスクにして、前記シリコン基板の表面中にトレンチを形成する工程と、
前記第１絶縁膜を残したまま、前記トレンチ内に酸化膜を形成し、さらに、多結晶シリコンを、前記トレンチ内及び前記第１絶縁膜上に堆積する工程と、
前記多結晶シリコンをゲート配電部を残して、エッチバックする工程と、
前記多結晶シリコンの表面及び前記第１絶縁膜の表面上に、第２絶縁膜を堆積する工程と、
前記第２絶縁膜及び前記第１絶縁膜をパターニングし、前記シリコン基板表面を露出することにより、コンタクト領域を形成する工程と、
前記第１主電極、及び前記第２主電極を形成する工程を備えたことを特徴とする半導体装置の製造方法。 - 請求項１の半導体装置の製造方法において、
シリコン基板を準備する工程と、
前記シリコン基板の表面に前記第１絶縁膜を堆積する工程と、
前記第１絶縁膜をパターニングし、次に、パターニングされた第１絶縁膜をマスクにして、前記シリコン基板の表面中にトレンチを形成する工程と、
前記第１絶縁膜を残したまま、前記トレンチ内に酸化膜を形成し、さらに、多結晶シリコンを、前記トレンチ内及び前記第１絶縁膜上に堆積する工程と、
前記多結晶シリコンをゲート配電部を残して、エッチバックする工程と、
前記多結晶シリコンの表面に酸化膜を形成する工程と、
前記酸化膜及び前記第１絶縁膜の表面上に、第２絶縁膜を堆積する工程と、
前記第２絶縁膜及び前記第１絶縁膜をパターニングし、前記シリコン基板表面を露出することにより、コンタクト領域を形成する工程と、
前記第１主電極、及び前記第２主電極を形成する工程を備えたことをを特徴とする半導体装置の製造方法。 - 請求項１の半導体装置をスイッチング素子に使用したインバータ装置。
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