JP2635828B2 - 半導体装置 - Google Patents

半導体装置

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JP2635828B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えばパワーＭＯＳ
ＦＥＴに係わり、特に、トレンチ部にゲート構造を有す
る半導体装置に関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴとしては、従来、Ｄ
ＭＯＳ(Doublediffusion MOS)構造が一般的である。し
かし、この構造の場合、微細化によって集積密度を向上
させるには、次のような問題を有している。
【０００３】（１） ベース領域を形成するための横方
向の拡散長が、レイアウト上の設計ピッチに制約され
る。
【０００４】（２） 隣り合ったベース領域間に形成さ
れる寄生ＪＦＥＴ(Junction FET)が縦方向に流れる電流
を狭め、バッファ層の抵抗成分を増大させる。
【０００５】上記（１）（２）の傾向は、設計ピッチを
狭くした場合に顕著であり、この結果、レイアウト上の
最適値が存在し、集積度を高めても、オン抵抗の低下に
は限界が生ずることとなる。しかし、オン抵抗を下げる
ために、素子の面積を大きくした場合、製造コストの上
昇のみならず、素子の安定動作・並列接続による寄生発
振等の問題を生じる可能性がある。
【０００６】そこで、ゲートをトレンチの内部に設け、
この上方にソースを設け、基板をドレインとしたＭＯＳ
ＦＥＴが開発されている。このトレンチを利用したＭＯ
ＳＦＥＴの場合、上記二つの欠点を改善し、高集積化お
よびオン抵抗の低下を図ることができる。
【０００７】
【発明が解決しようとする課題】上記トレンチ内部にゲ
ートを設けたＭＯＳＦＥＴにおいては、トレンチを深く
することにより、オン抵抗を低下することができる。し
かし、トレンチを深くすると、トレンチ底部とドレイン
間の耐圧が低下するものであった。
【０００８】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、オン抵抗
を低下することができるとともに、耐圧を向上すること
ができ、しかも、高集積化が可能な半導体装置を提供し
ようとするものである。
【０００９】
【課題を解決するための手段】すなわち、この発明は、
上記課題を解決するため、第１導電型の半導体基板と、
前記半導体基板の上方に設けられ、チャネル領域を構成
する第２導電型の第１の半導体層と、この第１の半導体
層内に形成されソース領域を構成する第１導電型の第２
の半導体層と、前記第１、第２の半導体層を通り底部が
前記半導体基板近傍に設けられた少なくとも１つのトレ
ンチ部と、このトレンチ部の内部に設けられたゲート電
極と、前記トレンチ部の底部と前記半導体基板に接続さ
れ、不純物キャリア濃度が前記半導体基板中の不純物キ
ャリア濃度より低く設定された第１導電型の埋め込み層
とを具備している。
【００１０】また、この発明は、第１導電型の半導体基
板と、この半導体基板上に設けられた第１導電型の半導
体層と、前記半導体層内に設けられ、チャネル領域を構
成する第２導電型の第１の半導体層と、この第１の半導
体層内に形成されソース領域を構成する第１導電型の第
２の半導体層と、前記半導体層及び第１、第２の半導体
層に設けられた少なくとも１つのトレンチ部と、このト
レンチ部の内部に設けられたゲート電極と、前記トレン
チ部の底部と前記半導体基板に接続され、不純物キャリ
ア濃度が前記半導体基板中の不純物キャリア濃度より低
く、前記半導体層中の不純物キャリア濃度より高く設定
された第１導電型の埋め込み層とを具備している。
【００１１】さらに、前記半導体層の内部には、前記ト
レンチとゲート電極を含む絶縁領域が設けられ、この絶
縁領域を介在して小信号回路領域が設けられている。
【００１２】また、この発明は、第１導電型の半導体基
板と、この半導体基板上に設けられた第１導電型の第１
の半導体層と、この第１の半導体層の表面領域内に形成
され、チャネル領域を構成する第２導電型の第２の半導
体層と、この第２の半導体層内に形成された第１導電型
の第３の半導体層と、この第１乃至第３の半導体層に設
けられた少なくとも１つのトレンチ部と、このトレンチ
部の内部に設けられたゲート電極と、前記トレンチ部の
底部と前記半導体基板に接続され、不純物キャリア濃度
が前記半導体基板中の不純物キャリア濃度より低く、前
記半導体層中の不純物キャリア濃度より高く設定された
第１導電型の埋め込み層とを設けている。
【００１３】さらに、この発明は、第１導電型の半導体
基板と、この半導体基板上に設けられた第２導電型の第
１の半導体層と、この第１の半導体層上に設けられた第
２導電型の第２の半導体層と、この第２の半導体層中に
設けられた少なくとも１つのトレンチ部と、このトレン
チ部の内部に設けられたゲート電極と、前記トレンチ部
の底部と前記第１の半導体層に接続され、不純物キャリ
ア濃度が前記第１の半導体層中の不純物キャリア濃度よ
り低く、前記第２の半導体層中の不純物キャリア濃度よ
り高く設定された第２導電型の埋め込み層とを設けてい
る。
【００１４】また、この発明は、第１導電型の半導体基
板と、この半導体基板上に設けられた第２導電型の第１
の半導体層と、この第１の半導体層上に設けられた第２
導電型の第２の半導体層と、前記第２の半導体層内に設
けられ、チャネル領域を形成する第１導電型の第３の半
導体層と、この第３の半導体層内に形成された第２導電
型の第４の半導体層と、この第２、第３、第４の半導体
層中に設けられた少なくとも１つのトレンチ部と、この
トレンチ部の内部に設けられたゲート電極と、前記トレ
ンチ部の底部と前記第１の半導体層に接続され、不純物
キャリア濃度が前記第１の半導体層中の不純物キャリア
濃度より低く、前記第２の半導体層中の不純物キャリア
濃度より高く設定された第２導電型の埋め込み層とを具
備している。
【００１５】さらに、この発明は、第１導電型の半導体
基板と、この半導体基板上に設けられた第２導電型の第
１の半導体層と、前記第１の半導体層内に設けられ、チ
ャネル領域を形成する第１導電型の第２の半導体層と、
この第２の半導体層上に形成された第２導電型の第３の
半導体層と、この第１、第２、第３の半導体層中に設け
られた少なくとも１つのトレンチ部と、このトレンチ部
の内部に設けられたゲート電極と、前記トレンチ部の底
部と前記半導体基板に接続され、不純物キャリア濃度が
前記第１の半導体層中の不純物キャリア濃度より高く設
定された第２導電型の埋め込み層とを具備している。
【００１６】
【００１７】
【作用】この発明は、内部にゲートが設けられるトレン
チ部の底部を基板の近傍とし、このトレンチの底部と基
板とを埋め込み層で接続し、この埋め込み層の不純物キ
ャリア濃度を半導体基板中の不純物キャリア濃度より低
く設定している。したがって、トレンチ部の深さを深く
して、オン抵抗を減少した場合においても、トレンチ底
部の電界の集中を緩和できるため、耐圧を向上すること
ができる。また、この発明は内部にゲートが設けられる
トレンチ部の底部を基板の近傍とし、このトレンチの底
部と基板とを半導体層と同一導電型の埋め込み層で接続
している。したがって、トレンチ部の深さを深くして、
オン抵抗を減少することができる。
【００１８】しかも、埋め込み層の不純物キャリア濃度
を、半導体基板中の不純物キャリア濃度より低く、半導
体層中の不純物キャリア濃度より高く設定しているた
め、十分な耐圧を確保することができるものである。
【００１９】また、トレンチ部の周囲に位置する半導体
層の内部に、チャネル領域を形成する第２導電型の第２
の半導体層と、第１導電型の第３の半導体層を形成する
ことにより、パワーＭＯＳＦＥＴを構成できる。
【００２０】さらに、半導体層の内部に、絶縁領域を設
け、この絶縁領域によって半導体層の内部を分割するこ
とにより、１チップ中にパワーＭＯＳＦＥＴと小信号回
路を設けることができる。
【００２１】また、第１導電型の半導体基板と、第２導
電型の半導体層、さらに、第１導電型の半導体層、第２
導電型の半導体層を交互に配置してサイリスタ構造とす
ることにより、この発明をＩＧＢＴとして作用させるこ
とができる。
【００２２】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
【００２３】図１は、パワーＭＯＳＦＥＴを示すもので
ある。同図において、ドレインとしてのｎ+ 型シリコン
基板１１は、不純物濃度が１×１０18cm-3以上とされて
いる。このｎ+ 型シリコン基板１１上には、ｎ- 型シリ
コンからなるエピタキシャル層１２が設けられる。この
エピタキシャル層１２は厚みが約１０μm で、不純物濃
度は１×１０15cm-3とされている。このエピタキシャル
層１２中には、Ｐ+ 型不純物領域であるチャネル領域１
３が設けられ、このチャネル領域１３中には、ｎ+ 型不
純物領域であるソース領域１４が設けられている。前記
チャネル領域１３は拡散の厚みが2.0 μm で、不純物濃
度が１×１０18cm-3とされ、前記ソース領域１４は拡散
の厚みが0.5 μm で、不純物濃度が１×１０20cm-3とさ
れている。このソース領域１４を形成する場合、同時に
接合終端部の漏れ電流を防止するためのチャンネルスト
ッパー１５が形成される。これらソース領域１４、チャ
ネル領域１３およびエピタキシャル層１２の内部には、
トレンチ１６が形成され、このトレンチ１６の底部と前
記基板１１の相互間には、ｎ型の埋め込み層１７が設け
られている。この埋め込み層１７の厚みは3 〜 4μm で
あり、不純物濃度は１×１０18cm-3〜１×１０20cm-3と
されている。この埋め込み層１７は例えばトレンチ１６
を介して不純物イオンを注入することによって形成され
る。
【００２４】前記トレンチ１６の内面には500 〜1000オ
ングストロームの厚みでゲート酸化膜（ＳｉＯ2 ）１８
が設けられている。このゲート酸化膜１８はエピタキシ
ャル層１２上のフィールド領域の熱酸化膜１９と同時に
形成される。前記ゲート酸化膜１８の内側には、ポリシ
リコンによって構成されたゲート電極２０が4000オング
ストロームの厚みで設けられている。このゲート電極２
０の内側には、ポリシリコン酸化膜２１が約500オング
ストロームの厚みで設けられている。さらに、このポリ
シリコン酸化膜２１の内側には、例えば8000オングスト
ロームの厚みによって、埋め込み用ポリシリコン膜２２
が設けられている。
【００２５】上記トレンチ１６および前記熱酸化膜１９
の上部には、層間絶縁膜２３が形成される。この層間絶
縁膜２３は、ＳｉＯ2 あるいはＢＰＳＧまたはＰＳＧに
よって形成される。ＳｉＯ2 の場合、膜厚は4000オング
ストロ−ムであり、ＢＰＳＧの場合、膜厚は8000オング
ストロ−ムである。また、ＰＳＧの場合、膜厚は2000オ
ングストロ−ムである。さらに、前記ソース領域１４、
ゲート電極２０、チャネル領域１３、チャネルストッパ
ー１５上には、それぞれソース電極２４、ゲート電極２
５、フィールドプレート用電極２６、チャネルストッパ
ー用電極２７が設けられる。これら電極２４〜２７の厚
みはＴｉによって形成する場合1500オングストロ−ム、
Ａｌによって形成する場合4.0 μm である。これら電極
２４〜２７等の上部には、プラズマＳｉＮからなる最終
保護膜２８が1.5 μm の厚みで形成されている。
【００２６】上記構成において、トレンチの深さおよび
エピタキシャル層の不純物キャリヤ濃度と、オン抵抗の
関係について説明する。
【００２７】図２に示すごとく、オン抵抗はトレンチの
深さが深くなり、トレンチの底部が基板に接近するに従
って低下する。また、図３に示すごとく、エピタキシャ
ル層の不純物キャリヤ濃度が高くなるに従って、オン抵
抗は減少する。しかし、トレンチの深さが深くなり、ト
レンチの底部が基板に接近した場合、耐圧が低下し、さ
らに、エピタキシャル層の不純物キャリヤ濃度が高くな
るに従って、図４に示すごとく、耐圧が低下する。後者
については、耐圧とオン抵抗のトレードオフによって最
適化を図ることで対処せざるを得ない。また、前者につ
いては、トレンチの底部で電界集中を緩和することによ
って対処することができる。
【００２８】そこで、この発明においては、トレンチ１
６の底部と基板１１の相互間に埋め込み層１７を設け、
電界集中を緩和している。すなわち、図５に示すごと
く、トレンチ１６の深さを 7μm とした場合、埋め込み
層１７の不純物キャリヤ濃度が５×１０15cm-3〜１×１
０17cm-3の領域において、電界強度を２×１０5 V/cmに
緩和することができる。
【００２９】上記構成によれば、ゲート電極２０が設け
られたトレンチ１６の深さを 7μmと深くし、基板１１
に近接させている。したがって、素子の面積を増大する
ことなく、オン抵抗を減少することができる。
【００３０】しかも、トレンチ１６の底部と基板１１の
相互間に埋め込み層１７を設け、この埋め込み層１７の
不純物濃度を基板１１の濃度より低く、エピタキシャル
層１２の濃度より高く設定している。したがって、トレ
ンチ１６の底部における電界の集中を緩和することがで
き、耐圧を向上することができるものである。
【００３１】次に、この発明の他の実施例について説明
する。尚、第１の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
【００３２】図６は、この発明の第２の実施例を示すも
のであり、この発明をＩＧＢＴ(Insulated gate bipola
r transistor) に適用した場合を示すものである。
【００３３】同図において、コレクタとしてのＰ+ 型の
シリコン基板３１上には、ｎ+ 型の半導体層３２が設け
られている。この半導体層３２の上部にｎ- のエピタキ
シャル層１２が設けられ、このエピタキシャル層１２内
にトレンチ１６、埋め込み層１７等が設けられている。
【００３４】上記構成によれば、オン抵抗が低く、しか
も、耐圧が高いＩＧＢＴを提供できる。
【００３５】図７は、図６を変形したこの発明の第３の
実施例を示すものである。
【００３６】図６においては、Ｐ+ 型のシリコン基板３
１上にｎ+ 型の半導体層３２を設けたが、この実施例に
おいては、Ｐ+型のシリコン基板４１上にｎ- のエピタ
キシャル層１２が設けられ、このエピタキシャル層１２
内にトレンチ１６、埋め込み層１７等が設けられてい
る。このような構成によっても第２の実施例と同様の効
果を得ることができる。
【００３７】図８は、この発明の第４の実施例を示すも
のであり、第１の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
【００３８】この実施例は、パワーＭＯＳＦＥＴとＣ−
ＭＯＳやバイポラによって構成された小信号回路が同一
チップ上に設けられたＩＰＤ(Inteligent power devic
e) を示すものである。
【００３９】この場合、シリコン酸化膜５１を介在して
貼り合わされたｎ+ 型基板５２、ｎ型基板５３が用いら
れる。ｎ型基板５３とシリコン酸化膜５１内には、前記
エピタキシャル層１２が設けられ、このエピタキシャル
層１２内に前記トレンチ内にゲート電極を有するパワー
ＭＯＳＦＥＴが設けられる。また、ｎ型基板５３内には
前記シリコン酸化膜５１と連結された絶縁領域５４が設
けられる。この絶縁領域５４は、前記トレンチ内にゲー
ト電極を形成する工程と同一の工程によって形成され
る。この絶縁領域５４によって絶縁されたｎ型基板５３
が小信号回路領域５５とされ、この小信号回路領域５５
内にＣ−ＭＯＳやバイポラによって構成された小信号回
路が設けられる。
【００４０】上記実施例によれば、トレンチ内にゲート
電極を有するパワーＭＯＳＦＥＴを形成する工程と同一
の工程によって絶縁領域４４を形成することができ、製
造工程を減少することができる。
【００４１】尚、この発明は上記実施例に限定されるも
のではなく、発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
【００４２】
【発明の効果】以上詳述したようにこの発明によれば、
オン抵抗を低下することができるとともに、耐圧を向上
することができ、しかも、高集積化が可能な半導体装置
を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す側断面図。
【図２】図１のトレンチの深さとオン抵抗の関係を説明
するために示す図。
【図３】図１の基板濃度とオン抵抗の関係を説明するた
めに示す図。
【図４】図１の基板濃度と耐圧の関係を説明するために
示す図。
【図５】図１埋め込み層の濃度と電界強度の関係を説明
するために示す図。
【図６】この発明の第２の実施例を示すものであり、こ
の発明をＩＧＢＴに適用した場合を示す側断面図。
【図７】この発明の第３の実施例を示すものであり、こ
の発明をＩＧＢＴに適用した場合を示す側断面図。
【図８】この発明の第４の実施例を示すものであり、こ
の発明をＩＰＤに適用した場合を示す側断面図。
【符号の説明】
１１…シリコン基板、１２…エピタキシャル層、１３…
チャネル領域、１４…ソース領域、１６…トレンチ、１
７…埋め込み層、３１、４１…Ｐ+ 型のシリコン基板、
５１…シリコン酸化膜、５２…ｎ+ 型基板、５３…ｎ型
基板、５４…絶縁領域、５５…小信号回路領域。

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の上方に設けられ、チャネル領域を構成
    する第２導電型の第１の半導体層と、 この第１の半導体層内に形成されソース領域を構成する
    第１導電型の第２の半導体層と、 前記第１、第２の半導体層を通り底部が前記半導体基板
    近傍に設けられた少なくとも１つのトレンチ部と、 このトレンチ部の内部に設けられたゲート電極と、 前記トレンチ部の底部と前記半導体基板に接続され、不
    純物キャリア濃度が前記半導体基板中の不純物キャリア
    濃度より低く設定された第１導電型の埋め込み層と を具
    備したことを特徴とする半導体装置。
  2. 【請求項２】 第１導電型の半導体基板と、 この半導体基板上に設けられた第１導電型の半導体層
    と、 前記半導体層内に設けられ、チャネル領域を構成する第
    ２導電型の第１の半導体層と、 この第１の半導体層内に形成されソース領域を構成する
    第１導電型の第２の半導体層と、 前記半導体層及び第１、第２の半導体層に設けられた少
    なくとも１つのトレンチ部と、 このトレンチ部の内部に設けられたゲート電極と、 前記トレンチ部の底部と前記半導体基板に接続され、不
    純物キャリア濃度が前記半導体基板中の不純物キャリア
    濃度より低く、前記半導体層中の不純物キャリア濃度よ
    り高く設定された第１導電型の埋め込み層とを具備した
    ことを特徴とする半導体装置。
  3. 【請求項３】 前記半導体層の内部には、前記トレンチ
    とゲート電極を含む絶縁領域が設けられ、この絶縁領域
    を介在して小信号回路領域が設けられていることを特徴
    とする請求項２記載の半導体装置。
  4. 【請求項４】 第１導電型の半導体基板と、 この半導体基板上に設けられた第１導電型の第１の半導
    体層と、 この第１の半導体層の表面領域内に形成され、チャネル
    領域を構成する第２導電型の第２の半導体層と、 この第２の半導体層内に形成された第１導電型の第３の
    半導体層と、 この第１乃至第３の半導体層に設けられた少なくとも１
    つのトレンチ部と、 このトレンチ部の内部に設けられたゲート電極と、 前記トレンチ部の底部と前記半導体基板に接続され、不
    純物キャリア濃度が前記半導体基板中の不純物キャリア
    濃度より低く、前記半導体層中の不純物キャリア濃度よ
    り高く設定された第１導電型の埋め込み層と を具備した
    ことを特徴とする半導体装置。
  5. 【請求項５】 第１導電型の半導体基板と、 この半導体基板上に設けられた第２導電型の第１の半導
    体層と、この第１の半導体層上に設けられた第２導電型の第２の
    半導体層と、 この第２の半導体層中 に設けられた少なくとも１つのト
    レンチ部と、 このトレンチ部の内部に設けられたゲート電極と、 前記トレンチ部の底部と前記第１の半導体層に接続さ
    れ、不純物キャリア濃度が前記第１の半導体層中の不純
    物キャリア濃度より低く、前記第２の半導体層中の不純
    物キャリア濃度より高く設定された第２導電型の埋め込
    み層とを具備したことを特徴とする半導体装置。
  6. 【請求項６】 第１導電型の半導体基板と、 この半導体基板上に設けられた第２導電型の第１の半導
    体層と、 この第１の半導体層上に設けられた第２導電型の第２の
    半導体層と、 前記第２の半導体層内に設けられ、チャネル領域を形成
    する第１導電型の第３の半導体層と、 この第３の半導体層内に形成された第２導電型の第４の
    半導体層と、 この第２、第３、第４の半導体層中に設けられた少なく
    とも１つのトレンチ部と、 このトレンチ部の内部に設けられたゲート電極と、 前記トレンチ部の底部と前記第１の半導体層に接続さ
    れ、不純物キャリア濃度が前記第１の半導体層中の不純
    物キャリア濃度より低く、前記第２の半導体層中の不純
    物キャリア濃度より高く設定された第２導電型の埋め込
    み層と を具備したことを特徴とする半導体装置。
  7. 【請求項７】 第１導電型の半導体基板と、 この半導体基板上に設けられた第２導電型の第１の半導
    体層と、 前記第１の半導体層内に設けられ、チャネル領域を形成
    する第１導電型の第２の半導体層と、 この第２の半導体層上に形成された第２導電型の第３の
    半導体層と、 この第１、第２、第３の半導体層中に設けられた少なく
    とも１つのトレンチ部と、 このトレンチ部の内部に設けられたゲート電極と、 前記トレンチ部の底部と前記半導体基板に接続され、不
    純物キャリア濃度が前記第１の半導体層中の不純物キャ
    リア濃度より高く設定された第２導電型の埋め込み層と
    を具備したことを特徴とする半導体装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349224A (en) * 1993-06-30 1994-09-20 Purdue Research Foundation Integrable MOS and IGBT devices having trench gate structure
US5323040A (en) * 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device
JPH07235672A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
KR100521994B1 (ko) * 1996-12-27 2005-12-21 페어차일드코리아반도체 주식회사 트렌치게이트형모스트랜지스터및그제조방법
US6426260B1 (en) * 1997-12-02 2002-07-30 Magepower Semiconductor Corp. Switching speed improvement in DMO by implanting lightly doped region under gate
KR100518506B1 (ko) * 1998-02-06 2006-04-21 페어차일드코리아반도체 주식회사 트랜치 게이트형 전력용 모스 소자 및 그 제조방법
US6011280A (en) * 1998-06-26 2000-01-04 Delco Electronics Corporation IGBT power device with improved resistance to reverse power pulses
GB0005650D0 (en) * 2000-03-10 2000-05-03 Koninkl Philips Electronics Nv Field-effect semiconductor devices
TW523816B (en) * 2000-06-16 2003-03-11 Gen Semiconductor Inc Semiconductor trench device with enhanced gate oxide integrity structure
US6657254B2 (en) * 2001-11-21 2003-12-02 General Semiconductor, Inc. Trench MOSFET device with improved on-resistance
WO2005036650A2 (en) 2003-10-08 2005-04-21 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
US8093621B2 (en) 2008-12-23 2012-01-10 Power Integrations, Inc. VTS insulated gate bipolar transistor
US7871882B2 (en) * 2008-12-20 2011-01-18 Power Integrations, Inc. Method of fabricating a deep trench insulated gate bipolar transistor
US20100155831A1 (en) * 2008-12-20 2010-06-24 Power Integrations, Inc. Deep trench insulated gate bipolar transistor
JP6190206B2 (ja) * 2012-08-21 2017-08-30 ローム株式会社 半導体装置
JP6284314B2 (ja) 2012-08-21 2018-02-28 ローム株式会社 半導体装置
CN111986994A (zh) * 2020-08-17 2020-11-24 江苏东海半导体科技有限公司 Igbt制作方法及igbt半导体结构
CN113745339B (zh) * 2021-09-07 2022-08-19 无锡新洁能股份有限公司 高可靠性功率半导体器件及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5658267A (en) * 1979-10-17 1981-05-21 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type field-effect transistor
JPS59193064A (ja) * 1983-04-15 1984-11-01 Matsushita Electric Works Ltd 高耐圧縦型トランジスタ装置
JPS61148815A (ja) * 1984-12-24 1986-07-07 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPS61171162A (ja) * 1985-01-25 1986-08-01 Matsushita Electric Works Ltd バイポーラｍｉｓ・ｆｅｔの製造方法
JPH01111348A (ja) * 1987-10-24 1989-04-28 Nec Corp 単結晶シリコン島領域を有する半導体装置及びその製造方法
US4893160A (en) * 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure

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