JP5392959B2 - 半導体デバイスおよび半導体デバイスを形成する方法 - Google Patents
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- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Description
本発明は、半導体デバイスおよび半導体デバイスを形成する方法に関する。
本発明は、詳細には、ディスクリート・デバイスとしてハイブリッド回路および電力集積回路に使用することができる高電圧／電力半導体デバイスに関し、また、電力ＭＯＳＦＥＴ、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）、およびダイオード、トランジスタおよびサイリスタなどの他のタイプの電力デバイスなどの電界効果トランジスタに関する。
集積回路に使用するために設計されるデバイスの場合、アクセスを容易にするために、メイン端子（様々に、アノード／カソード、ドレイン／ソース、およびエミッタ／コレクタと呼ばれている）および制御端子（ゲートまたはベースと呼ばれている）は、デバイスの表面に配置されることが好ましい。メイン電流は、メイン端子間を流れ、したがって主として横方向に流れる。したがってこのようなデバイスは、通常、横方向デバイスと呼ばれている。このようなデバイスは、電力集積回路を形成するべく、低電圧デバイスまたはＣＭＯＳ型に構築された回路、あるいは他の標準プレーナ技術としばしば統合されている。いくつかの高電圧／電力デバイスが同一チップ内に統合されている。高電力デバイスと低電力デバイスとの間、および隣接する電力デバイス間は分離されている。分離技術には、２つの主要な分離技術、すなわち接合分離（ＪＩ）技術および絶縁体上シリコン（ＳＯＩ）技術がある。
ＪＩ技術では、逆バイアス接合を使用して、隣接するデバイスが分離されるが、逆バイアス接合により、半導体基板（この基板の上に、デバイスの能動部分が形成される）を介した少数キャリア伝導が生じ、したがって隣接するデバイス間の妨害を回避することが困難であるため、電力集積回路に対しては、多くの場合、満足すべき技術ではない。また、ＪＩバイポーラ・デバイス（横方向ＩＧＢＴなど）も、オン状態時に半導体基板中に蓄積される、ターン・オフの間に除去すべき寄生可動キャリア・プラズマの問題を抱えている。この寄生可動キャリア・プラズマは、デバイスのスイッチング速度を劇的に遅くしている。
ＳＯＩ技術では、埋込絶縁層を使用して、頂部半導体層と底部半導体層が垂直に分離されるため、電流の伝導が主として頂部半導体層に限定され、いかなる動作モードにおいても、事実上、底部半導体層には電流は流れない。ＳＯＩにおける水平方向すなわち横方向分離は、通常、酸化物が充填されたトレンチを介して、あるいは知られているＬＯＣＯＳ（「シリコンの局部酸化」）分離を使用して提供されている。ＳＯＩ技術は、埋込絶縁層が電流伝導を防止し、かつ、基板中のプラズマ形成を防止しているため、ＪＩ技術より優れた分離を提供している。
高電圧半導体デバイスには、電圧を阻止する働きをする高電圧接合が、デバイス本体の内部に組み込まれている。この接合には、デバイスがオフ状態にあり、かつ、電圧阻止モードで動作している間のメイン端子両端間の最大電圧部分に耐える、比較的軽くドープされた半導体層が含まれている。この半導体層は、一般にドリフト領域またはドリフト層と呼ばれ、電圧阻止モードで動作している間、少数キャリアの一部あるいはすべてを消滅させている。理論上、電位は、ドリフト領域の２つの端部の間をドリフト領域に沿って均一に分布するが、一次元ポアソン方程式で示されるように、所与のドーピングのドリフト領域に対する電界の分布形状は三角形であり、あるいは少数キャリアが完全に消滅した場合、分布形状は台形である。電界のピークが半導体中における臨界電界に達すると、降伏電圧として電界の真下の領域を近似することができるため、一次元接合の場合、ドリフト層のドーピングが軽いほど、降伏電圧が大きいことは明らかである。しかし、ＬＤＭＯＳＦＥＴとして知られているＭＯＳＦＥＴ型などの多数キャリア・デバイスの場合、ドリフト層のオン状態抵抗は、ドリフト層のドーピングに反比例している。高電圧スイッチの場合、オン抵抗が小さいことが望ましいため、低ドーピング濃度がデバイスのオン状態性能に影響していると言える。また、横方向デバイスの場合、表面の臨界電界がバルク中よりも小さいため、高電圧横方向デバイスの設計がさらに困難になっている。
ＪＩデバイスにＲＥＳＵＲＦ（縮小表面電界効果）技法を導入することにより、ドリフト領域と半導体基板との間に形成される追加垂直接合の使用を通して、横方向デバイスの降伏電圧を大きくすることができる。図１ａは、ＲＥＳＵＲＦ効果を利用した従来のＪＩダイオードを略図で示したものである。このダイオードは、横方向トランジスタ、ＬＤＭＯＳＦＥＴあるいはＬＩＧＢＴなどの従来の横方向電力デバイスの一部として提供されている。また、図１ａには、電圧阻止モード時の電位線の分布および空乏領域のエッジが示されている。ドリフト層１は完全に空乏化しているが、半導体基板２は完全に空乏化していないことが分かる。電位線は、高電圧端子３の下側では、電位線が基板２の底部表面４に事実上平行になるように、基板中での降下に伴って、垂直方向から水平方向に向かって曲がっている。これは、頂部表面５から基板２中への空乏領域の垂直拡張（６００Ｖデバイスの場合、通常、６０μｍ）に比べて、半導体基板２の厚さが比較的厚い（通常、３００μｍ）ことによるものである。したがってデバイスが降伏した場合に、半導体基板２が完全に空乏化することはない。横方向ＪＩダイオードが、表面臨界電界が縮小されているにもかかわらず、垂直ダイオードの降伏電圧と等価の降伏電圧を達成することができることについては知られている。しかし、図１ａに示すように、ＲＥＳＵＲＦの概念を使用することによって電界の分布が最適化されても理想にはほど遠く（すなわち、形状が長方形である）、また、既に言及したように、ＪＩデバイスは漏れ電流が多く、また、分離性が極めて悪いため、電力集積回路内への統合が極めて困難である。
図１ｂは、ＳＯＩ横方向高電圧電力デバイスの一部として典型的に見出される従来のＳＯＩダイオードを示したものである。この構造は、知られているウェハ・ボンディング、ユニボンドあるいはＳＩＭＯＸ ＳＯＩ技術を使用して構築されている。また、ダイヤモンド上シリコン（ＳＯＤ）などの他の技術も知られている。また、図１ｂには、電圧阻止モード時の等電位線分布が示されている。電位線がドリフト層１のエッジに向かって密集し、ＲＥＳＵＲＦ効果が乏しくなっていることが分かる。埋込酸化膜６の厚さを厚くすることにより、頂部表面５における電位線のより均一な再分布が促進されるが、一般的には降伏電圧は、図１ａに示すように、ＪＩデバイスまたはＪＩダイオードの降伏電圧より依然として小さい。この場合も、ドリフト層１および埋込酸化ケイ素絶縁層６中の、高電圧端子の下側の電位線は、事実上、水平表面に整列している。これは、半導体基板２が完全に空乏化していないことによるものであり、その結果、ＳＯＩの場合、すべての電位線がドリフト層１および絶縁層６中で込み合わざるを得なくなり、さらに絶縁層６／半導体基板２の界面に平行に整列せざるを得なくなっている。そのために不均一な電位線分布が頂部表面５に生成され、それにより高電界ピークがもたらされ、降伏電圧が小さくなっている。また、ＳＯＩデバイスの場合、半導体層１の頂部／埋込酸化膜６の界面の電束密度Ｄ＝∈Ｅの垂直成分が保存されるため、界面における半導体層１中の電界が臨界に到達する前に埋込酸化膜６が支えることができる最大電圧が制限されている。この垂直降伏が、所与の埋込酸化膜の厚さに対して、達成可能な最大電圧定格に極めて強力な制限をもたらしている。
したがって、要約すると、ＪＩおよびＳＯＩのいずれのデバイスにおいても、電位線は、垂直配向から水平すなわち横方向配向に曲がらざるを得ず、また、ドリフト層中の電位の分布も、理想からはほど遠い分布になっている。
さらに、薄ＳＯＩ技術で製造された電力集積回路が、異なるモードで動作する２つの電力デバイスを必要とする半ブリッジ構成を少なくとも備えている場合、高電位側モードで動作するデバイスには、オン状態時におけるドリフト領域のピンチオフの問題がある。これは、半導体基板中に生成される、高電位側デバイスの複数のメイン端子のいずれか１つの電位に対する負の高電位に起因する、ドリフト領域中の高い電界によるものである。
したがって、ＳＯＩ技術における半導体基板が、すべての動作モードで受動的ではないこと、また、半導体基板の存在自体が、電圧阻止モード時における不十分な電位線分布をもたらし、通常、半導体の表面または埋込酸化膜／頂部半導体の界面で生じる、垂直降伏による早期降伏の原因になっていることは明らかである。ＪＩ手法は、電力集積回路内の分離が極めて不十分であり、また、一般的にはＳＯＩデバイスの降伏電圧より大きいが、依然として好ましい降伏電圧より小さいという問題を抱えている。
高電圧すなわちパワー・エレクトロニクスに使用されるディスクリート・デバイスあるいはハイブリッド回路の場合、メイン端子の配向が垂直であり、かつ、ウェハの両側にメイン端子が配置されることが好ましい（例えば低電圧端子を頂部に配置し、高電圧端子を底部に配置する）。これらのデバイスは、垂直高電圧／電力デバイスと呼ばれている。横方向デバイスと比較すると、メイン端子間を流れる電流は主として垂直方向であり、そのために電流出力がより大きく、かつ、降伏電圧がより大きくなっているが、このようなデバイスは、集積回路内での使用が困難である。知られている高電圧／電力デバイスの例には、ＤＭＯＳ ＆ Ｔｒｅｎｃｈ ＭＯＳＦＥＴ、ＤＭＯＳ ＆ Ｔｒｅｎｃｈ ＩＧＢＴ、およびＣｏｏｌ ＭＯＳがある。
垂直デバイスの場合、オン状態／スイッチング／降伏性能間のトレードオフを最適化するためには、好ましくは全電圧阻止において完全に空乏化する狭ドリフト領域が必要である。このような層は、定格が５０Ｖから１．２ｋＶまでのデバイスの場合、６μｍから１８０μｍまでの厚さを有することになる。通常、ドリフト層は、重くドープされた半導体基板上に展開しているが、半導体基板は、デバイスの全体的な性能に、一連の負の効果をもたらしている。第１の負の効果は、半導体基板が寄生抵抗をもたらし、そのためにオン状態電力損失が大きくなることである。第２の負の効果は、注入型アノードを備えたＩＧＢＴなどのバイポーラ・デバイスの場合、基板が重くドーピングされているため、基板抵抗による電力損失を小さくするための、デバイスのアノード（エミッタ）として作用する基板からの注入が、ほとんどの場合において強すぎるため、オン状態時にドリフト領域の内部に蓄積される大量のプラズマにより、過渡スイッチング損失が大きくなり、かつ、ターン・オフが遅くなることである。第３の負の効果は、基板によって熱抵抗がもたらされ、デバイスの底部に設けられた外部シンクへの有効な熱放散が妨害されることである。最後の負の効果は、垂直デバイスを集積回路に使用する場合、分厚い半導体基板が存在することにより、隣接するデバイス間の分離が困難であることである。
半導体デバイス、特に電力半導体デバイスの降伏電圧を大きくするための提案が数多くなされている。ＵＳ−Ａ−５２４１２１０、ＵＳ−Ａ−５３７３１８３、ＵＳ−Ａ−５３７８９２０、ＵＳ−Ａ−５４３０３１６、ＵＳ−Ａ−５４３４４４４、ＵＳ−Ａ−５４６３２４３、ＵＳ−Ａ−５４６８９８２、ＵＳ−Ａ−５６３１４９１、ＵＳ−Ａ−６０４０６１７およびＵＳ−Ａ−６０６９３９６にその例が開示されているが、これらの従来技術のいずれの提案も、ドリフト領域中の電位線を詳細に考察することによって降伏電圧を大きくする問題には取り組んでいない。
ＷＯ−Ａ−９８／３２００９に、気体感受半導体デバイスが開示されている。気体感受層を加熱するためのＭＯＳＦＥＴヒータを覆って気体感受層が形成されている。デバイスが形成される基板にバック・エッチが施され、感受領域中に薄膜が形成されている。ＭＯＳＦＥＴヒータが低電圧デバイス（したがってドリフト領域を有していない）であり、また、偏に極めて高い温度への感受領域の加熱を容易にし、かつ、デバイス中の電界すなわち電位線に影響しないよう、ＭＯＳＦＥＴヒータの下方に薄膜が形成されていることに留意されたい。
ＵＳ−Ａ−５８９５９７２に、デバイス開発中における試験およびデバッグ段階の間、半導体デバイスを冷却するための方法および装置が開示されている。銅などの従来のヒート・スラグに代わって、赤外線に対して透明な材料でできたヒート・スラグがデバイスに固定されている。好ましい材料としてダイヤモンド・ヒート・スラグが開示されている。赤外線透明ヒート・スラグをデバイスに加える前に、デバイスが形成される基板を薄くすることができることが開示されている。基板を薄くする目的は、赤外線ビームを使用したデバイスの光学試験中およびデバッグ中に生じる伝送損失を小さくすることである。ヒート・スラグを適用する半導体デバイスの種類については考察されていない。また、デバイスが、ドリフト領域を有する電力デバイスであることについては開示されていない。また、既に言及したように、基板を薄くする目的およびヒート・スラグを加える目的も、単に光学試験装置およびデバッグ装置を使用したデバイスの試験を容易にすることに過ぎない。試験プロセスは、デバイス開発中に実行されるプロセスであり、ヒート・スラグは、通常のデバイス動作時には使用されていない。
従来技術においては、いわゆる膜を利用した半導体デバイスに対する多数の提案がなされている。ＵＳ−Ａ−５４２０４５８、ＷＯ−Ａ−９４／２２１６７、ＵＳ−Ａ−３６８９９９２およびＵＳ−Ａ−６００８１２６は、その一例である。従来技術のこれらの提案の各事例においては、半導体デバイスは電力デバイスではなく、したがってドリフト領域を有していない。各事例においては、膜構造を使用して、集積回路内の半導体デバイス間あるいは半導体デバイス内の領域間の分離を提供し、かつ／または結合寄生容量を除去または小さくしている。各事例においては、デバイスが低電圧デバイスであるため、降伏電圧は、事実上、膜構造による影響を受けていない。
本発明の第１の態様によれば、ドリフト領域を備えた活性領域を有する電力半導体デバイスが提供される。ドリフト領域の少なくとも一部は、対向する頂部表面および底部表面を有する膜中に設けられ、膜の頂部表面は、膜に直接的または間接的に接続された、ドリフト領域の両端間に横方向に電圧を印加することができる電気端子を有している。膜の底部表面は、膜に隣接して配置された半導体基板を有していない。
本発明の第２の態様によれば、半導体基板上に設けられた層中に設けられたドリフト領域を備えた活性領域を有する電力半導体デバイスが提供される。ドリフト領域の少なくとも一部の下側の半導体基板の少なくとも一部は、ドリフト領域の前記少なくとも一部が、前記層の、その下側の半導体基板が除去された部分によって形成される膜中に設けられるよう除去され、膜の頂部表面は、膜に直接的または間接的に接続された、ドリフト領域の両端間に横方向に電圧を印加することができる電気端子を有している。
本発明の第３の態様によれば、ドリフト領域を備えた活性領域を有する電力半導体デバイスが提供される。ドリフト領域の少なくとも一部は、対向する頂部表面および底部表面を有する膜中に設けられ、少なくとも１つの電気端子が頂部表面に直接的または間接的に接続され、かつ、少なくとも１つの電気端子が底部表面に直接的または間接的に接続され、それによりドリフト領域の両端間に垂直方向に電圧を印加することができ、また、膜の底部表面は、膜に隣接して配置された半導体基板を有していない。
本発明の第４の態様によれば、半導体基板上に設けられた層中に設けられたドリフト領域を備えた活性領域を有する電力半導体デバイスが提供される。ドリフト領域の少なくとも一部の下側の半導体基板の少なくとも一部は、ドリフト領域の前記少なくとも一部が、前記層の、その下側の半導体基板が除去された部分によって形成される膜中に設けられるよう除去され、少なくとも１つの電気端子が頂部表面に直接的または間接的に接続され、かつ、少なくとも１つの電気端子が底部表面に直接的または間接的に接続され、それによりドリフト領域の両端間に垂直方向に電圧を印加することができる。
ドリフト領域の前記少なくとも一部は、デバイスの端子の両端間に電圧が印加されると、完全に、または実質的に完全に可動電荷キャリアが消滅する。本発明の第１および第２の態様では、ドリフト領域の前記少なくとも一部の電位線は、膜の頂部表面および底部表面に対して実質的に直角をなし、かつ、ドリフト領域の前記少なくとも一部の両端間を横方向に実質的に一様に広がっている。そのために降伏電圧がより大きくなり、理想すなわち理論的な限界に近くなっている。第３および第４の態様では、ドリフト領域の前記少なくとも一部の電位線は、膜の頂部表面および底部表面に実質的に平行であり、かつ、ドリフト領域の前記少なくとも一部の両端間を垂直方向に実質的に一様に間隔を隔てている。
したがって、好ましい実施形態では、横方向デバイス中の空乏領域の少なくとも一部の下側の半導体基板を無くすことによって、電力デバイスのドリフト領域内の電界および電位分布をより有利なものにし、それにより降伏能力を強化している。垂直デバイスに対しては、半導体基板を無くすことによってドリフト領域の形成を薄くし、寄生直列電気抵抗および基板の熱抵抗などの寄生効果を除去することができる。
電力デバイスは、通常、３０Ｖ〜１．２ｋＶの電圧範囲および１００ｍＡ〜５０Ａの電流範囲で動作している。電力デバイスのアプリケーションは、家庭用電気製品、電気自動車、モータ制御装置および電源装置から、ＲＦ回路、マイクロ波回路および電気通信システムに及んでいる。
本明細書においては、「頂部」、「底部」、「上側」、「下側」、「横方向」および「垂直方向」という用語は、すべて慣習に習って使用されていること、およびデバイス全体の具体的な物理配向をほのめかしたものではないことについては理解されよう。
本発明による、いわゆる膜電力デバイスは、例えばダイオード、トランジスタ、サイリスタ、ＭＯＳＦＥＴなどのＭＯＳ制御可能デバイス、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）、二重ゲート・デバイス等を始めとする多くの異なる種類のデバイスである。
以下でさらに考察する好ましい実施形態では、分離性に優れ、かつ、自己加熱の小さい、降伏電圧能力に優れた高電圧電力デバイスが提供される。
構造は、ドリフト領域部分のみが膜中に設けられるような構造になっている。
ドリフト領域の一部のみが膜中に設けられる第１および第２の態様では、好ましくはドリフト領域の高電圧端子端が膜の内側に含まれ、低電圧端子端を含むドリフト領域の残りの部分は、膜の外側に残留している。
第３および第４の態様では、膜の外側にデバイス・エッジ成端が設けられ、ドリフト領域部分を含む活性領域は、膜の内側に設けられている。
いずれの態様においても、ドリフト領域はすべて膜中に設けられている。
少なくとも１つの分離層がドリフト領域を取り囲んでいる。ドリフト領域を取り囲んでいる少なくとも１つの分離層は、前記膜中または個別の膜中に設けられ、膜の頂部表面から膜の底部表面へ拡張している。
少なくとも１つの分離層がドリフト領域を取り囲み、かつ、膜の外側に設けられている。
ドリフト領域を取り囲んでいる少なくとも１つの分離層または少なくとも１つの分離層は、電気絶縁材料によって提供されている。ドリフト領域を取り囲んでいる少なくとも１つの分離層または少なくとも１つの分離層は、使用に際してバイアスされ、逆バイアスされた接合あるいは順方向バイアス・レベル未満にバイアスされた接合を提供する、重くドープされた半導体層によって提供されている。
少なくとも一部が前記膜上または個別の膜上に設けられたドリフト領域を有する少なくとも１つの追加電力デバイスが提供される。個別の膜は、元の同一基板上に形成されることが好ましく、また、デバイス中に提供される他の膜または他の各々膜と同じ製造ステップで形成されることが好ましい。
少なくとも１つの低電圧デバイスが提供される。前記少なくとも１つの低電圧デバイスは、前記膜中に設けられている。あるいは、前記少なくとも１つの低電圧デバイスは、前記膜の外側に設けられている。この場合、前記少なくとも１つの低電圧デバイスは他の膜中に設けられ、前記他の膜は、元の同一基板上に形成されることが好ましく、また、デバイス中に提供される他の膜と同じ製造ステップで形成されることが好ましい。いずれの場合においても、この構造によって電力集積回路が提供される。１つまたは複数の低電圧デバイスは、例えばバイポーラ回路またはＣＭＯＳ回路である。このような低電圧電力デバイスは、駆動保護回路あるいは処理回路を形成している。以下で詳細に考察する好ましい実施形態では、膜電力デバイスは、このような低電圧デバイスから垂直方向および横方向に良好に分離されている。垂直方向の分離は、電力デバイスの活性領域の真下に寄生基板が存在しないことによる効力によって達成され、横方向の分離は、上で簡単に説明したように、好ましくは膜の頂部表面から底部表面に向かって膜中に設けられる１つまたは複数の分離層、あるいは膜の外側に提供される１つまたは複数の分離層によって達成されている。
隣接するデバイス間を電気分離する少なくとも１つの分離層が存在している。前記分離層は他の膜上に配置され、前記他の膜は、元の同一基板上に形成されることが好ましく、また、デバイス中に提供される他の膜または他の各々の膜と同じ製造ステップで形成されることが好ましい。
本発明の第１および第２の態様では、デバイスは、膜の底部表面に隣接した電気絶縁熱伝導層を備えている。この電気絶縁熱伝導層を使用することにより、ほとんどの熱が除去され、電力デバイスが動作している間、膜内に熱がこもることを防止している。電気絶縁熱伝導層には、例えば多結晶ダイヤモンド、非晶質ダイヤモンド、窒化ホウ素、酸化アルミニウム等、適切な任意の材料を使用することができる。材料は、スパッタリングまたは化学蒸着法、あるいは適切な他の任意の技法による層として、ブランク蒸着によって形成されることが好ましい。電気絶縁熱伝導層は、膜の下側の空間をすべて満たしている。つまり、電気絶縁熱伝導層は、膜の下側の薄層として提供され、側壁およびすべての残留基板の底部表面が連なっている。電気絶縁熱伝導層は、ヒート・シンクと熱接触していることが好ましい。
第３および第４の態様では、底部端子は、電気的および熱的に伝導性であり、アルミニウム、銅などの金属または金属の組合せでできている。底部端子は、膜の下側の空間を満たしている。好ましい実施形態では、底部端子は、すべての残留基板の側壁が連なっている膜の下側、およびデバイスの主底部表面の下側の薄層として提供されている。この薄層は、外部ヒート・シンクと熱接触していることが好ましい。別法としては、互いに分離された薄膜の形態の１つまたは複数の底部端子を、１つの膜または複数の個別の膜の底部に配置することもできる。
膜は、電気絶縁層上に設けられた半導体層を備えている。電気絶縁層は、例えば知られているＳＯＩ技術によって形成された酸化膜層である。膜を形成するために基板がエッチ除去されている部分では、このような酸化膜層は、膜の形成を促進するエッチ・ストップとして都合良く作用している。第３および第４の態様では、この酸化膜層が除去され、端子層を底部に設けるためのアクセスを提供している。
第１および第２の態様では、デバイスは、膜の下側に設けられた、機械的に強化された電気絶縁層を備えている。この機械的に強化された電気絶縁層は、構造上のサポートを膜に提供し、膜が破壊する危険を最小化する働きをしている。
いずれの態様においても、ドリフト領域は、不均一なドーピング・プロフィールを有しており、この不均一なドーピング・プロフィールが、ドリフト領域中の電位線が確実にドリフト領域の両端間を実質的に一様に広がるべく促進している。その結果、降伏電圧がより大きくなり、理想すなわち理論的な限界に近くなっている。デバイスの高電圧端子側のドリフト領域のドーピング濃度は、比較的高濃度であることが好ましく、また、デバイスの低電圧端子側のドリフト領域のドーピング濃度は、比較的低濃度であることが好ましい。ドリフト領域のドーピング濃度は、ドリフト領域の一方の側から他方の側に向かって直線的に変化させることができる。ドーピング濃度を直線的に変化させることにより、デバイスの降伏能力がさらに改善される。
第１および第２の態様では、ドリフト領域は、交互に配列され、かつ、互いに接触している、伝導形式が交番する少なくとも２つの半導体層を備えている。使用に際して、伝導形式が交番するこれらの複数の半導体層は、デバイスの端子の両端間に電圧が印加された場合に、ドリフト領域の可動電荷キャリアを完全に消滅させることができるよう、垂直方向の半導体接合部を提供している。この場合も、垂直方向の半導体接合部が、ドリフト領域の前記少なくとも一部の電位線が確実に膜の頂部表面および底部表面に対して実質的に直角をなし、かつ、ドリフト領域の前記少なくとも一部の両端間を横方向に実質的に一様に広がるべく促進している。その結果、降伏電圧がより大きくなり、理想すなわち理論的な限界に近くなっている。
いずれの態様においても、ドリフト領域は、横方向に隣接する、伝導形式が交番する複数の半導体領域を備えている。横方向に隣接する、伝導形式が交番するこれらの半導体領域は、デバイスの“ｚ”方向に複数の横方向接合部を形成し、この場合も、ドリフト領域の前記少なくとも一部の電位線が、ドリフト領域の前記少なくとも一部の両端間を確実に実質的に一様に広がるべく促進している。その結果、降伏電圧がより大きくなり、理想すなわち理論的な限界に近くなっている。
いずれの態様においても、ドリフト領域は、デバイスの平面の周囲に配列された、横方向に隣接する、伝導形式が交番する複数の半導体セルを備えている。この半導体セルは、規則的なパターンで、あるいは不規則なパターンで配列されている。いずれの配列においても、この場合も、ドリフト領域の前記少なくとも一部の電位線が、ドリフト領域の前記少なくとも一部の両端間を確実に実質的に一様に広がるべく促進している。その結果、降伏電圧がより大きくなり、理想すなわち理論的な限界に近くなっている。
デバイスは、ドリフト領域に隣接し、かつ、接触している、ドリフト領域のエッジ部分の早期降伏の影響を緩和するための成端領域を備えている。前記成端領域の少なくとも一部は、膜の内側に配置されている。前記成端領域の少なくとも一部は、膜の外側およびあらゆる半導体基板の上方に配置されている。ドリフト領域は、成端領域の少なくとも一部より重くドープされている。ドリフト領域は、半導体基板より重くドープされている。
本発明の第５の態様によれば、ドリフト領域を備えた活性領域を有する電力半導体デバイスを形成する方法が提供される。電力半導体デバイスを形成する方法には、ドリフト領域を備えた活性領域を有する電力半導体デバイスを、半導体基板上に設けられた層中に形成するステップ、およびドリフト領域の少なくとも一部が、前記層の、その下側の半導体基板が除去された部分によって形成される膜中に設けられるように、ドリフト領域の前記少なくとも一部の下側の半導体基板の少なくとも一部を除去するステップが含まれている。
基板は、デバイス製造プロセスの最後、またはデバイス製造プロセスの複数の最終ステップのうちの１つで除去されることが好ましい。そうすることにより、製造プロセスの間、基板によってデバイスが可能な限り長くサポートされる。
半導体基板の前記少なくとも一部は、ウェット・エッチングによって除去することができる。
半導体基板の前記少なくとも一部は、ドライ・エッチングによって除去することができる。
半導体基板の前記少なくとも一部は、埋込絶縁層をエッチ・ストップとして使用して除去することができる。埋込層は、絶縁体上シリコン（ＳＯＩ）構造部分である。
膜の形成に続いて、デバイスの裏面からの注入、拡散または蒸着によって、少なくとも１つの半導体層を導入することができる。
膜の底部に、膜の内側の少なくとも１つの半導体層と接触する底部端子層を加えることができる。
電力半導体デバイスを形成する方法には、膜の底部表面に隣接する電気絶縁熱伝導層を加えるステップが含まれている。電気絶縁熱伝導層は、（好ましくはブランク）蒸着プロセスによって加えることができる。
別法としては、電力半導体デバイスを形成する方法に、膜の底部表面に隣接する、電極（端子）として作用する電気熱伝導層を加えるステップを持たせることもできる。前記電気熱伝導層は、ブランク蒸着によって加えることができる。
上で説明したデバイスの形成および方法には、バイポーラ、ＣＭＯＳ、Ｂｉ−ＣＭＯＳ、ＤＭＯＳ、ＳＯＩ、トレンチ技術または知られている集積回路製造ステップのうちの１つまたは複数が使用されている。
上で説明したデバイスおよび方法においては、ドリフト領域は、ケイ素、炭化ケイ素、ダイヤモンド、窒化ガリウムおよびヒ化ガリウムのうちの少なくとも１つからなっている。
複数の絶縁層が設けられる場合、そのうちの少なくとも１つは、二酸化ケイ素、窒化物、ダイヤモンド、酸化アルミニウム、窒化アルミニウムおよび窒化ホウ素のうちの１つからなっている。
次に、添付の図面を参照して、本発明の実施形態を実施例によって説明する。
図２ａおよび２ｂを参照すると、本発明による膜電力半導体デバイス１０の第１および第２の実施例は、デバイス１０の主底部表面を形成する底部表面１２を有する半導体基板１１をそれぞれ有している。基板１１の上に、第１および第２の実施例では半導体層１４を備えた、頂部表面１５を有する第１の薄層１３が形成されている。頂部表面１５は、デバイス１０の主頂部表面５を形成している。図２ａおよび２ｂのダッシュ線は、基板１１の元の全範囲を示している。基板１１の、薄層１３の下側の部分１１’は、薄層１３の領域を残すべく、製造中に薄層１３まで完全に除去された部分であり、薄層１３の下側には基板は存在していない。本明細書においては、薄層１３のこの領域を、膜１６（点線およびダッシュ線の内側で示す）と呼んでいる。基板１１の残りの部分は、支持脚を形成している。膜１６は、底部表面１７を有している。第１および第２の実施例では、電力デバイス１０の活性構造１８（点線で示す）は、その全体が膜１６の内側に配置されている。図２ａに示す実施例では、活性構造１８は、膜１６の内側の頂部表面１５と膜底部表面１７との間に、電力デバイス１０の活性構造１８を取り囲むように形成された分離層１９によって、他のデバイスすなわち回路から電気的に分離されている。図２ｂに示す実施例では、分離層１９は、薄層１３の内側の膜１６の外側に、電力デバイス１０の活性構造１８を取り囲むように設けられている。図２ａおよび２ｂのいずれの実施例においても、電力デバイス１０は、第１の薄層１３内の半導体層１４中の、完全に膜１６の内側の配置されたドリフト層２０を備えている。ドリフト層２０は、電力デバイス１０がオフであり、かつ、メイン端子（図示せず）の両端間の電圧を阻止している間、電力デバイス１０のメイン端子の両端間に印加される高電圧を支えている。このような動作モードの間、ドリフト層２０は、部分的あるいは理想的に完全に可動キャリアが消滅した状態になる。本発明の一実施形態によれば、膜１６の内側に、デバイスの頂部表面１５にメイン端子が配置されると、デバイスのドリフト層２０に沿った断面中の等電位線が、事実上、主頂部表面１５および膜底部表面１７の両方に対して直角になる。本発明の他の実施形態によれば、第１のメイン端子が、膜１６の内側の表面１５に配置され、かつ、第２のメイン端子が、膜１６の内側に、膜の底部に隣接して配置されると、電位線は、事実上、頂部表面１５および底部表面１７の両方に対して平行になる。
基板部分１１’は、最後に、または複数の最終製造ステップのうちの１つで除去されることが好ましく、詳細には、製造ステップの間、基板１１全体が薄膜１３全体を支持することができるよう、薄膜１３中および薄膜１３上へのすべての構造または実質的にすべての構造の形成が完了した後に除去されることが好ましい。
ここで、従来の接合分離（ＪＩ）高電圧デバイスあるいは絶縁体上シリコン（ＳＯＩ）などの従来技術による高電圧デバイスの二次元電位分布と、本発明による膜電力デバイスの二次元電位分布との相異を指摘しておくことは有意義である。図１ａおよび１ｂから分かるように、従来のデバイスの場合、電位線は、事実上、頂部表面５に対して直角をなしているが、デバイス本体中へ降下するにつれて底部基板表面４に平行に整列し、電位線のこのような分布が早期降伏をもたらしている。図３ａおよび３ｂは、１つの単一高電圧接合によって形成された、本発明による簡易電力デバイス構造の実施例における電位線の二次元分布を示したものである。図３ａの実施例では、頂部表面１５にメイン端子２３が配置され、ドリフト領域２０は、分かり易くするために唯一の半導体層を備えている。半導体層は、ｐ＋アノード領域２１およびｎ＋カソード領域２２より軽くドープされている。このドリフト領域２０は、電圧阻止モードの間、降伏が生じる前に完全に空乏化した状態になる。図１ａおよび１ｂと比較しながら図３ａを参照すると、電位線が、膜１６の頂部表面１５および底部表面１７の両方に対して直角またはほぼ直角をなし、かつ、降伏電圧の値が理想限界に近づくように、ドリフト領域２０の内部をアノード領域２１からカソード領域２２に向かって実質的に一様に分布していることが分かる。図３ｂの実施例では、電位線が、頂部表面１５および底部表面１７の両方に対して平行またはほぼ平行になり、かつ、ドリフト領域２０の所与の厚さに対する降伏電圧を理想的にするべく、ドリフト領域２０の内部をアノード領域２１からカソード領域２２に向かって実質的に均一に分布するように、頂部表面１５および底部表面１７のそれぞれにメイン端子２３が配置されている。
また、本発明による高電圧電力デバイスの好ましい実施形態は、分離を達成する方法が、従来技術によるデバイスと異なっている。好ましい膜電力デバイスの分離は、垂直方向に対しては、膜電力デバイス１０の活性構造１８の下側の基板を無くすことによって完璧な方法で実現され、また、横方向に対しては、電力デバイス１０の活性構造１８を取り囲んでいる分離層１９を使用することによって達成されている。
分離層１９を設ける場合、分離層１９を、前記分離層と結合したすべての接合が逆バイアスまたはゼロ・バイアスになるように、整合電圧に接続された、重くドープされた半導体層の形態にすることができる。その場合、分離層は、実効伝導障壁として作用する。図４ａおよび４ｂは、それぞれ、頂部表面１５から底部膜表面１７まで拡張し、かつ、活性構造１８を取り囲んでいるｐ＋分離層１９を有する膜電力デバイス１０の実施例を示したものである。ｐ＋分離層１９は接地に接続されている。接地は、これらの実施形態では、電力集積回路内で利用することができる最低電位と仮定している。図４ａに示す実施例では、分離層１９は、膜１６の内側に設けられており、図４ｂに示す実施例では、分離層１９は、膜１６の外側に設けられている。
別法としては、分離層を酸化ケイ素などの絶縁層で構築し、トレンチまたはＬＯＣＯＳ層の形態にすることもできる。さらに他の別法として、酸化膜層と多結晶シリコン層とのサンドイッチで満たされたトレンチで絶縁層を構築することもできる。また、他の絶縁材を使用することもできる。他の別法として、エア・ギャップを使用することもできる（いわゆる「メサ」または「トレンチ」分離）。
複数の分離層１９を同一の膜１６の内側に使用して、同一膜１６の内側に配置された複数の電力デバイス１０を分離し、あるいはバイポーラまたはＣＭＯＳ低電圧デバイスと電力デバイス１０を分離することができる。図５ａを参照すると、同一膜１６の内側に配置され、かつ、膜１６の内側に配置された分離層によって互いに分離された４つのこのような電力デバイス１０の実施例が示されている。図５ｂを参照すると、それぞれ個別の膜１６上に配置され、かつ、膜１６の外側に配置された分離層１９によって互いに分離された４つの電力デバイス１０の実施例の上面図が示されている。図６ａを参照すると、１つの膜電力デバイス１０および膜１６の外側に配置されたＣＭＯＳおよびバイポーラ・デバイス４１を備えた電力集積回路４０の二次元断面の略図が示されている。別法としては、ＣＭＯＳおよびバイポーラ・デバイス４１を、図６ｂに示すように、電力デバイス１０と共に膜１６上に配置することができ、あるいは図６ｃに示すように、元の同一基板１１上に形成された、異なる膜１６上に配置することもできる。図６ｄに示す実施例は、分離層１９が膜１６の外側に配置されている点で、図６ｃの実施例とは異なっている。膜１６および分離層１９を使用することにより、電力デバイス１０と低電力回路４１との間、および隣接する電力デバイス１０間の極めて有効な電気分離を提供していることは明らかである。
次に図７を参照すると、この実施例においては、すべての端子が頂部表面１５に配置されることを考慮すると、比較的熱伝導率の高い電気絶縁層４５が、膜１６底部表面１７に隣接して配置されている。この層４５は、ほとんどの熱を除去する役割を果たし、電力デバイスが動作している間、膜１６の内部に熱がこもることを防止している。好ましい実施形態では、この層４５は、半導体基板１１の単一裏面エッチングが実施された後に、熱伝導率の高い誘電材料のブランク蒸着の形態で形成されている。このような材料は、例えばダイヤモンドをベースとしている。窒化ホウ素、窒化アルミニウムおよび酸化アルミニウムなどの他の材料を使用することもできる。図８に示すように、絶縁層４５は、膜形成によって残された基板１１中の隙間全体を満たしている。いずれの場合においてもヒート・シンク４６は絶縁層４５と熱接触し、熱を抽出している。
図９ａおよびｂに示すように、第１の薄層１３は、例えば最新技術の絶縁体上シリコン（ＳＯＩ）技術で知られているように、底部が膜底部表面１７を有効に形成している薄絶縁層５０、および薄絶縁層５０の頂部に配置された少なくとも１つの半導体層５１を備えている。この事例では、電力集積回路の製造に、ボンディング・ウェハ、ＳＩＭＯＸあるいはユニボンドなどのＳＯＩ技術が使用されている。別法としては、シリコンまたはダイヤモンドを使用することもできる。高電圧ＳＯＩプロセスの複数の最終ステップの１つで、また、上で説明した実施例の場合と同様、埋込絶縁層５０の下側の半導体基板１１は、単一裏面エッチングによる従来のパターン化によって部分的に除去されている。この実施例では、埋込絶縁層５０は、膜１６を形成するための有効なエッチ・ストップとして作用している。重要なことには、膜１６内の頂部表面１５にメイン端子が配置されると、埋込絶縁層５０は、さらに、膜電力デバイス１０の降伏電圧が理想の値に近づくように、ドリフト層２０の内部の電位線の一様な分布を達成する働きをする。図９ａに示す実施例では、分離層１９は、膜１６の内側に配置され、図９ｂに示す実施例では、分離層１９は、膜１６の外側に設けられている。
比較的熱伝導率の高い絶縁層４５は、この場合も、図１０および１１に示すように膜１６の下側に形成され、基板１１に対しては横方向に、および／または外部ヒート・シンク４６に対しては直接的に熱を除去する働きをしている。図１０ａおよび１１ａに示す実施例では、分離層１９は、膜１６の内側に設けられ、図１０ｂおよび１１ｂに示す実施例では、分離層は、膜１６の外側に設けられている。
図１２に示す実施例では、膜１６の構造を強化し、膜１６が機械的に破壊する危険を最小にするために、さらに、機械特性が強化された電気絶縁層５５が、膜１６の領域内の埋込絶縁層５０と電気絶縁熱伝導層４５との間に配置されている。また、この追加絶縁層は、膜１６中の総機械応力を補償する役割を果たし、かつ、埋込絶縁層５０に対する電気絶縁熱伝導層４５の粘着を強化している。本明細書において説明する、埋込絶縁層５０を持たない他の任意の実施例においては、この機械的に強力な層５５を膜１６の下側に配置することもでき、このような配列により、電気的不活性化および／または特に耐破壊性を始めとする構造の機械的性能が強化されることについては理解されよう。複数のこのような機械的に強力な絶縁層を膜１６の裏面に蒸着し、熱放散、電気的不活性化および／または膜１６の機械的な強化を促進し、かつ／または層と層の間の良好な粘着を得るためのバッファ層として作用させることができる。絶縁層２１およびバッファ層は、窒化物、酸化物、非晶質材料または多結晶材料である。
図１３ａ〜１３ｃに示す実施例では、メイン・デバイス端子が膜１６内の頂部表面１５に配置される場合、第１の薄層１３は、いずれの実施例においても、電力デバイス１０内のドリフト領域が、半導体接合部を形成するべく上方に配置され、かつ、互いに直接接触した、相対する伝導形式の２つの半導体領域６０’、６１’からなるように、相対する伝導形式の２つの半導体層６０、６１を備えている。互いに直接接触した、伝導形式が異なるこの２つの半導体領域６０’、６１’の存在が、デバイスの降伏電圧を著しく大きくしている。これは、半導体層６０と６１との間に垂直方向に形成される、降伏電圧よりはるかに小さい電圧でのドリフト領域全体の空乏化を容易にする水平方向接合によるものである。これは、ドリフト領域が、電圧阻止モードの間、真性層として物理的に作用し、デバイスの垂直方向の断面中の電位線が、頂部表面１５および膜底部表面１７に対して直角をなし、かつ、ドリフト領域に沿って横方向により一様に分布することを意味している。したがってこのような構造の場合、電界は、ドリフト領域に沿って、横方向すなわちｘ方向にとりわけ一様になる。電界が臨界値に達すると、なだれ降伏が生じる。この時点における電界は実質的に一様であるため、デバイスのメイン端子間のｘ方向の電界曲線の下側の面積によってグラフで表される降伏電圧は最小である。２つの半導体層６０、６１のドーピング濃度および厚さが、それぞれ可能な最大降伏電圧を得るための重要な役割を果たしており、ドリフト領域全体が、定格降伏電圧と比較して比較的小さい電圧で空乏化するように選択されることが好ましいことについては理解されよう。また、２つの半導体層６０、６１のドーピング濃度および厚さの選択は、使用する電力デバイスのタイプおよび関連する製造プロセスによっても左右される。
図１３ｂに示す実施例は、酸化ケイ素絶縁層５０を有するＳＯＩタイプの実施例である。また、図１３ｃに示す実施例も、酸化ケイ素絶縁層５０および絶縁層５０の裏面に蒸着された電気絶縁熱伝導層４５を有するＳＯＩタイプの実施例である。電気絶縁熱伝導層を、図１３ａに示すＪＩ実施例の膜１６の底部表面１７に蒸着させることもできることについては理解されよう。
図１３ａ〜１３ｃに示す実施例に概ね対応している、図１４ａ〜１４ｃに示す実施例では、各実施例のドリフト領域は、ドリフト領域全体が、定格降伏電圧と比較して比較的小さい電圧で完全に空乏化した状態になるように、互いの頂部にｙ方向に構築された、伝導形式が交番する複数の半導体層によって形成されている。この場合も、電気絶縁熱伝導層４５を、これらの任意の実施例の膜１６の底部表面１７に蒸着させることができることについては理解されよう。
図１５に示す実施例では、この場合も、メイン端子が膜１６内の頂部表面１５に配置される場合、膜電力デバイス１０のドリフト領域は、第３のｚ方向に配列された、伝導形式が交番する複数の隣接層７０、７１、７２を備えている。ｚ方向のこれらの隣接半導体層は、ドリフト領域全体が、定格降伏電圧と比較して比較的小さい電圧で完全に空乏化した状態になるように、ｚ方向の横方向半導体接合部を形成している。膜１６上に、ｚ方向の垂直接合平面が存在することにより、電位線がドリフト領域に沿ってｘ方向に一様に分布し、それにより降伏電圧が大きくなり、理想値に近くなっている。上で説明した実施例の場合と同様、デバイスの垂直（ｘ、ｙ）断面内の電位線は、頂部表面１５および膜底部表面１７に対して直角をなし、したがってｙ軸に整列している。伝導形式が異なる隣接半導体層７０、７１、７２のドーピングおよび厚さは、ドリフト領域が、電圧阻止モードにおいて、定格降伏電圧と比較して比較的小さい電圧で完全に空乏化するように選択されており、したがって降伏電圧が大きくなり、理想値に近くなっている。図には、ｚ方向に配列された３つの半導体層７０、７１、７２が示されているが、２つまたは４つ以上の半導体層を使用することができることは理解されよう。また、デバイス１０から熱を抽出するために、電気絶縁熱伝導層を膜１６の底部表面１７に蒸着させることができることについても理解されよう。
図１６に示す実施例では、ドリフト領域は、互いに交互に配置された、伝導形式が異なる複数のセル８０で形成され、この場合も、電圧阻止モードの間、ドリフト領域全体が完全に空乏化した状態になり、電位がドリフト領域の両端間を一様に分布するように、規則的なパターンを頂部表面１５のｘ、ｚ平面に形成している。伝導形式が異なるセルは、図に示すように規則的に形成され、あるいはｘ、ｙ平面に不規則に形成されている（図示せず）。
図１７ａ〜１７ｃに示す実施例（それぞれＪＩデバイス、ＳＯＩデバイス、および膜１６の後部に加えられた電気絶縁熱伝導層４５を有するＳＯＩデバイスを示す）では、ドリフト領域２０の一部分のみが膜１６の内側に置かれるように、基板１１が除去されている。したがってドリフト領域の一部は、膜１６の外側に残留している（したがって、基板１１の残留部分の上方に配置されている）。メイン端子は頂部表面１５に配置されるが、膜１６の内側にドリフト領域２０の高電圧端子端が配置され、ドリフト領域２０の低電圧端子端は膜１６の外側に残留することが好ましい。この場合も、電気絶縁熱伝導層４５を、これらの任意の実施例の膜１６の底部表面１７に蒸着させることができることについては理解されよう。
上で説明し、かつ、図２〜１７に示したすべての実施例では、基板１１の壁には、横方向デバイスのｘ、ｚ平面に対して角度が付けられている。これは、裏面エッチングのための一般的な技法のほとんどが、通常、ＫＯＨ溶液を使用して実行されるウェット異方性エッチングであることによるものである。シリコン基板１１は単結晶であり、異方性エッチングのエッチング速度は、結晶の配向によって決まる。エッチ・ストップ平面は、通常、（１１１）平面である。埋込酸化膜層を有するこれらのＳＯＩタイプのデバイスは、酸化膜のエッチングが、多くのエッチング（ＫＯＨを始めとする）に対して、シリコンのエッチングよりはるかに低速であるため、裏面エッチングが埋込酸化膜部分で自動的に停止するという利点を有している。あるいはバルク・シリコン（すなわち、非ＳＯＩ）デバイスの場合、時間的または電気化学的に裏面エッチングを制御することができる。
ウェット異方性エッチングの代わりにドライ裏面エッチングを使用して、本発明によるあらゆる膜電力デバイスを製造することもできる。ドライ裏面エッチングには、図１８ａおよび１８ｂの実施例で示すように、基板１１の壁が垂直である、という利点がある。このことは、基板１１内の膜１６の下側の隙間が占める体積が、基板１１の厚さに左右されないため、同一チップすなわち集積回路内に、膜と膜の間の間隔が狭い複数の膜１６を、より容易に実現することができる。図１８ａに示す実施例では、膜１６の内側に分離層１９が設けられ、図１８ｂに示す実施例では、分離層１９は、膜１６の外側に設けられている。
図１９に示す実施例では、膜１６は、基板１１の前面エッチング（すなわち表面マイクロ・マシニング）によって形成されている。図に示す実施例では、基板１１は、デバイスの降伏能力を高くする働きをする活性構造１８の下側の基板１１中に隙間が残されるよう、デバイス１０の活性領域１８の下側が部分的に除去されているだけである。図２０は、図１９の実施例の横断面図である。図２１は、図１９および２０の実施例のＳＯＩ変形態様を示したものである。上で説明したすべての実施例の場合と同様、活性領域１８の下側の基板１１中に隙間が存在していること（すなわち、膜１６の形成）は、降伏電圧が理想限界に近づくように、ドリフト領域２０中の電位線が、デバイスの頂部表面１５および膜の底部表面１７の両方に対して直角をなし、かつ、ドリフト領域２０の内部を実質的に一様に分布することを意味している。
それぞれＪＩおよびＳＯＩ変形態様である図２２ａおよび２２ｂに示す実施例では、基板１１中の隙間は、ドリフト領域２０の一部のみが膜１６中に形成されるよう、ドリフト領域２０の下側に、ごく部分的に形成されている。この場合も、メイン端子は頂部表面１５に配置されるが、膜１６の内側にドリフト領域２０の高電圧端子端が配置され、低電圧端子端は膜１６の外側に残留することが好ましい。
図２３ａは、本発明による膜高電圧横方向ＤＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）１０の実施例を詳細に示したもので、ドリフト領域２０は、ｎ伝導形式の領域であり、ソース領域９０およびドレイン領域９１は、ドナー不純物で十分にドープされたｎ伝導形式の領域で、良好なオーミック・コンタクトを形成している。ｐウェル９２は、ｐ伝導形式のウェルである。薄い絶縁層９３および多結晶シリコンおよび／または金属層９４によって形成された従来の絶縁ゲートは、ｐウェル９２の上に配置され、絶縁層９５によってソース金属層Ｓから分離されている。フィールド酸化膜で参照されている、より分厚い絶縁層９６は、絶縁ゲートとドレイン領域との間のドリフト層２０の頂部に存在している。多結晶シリコン／金属層９４は、フィールド酸化膜９６の上を少しだけ拡張している。オン状態では、電流は、ｎ＋ドレイン領域９１と接触しているドレイン端子Ｄと、ｎ＋ソース領域９０と接触しているソース端子との間を流れる。この電流は、絶縁ゲートと接触しているゲート端子Ｇに印加される電位によって制御される。ソース端子より高い電位がゲート端子に印加されると、絶縁ゲートの下側のｐウェル９２の表面に電子のチャネルが形成され、それにより、ソース領域からチャネルを通って、ドリフト領域２０を経由してドレインへ電子が流れる。適切な電位をゲート端子に印加することにより、デバイスをターン・オンおよびターン・オフさせることができる。高電圧ＬＤＭＯＳＦＥＴは、頂部表面１５および膜底部表面１７によって形成される膜１６上に配置される。膜底部表面１７は、頂部表面１５と半導体基板表面１２との間に、断面のｙ方向に位置している。したがって膜１６は、デバイスが電圧阻止モードで動作している間、ドリフト領域２０の可動キャリアが完全に消滅した状態になり、かつ、図２４に示すように、電位線が頂部表面１５および底部膜表面１７に対して事実上直角をなすように、半導体基板１１と比較すると薄くなっている。これは、オフ状態において完全に空乏化しないために、電位線がドリフト領域内における初期垂直方向から曲がり、基板の内部で水平方向（ｘ軸）に整列することになる分厚い半導体基板上にドリフト領域が慣習的に配置されている、従来技術によるＪＩ ＬＤＭＯＳＦＥＴとは対照的である。高電圧膜ＬＤＭＯＳＦＥＴの利点は、降伏電圧能力がより高いこと、表面における電位線の分布がより一様であること、および膜１６内の垂直分離層１９の使用により、分離がより良好であることにある。この実施例では、分離層１９は、重くドープされたｐ＋層でできており、ソース端子に接続されている。図２３ａに示すデバイスは、電流レベルおよび電力仕様に合致するよう、通常、複数のストリップ／フィンガ／セルを備えていることを理解すべきである。６００Ｖデバイスの場合、ドリフト領域のドーピング濃度は、通常、１０16／ｃｍ3であり、ドリフト領域２０の厚さは、０．２μｍと２０μｍの間である。また、ドリフト領域の長さは、３０〜５０μｍである。ドリフト領域２０のドーピングは一定である必要はなく、ソース端からドレイン端に向かって変化させることができる。例えば、ソース端のドーピングを８×１０15／ｃｍ3にし、ドレイン端の３×１０16／ｃｍ3へ直線的に増加させることができる。
図２３ｂは、図２３ａの実施例のＳＯＩ変形態様を示したもので、絶縁層５０が膜１６の一部として、ドリフト領域２０の底部に配置されている。この絶縁層５０は、電圧阻止モード（デバイスがオフである）における電位が、絶縁層５０の両端間をｙ方向にサポートされず（従来のＳＯＩ高電圧デバイスの場合のように）、その代わりに絶縁層５０に沿ってｘ方向にサポートされるため、従来技術のＳＯＩ高電圧デバイスの場合のように厚くする必要はなく、極めて薄くすることができる。この実施例では、トレンチ酸化膜１９によって分離されているが、ｐ＋層などの他のタイプの分離を使用することもできる。図２３ｃは、図２３ｂの実施例の変形形態を示したもので、ヒート・シンク４６への熱の除去を容易にするために、膜の下側に良好な熱伝導率を有する電気絶縁層４５が配置され、それにより過度の自己加熱が回避されている。この実施例では、分離層１９は、膜１６の外側に設けられている。
この場合も、電気絶縁熱伝導層４５を、これらの任意の実施例の膜１６の底部表面１７に蒸着させることができることは理解されよう。
図２５ａ〜２５ｃは、横方向絶縁ゲート型バイポーラ・トランジスタ（ＬＩＧＢＴ）膜電力デバイスの実施例を詳細に示したもので、膜１６上に懸垂されたドリフト領域２０内のバイポーラ電流伝導が使用されており、概ね図２３ａ〜２３ｃに示すＬＤＭＯＳＦＥＴに対応している。ＬＩＧＢＴ膜電力デバイスと、図２３ａ〜２３ｃに示すＬＤＭＯＳＦＥＴ電力デバイスの主な相異は、重くドープされたｐ型正孔インジェクタ層１００がアノードに使用されていることである。ＬＩＧＢＴ型デバイスのバイポーラ伝導は、オン状態抵抗を小さくするために、ドリフト層中の導電率変調によって特性化されている。この場合も、電気絶縁熱伝導層４５を、これらの任意の実施例の膜１６の底部表面１７に蒸着させることができることは理解されよう。
図２６ａは、電力用ダイオードの形態の膜デバイスの実施例の略斜視図である。６００Ｖ電力用ダイオードの場合、ｎドリフト領域２０のドーピング濃度の範囲は、３×１０15／ｃｍ3から１０16／ｃｍ3であり、長さは３０μｍから５０μｍである。ドリフト領域２０の厚さは、０．２μｍと２０μｍとの間である。ドリフト領域２０のドーピングは一定である必要はなく、ソース端からドレイン端に向かって変化させることができる。例えば、ソース端のドーピングを８×１０15／ｃｍ3にし、ドレイン端の３×１０16／ｃｍ3へ直線的に増加させることができる。簡潔にするために、図にはダイオードのセルが１つだけ示されている。図２６ｂは、図２６ａに示す電力用ダイオードのＳＯＩバージョンを略図で示したもので、ドリフト領域２０の真下に絶縁層５０が形成され、ドリフト領域２０内の電位線のより一様な分布を容易にし、それによりダイオードの降伏能力が強化されている。また、絶縁層５０は、極めて良好なエッチ・ストップとして作用し、したがって膜１６の形成をより容易にしている。電力デバイスが動作している間の熱の除去を促進するために、ここでも、熱伝導性に優れた電気絶縁層４５（図示せず）が、図２６ａおよび２６ｂに示すデバイスの膜１６の裏面に配置されている。この層４５は、上で説明したように、電力集積回路の製造ステップの複数の最終処理ステップの１つで、スパッタリングまたは他の蒸着方法によって形成されている。
図２７ａは、膜電力用ダイオードの実施例を略図で示したもので、互いに上下に垂直に配列された、伝導形式ｐ、ｎが異なる２つの層１００、１０１によって形成されたドリフト領域２０を備えている。この２つの層１００、１０１は、エピタキシャル成長によって、あるいは好ましくは一方の層１０１の他方の層１０２への打込みによって形成されている。６００Ｖ電力用ダイオードの場合、ドリフト領域２０を形成している２つの半導体層１０１、１０２のドーピング濃度は、１０16／ｃｍ3と５×１０16／ｃｍ3との間であり、長さは３０μｍから４０μｍである。２つの半導体層１０１、１０２の厚さは、０．１μｍと２０μｍとの間である。頂部半導体層１０１が打込みによって形成される場合、頂部層１０１のドーピング濃度が底部半導体層１０２のドーピング濃度より濃くなるため、ドリフト領域２０が空乏化している間、空間電荷を平衡に維持するためには、頂部層１０１の厚さは、底部層１０２の厚さより薄いことが好ましい。図２７ｂは、図２７ａに示す電力用ダイオードのＳＯＩバージョンを略図で示したもので、ドリフト領域１０１、１０２の真下に絶縁層５０が形成されている。熱伝導性に優れた追加電気絶縁層４５（図示せず）は、既に説明したように、この場合も膜の真下に配置され、熱の除去を容易にしている。
図２８ａは、三次元膜電力用ダイオードの実施例を略図で示したものである。三次元電力用ダイオードのドリフト領域は、ｘ、ｚ平面に配置された複数対のｎ、ｐ領域１１０、１１１からなり、ｚ方向に横方向接合を形成している。これらのｎ、ｐ層１１０、１１１の幅は、通常、０．２μｍと５μｍとの間であり、それらの典型的な長さに対して極めて短いことを示している。ｎ、ｐ層の幅がその長さに対して極めて短いため、ドリフト領域２０がｘ方向より速くｚ方向に確実に空乏化し、したがって電圧阻止モードにおける真性層に類似した挙動をする。６００Ｖデバイスの場合、ドリフト領域２０の長さ（ｘ方向の）は、約３０μｍである。ｎ、ｐ領域１１０、１１１のドーピングは、１０15／ｃｍ3と６×１０16／ｃｍ3との間である。ｎ、ｐ領域１１０、１１１は、一方の層（例えばｎ層）１１０を他方の層（例えばｐ層）１４に打ち込むことによって形成されることが好ましい。したがって打込み層１１０のドーピング濃度は、背景層１１１のドーピング濃度より濃くなり、そのため、電荷を平衡に維持するためには、打込み層１１０の幅は、背景層１１１の幅より薄いことが好ましい。図２８ｂは、図２８ａに示す実施例のＳＯＩ変形態様を略図で示したものである。この場合も、各実施例に対して、熱を抽出するための電気絶縁熱伝導層４５（図示せず）が蒸着されている。
図２９ａは、三次元単一ゲート膜ＬＤＭＯＳＦＥＴの実施例を略図で示したものである。このデバイスには、上で説明した三次元膜電力用ダイオードに対する概念が使用されており、電圧阻止モードにある間、ソース端子とドレイン端子との間の極めて高い電圧をサポートし、かつ、伝導モードでは、従来のＬＤＭＯＳＦＥＴおよび図２３ａに示すデバイスに類似している。図２９ｂは、図２８ａに示す実施例のＳＯＩ変形態様を略図で示したものである。この場合も、各実施例に対して、熱を抽出するための電気絶縁熱伝導層４５（図示せず）が蒸着されている。
図３０は、三次元二重ゲート膜ＬＤＭＯＳＦＥＴの実施例を略図で示したものである。この実施例にも、上で説明した三次元膜電力用ダイオードに対する概念が使用されており、ソース端子とドレイン端子との間の極めて高い電圧をサポートしている。伝導モードでは、デバイスは、ｎおよびｐストリップを介したユニポーラ並列伝導が生じるよう、ｎチャネル・ゲートおよびｐチャネル・ゲートの両ゲートを介して制御される。また、電子をｐドリフト層に注入し、かつ、正孔をｎドリフト層に注入することにより、バイポーラ伝導を引き起こすことができる。
次に図３１を参照すると、本発明による膜電力半導体デバイス１０の他の実施例は、半導体基板１１および薄層１３を有している。薄層１３は、少なくとも１つの半導体層１４を備え、かつ、頂部表面１５を有している。基板１１は、デバイスの主底部表面を形成する底部表面１２を有している。薄層１３の下側の基板１１の一部は製造中に除去され、薄層１３による、頂部表面１５および底部表面１７を備えた膜１６が形成されている。底部表面１７には、少なくとも１つのメイン端子層１０３が付着され、半導体層１４と接触している。好ましい実施形態では、前記端子層１０３は、単一裏面エッチングによる膜１６の形成後に、デバイス１０の裏面から蒸着された金属層の形態をしている。金属層１０３は、膜底部表面１７からデバイス１０の主底部表面１２へ拡張し、好ましくは外部ヒート・シンクと接触している。デバイスは、さらに、オン状態におけるメイン頂部端子１０４とメイン底部端子１０３との間の電流伝導が、頂部表面１５および膜底部表面１７に対して実質的に垂直すなわち直角になるように、好ましくは膜１６内の頂部表面１５に、半導体層１４に接触して加えられた少なくとも１つのメイン端子１０４を備えている。デバイスは、表面１５に配置された、メイン端子１０３と１０４との間の電流を制御するための制御端子１０５を有している。電力デバイス１０は、半導体層１４内の第１の薄層１３の内部に配置されたドリフト層２０を備えている。ドリフト層２０の少なくとも一部は、膜１６の内側に設けられている。
ドリフト層２０は、電力デバイス１０がオフで、メイン端子１０３および１０４の両端間の電圧を阻止している間、メイン端子１０３、１０３の両端間に印加される高電圧を支えている。この動作モードの間、ドリフト層２０は、可動キャリアが部分的に、あるいは完全に消滅した状態になり、デバイス１０の断面中の等電位線は、頂部表面１５および膜底部表面１７に平行になり、かつ、ドリフト層２０の頂部端とドリフト層２０の底部端との間を実質的に一様に分布する。
薄層１３の一部の下側の基板１１を除去することにより、オン状態抵抗と降伏性能との間のトレードオフがより良好になっている。膜１６のドリフト領域内の電位線が一様に分布するため、ドリフト領域２０の所与の厚さに対する理想的な降伏電圧をもたらしている。薄層１３の一部の下側の基板１１が除去されているため、基板寄生電気抵抗および熱抵抗がなく、チップ内に存在する他のデバイスおよび回路から容易に分離（図示せず）することができる。端子層１０３は、膜領域１１から外部ヒート・シンク（図示せず）への熱の放散が促進されるよう、高熱伝導性であることが好ましい。
図３２は、本発明による膜電力デバイス１０の実施例を略図で示したもので、ドライ裏面エッチングを使用して膜１６が製造されている。基板１１の残留部分の壁は、図３２に示すように垂直になっている。ドライ・エッチングによる膜の形成に続いて、膜底部表面１７に端子層１０３が加えられ、デバイス１０の複数のメイン端子のうちの１つが形成される。既に説明したように、ドライ・エッチングには、基板１１中の隙間が占める体積が基板１１の厚さに左右されないため、膜１６の面積を容易に制御することができる、という利点がある。
図３３は、図３１に示すデバイス１０の断面を示したものである。この実施例では、膜１６の外側にデバイス１０の成端領域１０６が配置され、膜１６の内側に活性領域１８が配置されている。成端領域１０６は電力デバイスに使用され、デバイスがメイン端子間の電圧を阻止している間、デバイス１０のエッジ部分の早期降伏を抑制している。成端領域１０６は、オン状態では活性的な役割を果たさないため、オン状態で動作している間は、成端領域１０６には実質的に電流伝導は生じない。オン状態抵抗および電力損失を最小化するためには、ドリフト層２０は可能な限り薄いことが望ましいが、デバイス・エッジにおけるより高い降伏を支え、実際の降伏を活性領域で発生させるためには、成端領域１０６は、より分厚いことが好ましい。この理由により、膜１６領域の内側に活性領域１８が配置され、一方では膜１６の外側の、膜１６より分厚い層の上に成端領域１０６が置かれることが好ましい。この実施例における成端領域１０６は、その真下に、デバイス１０がメイン端子の両端間の高電圧を阻止している間、空乏領域のより広範囲の体積での広がりを容易にする基板１１を持つことによって利益を得ている。成端領域１０６および基板１１のドーピングは、活性領域１８内に配置されているドリフト層２０のドーピングとは異なっている。好ましい実施形態では、基板１１は、ドリフト領域２０より軽くドープされている。成端領域１０６は、デバイス１０の活性領域１８を取り囲む、重くドープされた複数のフローティング・リング（自ら知られている）の形態にすることができる。フローティング・リングは、空乏領域を表面のより広い面積に拡大させ、リング対の各々の間の隙間が総電圧の何分の一かに耐えることにより、エッジの早期降伏の危険を小さくしている。フローティング成端として知られるこの成端は、フィールド・プレートおよびチャネル／空乏ストッパを備えている。別法としては、知られている接合成端拡張（ＪＴＥ）またはフィールド・プレート成端の形態の成端にすることもできる。
図３４は、本発明による膜垂直電力ＭＯＳＦＥＴの実施例を詳細に示したもので、活性領域１８が、膜１６の内側に配置されたｎ伝導形式のドリフト領域２０を備え、膜１６領域の外側に成端領域１０６が配置されている。この実施例では、成端領域１０６は、重くドープされた複数の同心ｐ型フローティング・リング１０７、および重くドープされた最終ｎ型空乏ストッパ・リング１０８でできている。電力ＭＯＳＦＥＴは、重くドープされたｎ型ソース１０９領域およびドレイン１２２領域、絶縁層１２１によって形成された絶縁ゲート、および制御端子として作用する多結晶シリコン／金属層１０５を有している。頂部表面１５にソース端子１０４が配置され、膜底部表面１７にドレイン端子１０３が付着されている。ソース端子１０４は、ソース領域１０９およびｐウェル１２０の両方に接触している。ドレイン端子１０３は、重くドープされたｎ型ドレイン領域１２２と接触している。オン状態におけるＭＯＳＦＥＴの動作は、制御端子１０５にゲート電圧が印加される際のｐウェル１２０表面の反転層の形成を利用している。このモードでは、ｐウェル１２０に形成される前記反転層を介して、ソース領域１０９からドリフト領域２０を通ってドレイン領域１２２へ電子が輸送される。オン状態抵抗を最小化するためには、ドリフト領域２０は、厚さが薄く、かつ、基板１１と比較して相対的により重くドープされていることが好ましい。オフ状態の間、メイン端子１０３、１０４の両端間に高電圧が印加されると、ドリフト領域２０は、可動キャリアが完全に消滅し、活性領域中の電圧の最大部分を支えている。ドリフト領域２０中の電位線は、頂部表面１５および膜底部表面１７に対して平行になり、かつ、ドリフト層２０の内部を理想的に一様に分布する。成端領域１０６内の空乏領域は、基板１１の内部に広がるためのルームをより多く有しており、それにより電位線の密集およびドリフト領域のエッジ部分の早期降伏を回避している。基板１１は、成端領域１０６およびドリフト領域２０の表面より軽くドープされている。成端領域１０６には実質的にオン状態電流伝導が存在しないため、分厚く、かつ、比較的軽くドープされた基板１１が、オン状態抵抗に悪影響を及ぼすことがないこと、および膜１６の下側に基板１１が存在する場合に生じることになる追加電力損失をもたらすことがないことに留意すべきである。分かり易くするために、図３４にはＭＯＳＦＥＴの内部構造のみが二次元で示されていることは理解されよう。
図３５は、膜１６の底部１７に端子１０３が配置された三次元膜電力デバイス１０の略斜視図を示したものである。三次元膜電力デバイスのドリフト領域は、ｚ方向の横方向接合が形成されるよう、ｘ、ｚ平面に配置された複数対のｎ領域１１０およびｐ領域１１１からなっている。領域１１０、１１１のｚ方向の厚さがｙ方向の厚さより薄い場合、メイン底部端子１０３および頂部表面１５に配置された頂部メイン端子（図示せず）の両端間に高電圧が印加されると、ドリフト領域２０は、ｙ方向より速くｚ方向に空乏化する。これにより、より高い降伏能力が保証され、電位線が確実に頂部表面１５および底部表面１７に対して平行になり、かつ、ドリフト領域の両端間を実質的に一様に分布する。
図３６ａ〜３６ｃは、本発明によるデバイス１０を製造する方法の実施例を略図で示したものである。この実施例では、薄層１３は半導体層１４を備えており、半導体層１４の下側に埋込絶縁酸化膜層５０が設けられ、埋込絶縁酸化膜層５０の下側に基板１１が設けられている。上で（例えば図９に関連して）説明した実施例の場合と同様、埋込絶縁層５０の下側の半導体基板１１は、図３６ａに示すように、裏面エッチングによって、エッチ・ストップとして作用している埋込絶縁層５０と共に部分的に除去され、膜１６を形成している。この実施例では、図３６ｂに示すように、半導体層１４の膜部分の下側の埋込絶縁層５０部分も続いて除去され、半導体層１４の露出した底部表面が膜１６の底部表面１７を提供している。膜１６の領域内の埋込絶縁層５０を除去することにより、デバイスの裏面に端子層１０３を蒸着させることができる。この実施例では、図に示すように、底部端子層１０３は、膜１６の底部表面１７全体に拡張し、側壁の内側に沿って、残留している基板１１の脚部分の底部表面の下側まで拡張している。
図３７〜４０は、低電圧／低電力デバイスおよび回路、および他の電力デバイスを備えた集積回路内の膜低部表面に端子が付着された膜電力デバイス１０の実施例を略図で示したものである。
図３７は、例えば、膜の底部に付着された４つのメイン端子１０３、および膜の頂部に配置された４つのメイン端子１０４を備えた、それぞれ独立した端子を特徴とする４つの膜電力デバイスを示している。独立した制御端子１０５を使用して、個々の電力デバイスの動作を制御することができる。膜１６に配置された複数の電力デバイスは、上に挙げた実施例で説明したように、分離層１９を介して互いに分離されている。
図３８ａは、底部表面に加えられたメイン端子１０３を備えた膜電力デバイス１０を１つ、および膜１６の外側に配置された複数の低電力ＣＭＯＳバイポーラ・デバイス４１を備えた電力集積回路４０の略断面を示したものである。別法としては、図３８ｂに示すように、ＣＭＯＳバイポーラ・デバイス４１を膜１６の内側に配置することができ、あるいは図３８ｃに示すように、元の同一基板１１上に形成された個別の膜１６上に配置することもできる。底部端子１０３は、低電力デバイスおよび回路の下側に拡張していないことが好ましい。図３８ｄに示す実施例は、膜１６の外側に分離層１９が配置されている点で、図３８ｃに示す実施例と異なっている。
図３９ａ〜３９ｄに略図で示す構造は、図３８ａ〜３８ｄに示す構造のＳＯＩに該当している。これらの実施例では、絶縁層５０は、膜１６を形成するためのエッチ・ストップとして使用されている。また、絶縁層５０は、薄層１３の内側に配置される個々のデバイスと基板１１を分離する役割を果たしている。
図４０ａ〜４０ｄは、複数の膜電力デバイスと独立したメイン底部端子１０３を、同一の電力集積回路４０内に統合するための可能な方法を略図で示したものである。図４０ａに示す実施例では、それぞれ底部メイン端子１０３ａ、１０３ｂを有する２つの電力デバイス１０ａおよび１０ｂが、同じ膜１６上に統合されている。図４０ｂに示す実施例では、絶縁層５０を使用して膜１６が形成され、電力集積回路４０内の個々のデバイスの分離を促進している。図４０ｃに示す実施例は、膜１６の外側に外部分離層１９が配置されている点で、図４０ｂに示す実施例と異なっている。図４０ｃに示す実施例では、第１の電力デバイス１０ａと第２の電力デバイス１０ｂを分離している内部分離層１９は、同じく図４０ｂの実施例で示すように、膜１６の内側に留まっている。図４０ｄに示す実施例では、それぞれ元の同一基板１１上に形成された異なる膜１６ａ、１６ｂ上に、それぞれ独立した底部端子１０３ａ、１０３ｂを有する膜電力デバイス１０ａ、１０ｂが配置されている。膜電力デバイスを互いに分離するために、１つの分離層１９を備えた別の膜１６ｃが元の基板１１上に形成され、隣接する膜電力デバイス１０ａと１０ｂの間に配置されている。
図４１ａ〜４１ｃは、垂直膜電力ＭＯＳＦＥＴの実施例を、より詳細に示したものである。図４１ａは、知られているＤＭＯＳ技術を使用した、本発明の実施形態による垂直膜電力ＭＯＳＦＥＴを示したものである。電力ＭＯＳＦＥＴは、重くドープされたｎ型ソース１０９領域およびドレイン１２２領域、絶縁層１２１によって形成された絶縁ゲート、および制御端子として作用する多結晶シリコン／金属層１０５を有している。頂部表面１５にソース端子１０４が配置され、膜底部表面１７にドレイン端子１０３が付着されている。ソース端子１０４は、ソース領域１０９およびｐウェル１２０の両方に接触している。ドレイン端子１０３は、重くドープされたｎ型ドレイン領域１２２と接触している。オン状態におけるＭＯＳＦＥＴの動作は、制御端子１０５にゲート電圧が印加される際のｐウェル１２０表面の反転層の形成を利用している。このモードでは、ｐウェル１２０に形成される前記反転層を介して、ソース領域１０９からドリフト領域２０を通ってドレイン領域１２２へ電子が輸送される。オフ状態の間、メイン端子１０３、１０４の両端間に高電圧が印加されると、ドリフト領域２０は、可動キャリアが完全に消滅し、活性領域中の電圧の最大部分を支えている。ドリフト領域２０中の電位線は、頂部表面１６および膜底部表面１７に対して平行になり、かつ、ドリフト層２０の内部を理想的に一様に分布する。重くドープされたｎ型ドレイン層１２２は、裏面エッチングの前に形成された、膜１６を形成する埋込層である。このように、ｎ型層１２２を間接手段として使用することにより、知られている電気化学技法を使用した裏面エッチングを停止させることができる。電気化学エッチングを容易にするために、基板１１は、前記ｎ型層１２２との接合を形成するべく、ｐ型にドープされている。
図４１ｂに示す実施例は、重くドープされたｎ型ドレイン層１２２が、膜１６形成後のマスクすなわちブランク裏面蒸着によって形成されている点で、図４１ａに示す実施例と異なっている。ドレイン端子１０３は、膜１６が形成された後、膜底部表面１７に加えられ、ｎ型ドレイン層１２２は、デバイスの裏面から膜１６中に導入されている。
図４１ｃは、トレンチ技法を使用した、本発明の実施形態による垂直膜電力ＭＯＳＦＥＴの実施例を示したものである。図４１ｃに示す構造は、絶縁ゲートが構造の頂部に形成されている点で、図４１ｂに示す構造と異なっている。図４１ｃに示す構造では、１２０中の反転層が垂直方向に形成され、頂部表面１５に対して実質的に直角をなしている。この構造には、チャネル密度が向上し、実装密度が高くなる利点がある。
図４２ａ〜４２ｃは、膜１６上に懸垂されたドリフト領域２０内のバイポーラ伝導を使用した垂直絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）膜電力デバイスの実施例を詳細に示したもので、概ね図４１ａ〜４１ｃに示す垂直膜電力ＭＯＳＦＥＴに対応している。ＩＧＢＴの主な相異は、アノード端子１０３と接触した、重くドープされたｐ型正孔インジェクタ・アノード層１２３が使用されていることである。電流のバイポーラ伝導は、ドリフト層２０の両端間のオン状態電圧降下を小さくするために、頂部表面１５に対して実質的に直角をなし、かつ、ドリフト層２０内における導電率変調によって特性化されている。ｎ型バッファ層１２２およびｐ型アノード層１２３は、図４２ａに示すように、膜１６の形成に先立って形成されるか、あるいは図４２ｂに示すように、膜１６の形成後に形成される。図４２ｃは、図４２ｂに示す膜ＩＧＢＴのトレンチ変形態様を示したものである。図４２ａでは、アノード層１２３は、膜１６を形成するためのエッチ・ストップとして直接的あるいは間接的に使用されている。
図４３ａおよび４３ｂは、トレンチ技術を使用した、個別の膜１６ａ、１６ｂ上に懸垂された２つの垂直電力ＭＯＳＦＥＴ１０ａ、１０ｂを備えた電力集積回路の実施例を示したものである。図４３ａに示す実施例では、デバイス１０ａ、１０ｂは、独立した端子を特徴とし、第３の膜１６ｃおよび分離層１９を使用して互いに分離されている。３つの膜１６ａ、１６ｂ、１６ｃは、同じステップで形成され、この実施例では、裏面ドライ・エッチングを使用することによって、既に説明したように、膜領域をより良好に制御し、極めて多数のデバイスを同一チップ内に統合するには有利な、基板１１の残留脚部分のための垂直壁が形成されている。図４３ｂに示す実施例は、図４３ａに示す実施例のＳＯＩ変形態様である。この実施例では、分離層１９は、膜１６ａおよび１６ｂの外側に配置され、埋込誘電体層５０と共に、２つの電力デバイス１０ａ、１０ｂの有効な相互分離を保証している。図４３ａおよび４３ｂの実施例では、同一チップ内に統合された２つの膜電力ＭＯＤＦＥＴが示されているが、他の任意の膜電力デバイスを同様の方法で使用し、図４３ａおよび４３ｂに示すように、互いに分離させることができる。
上に挙げた実施例では、主としてシリコンが参照されているが、本発明の電力膜デバイスは、例えば炭化ケイ素（ＳｉＣ）、ダイヤモンド、ＧａＡｓ、ＧａＮ、または他のＩＩＩ−Ｖ族の材料など、他の半導体上に構築することもできる。
ドリフト領域を、第１の薄層１３の一部として、ダイヤモンド、ＧａＡｓ、ＧａＮおよびＳｉＣなど広禁制帯材料で構築することができ、あるいはＧａＮとＡｌＧａｎとの化合物、または他の適切な材料のヘテロ接合で構築することができる。
絶縁層５０は、主として二酸化ケイ素を参照して説明されているが、ダイヤモンド、窒化物、または窒化物と酸化物との化合物などの他の絶縁材料または半絶縁材料を使用することもできる。
ヒート・シンク層４５は、ダイヤモンド、窒化アルミニウム、窒化ホウ素、または良好な電気絶縁特性および高熱伝導率を有する他の材料で構築することができる。
膜１６の厚さについては、既に上にいくつかの例が示されている。一般的には、横方向デバイスの場合、膜１６の厚さの範囲は、０．１μｍから１０μｍまたは２０μｍ程度であり、また、縦型デバイスの場合、膜１６の厚さの範囲は、６μｍまたは１０μｍから６０μｍまたは１００μｍもしくは１８０μｍ程度である。
以上、本発明の実施形態について、特に、図面に示した実施例を参照して説明したが、本発明の範囲内において、説明した実施例に変形形態および改変を加えることができることを理解されたい。
Claims (37)
- 層中に設けられたドリフト領域を備えた活性領域を有する電力半導体デバイスであって、前記層は、半導体基板上に設けられており、前記ドリフト領域の少なくとも一部の下側の前記半導体基板の少なくとも一部が除去されて、前記ドリフト領域の前記少なくとも一部が、前記層の、その下側の半導体基板が除去された部分によって形成される膜中に設けられており、前記膜の頂部表面が、前記膜に直接的または間接的に接続されて、ドリフト領域を亘って横方向に電圧を印加することができる高電圧端子を含む複数の電気端子を有しているところの電力半導体デバイスであって、前記膜に前記高電圧端子が設けられており、使用時に、ドリフト領域の前記少なくとも一部は、前記デバイスの電気端子の両端間に電圧が印加されると、完全に、または実質的に完全に可動電荷キャリアが消滅し、電位線は、前記膜の前記頂部表面および底部表面に対して実質的に直角をなしており、そして、前記電位線は、前記ドリフト領域の少なくとも一部を横方向に実質的に一様に広がっていることを特徴とする電力半導体デバイス。
- 前記ドリフト領域の一部のみが前記膜中に設けられた、請求項１に記載のデバイス。
- 前記ドリフト領域の全体が前記膜中に設けられた、請求項１または２に記載のデバイス。
- 前記ドリフト領域を取り囲む少なくとも１つの分離層を備えた、請求項１から３のいずれか１つに記載のデバイス。
- 前記少なくとも１つの分離層が、前記膜中に設けられて、前記膜の前記頂部表面から前記膜の前記底部表面へ拡張している、請求項４に記載のデバイス。
- 前記ドリフト領域を取り囲む、前記膜の外側に設けられた少なくとも１つの分離層を備えた、請求項１から５のいずれか１つに記載のデバイス。
- 前記少なくとも１つの分離層が、電気絶縁材によって提供される、請求項４から６のいずれか１つに記載のデバイス。
- 前記少なくとも１つの分離層が、重くドープされた半導体層によって提供され、前記半導体層は、使用に際してバイアスされて、逆バイアスされた接合、または、順方向バイアス・レベル未満にバイアスされた接合を提供する、請求項４から７のいずれか１つに記載のデバイス。
- 少なくとも１つの追加電力デバイスをさらに備え、前記追加電力デバイスは、少なくとも一部が前記膜上に設けられたドリフト領域を有している、請求項１から８のいずれか１つに記載のデバイス。
- 少なくとも１つの低電圧デバイスをさらに備えた、請求項１から９のいずれか１つに記載のデバイス。
- 前記少なくとも１つの低電圧デバイスが前記膜中に設けられた、請求項１０に記載のデバイス。
- 前記少なくとも１つの低電圧デバイスが前記膜の外側に設けられた、請求項１０に記載のデバイス。
- 前記少なくとも１つの低電圧デバイスが、他の膜中に設けられた、請求項１２に記載のデバイス。
- 少なくとも１つの分離層を備え、前記分離層は、隣接するデバイス間を電気分離する、請求項９から１３のいずれか１つに記載のデバイス。
- 前記分離層が他の膜上に配置される、請求項１４に記載のデバイス。
- 前記膜の前記底部表面に隣接した電気絶縁熱伝導層を備えた、請求項１ないし１５のいずれか１つに記載のデバイス。
- 前記膜が、電気絶縁層上に設けられた半導体層を備えた、請求項１ないし１６のいずれか１つに記載のデバイス。
- 前記膜の下側に設けられた、機械的に強化された電気絶縁層を備えた、請求項１ないし１７のいずれか１つに記載のデバイス。
- ドリフト層が不均一ドーピング・プロフィールを有する、請求項１から１８のいずれか１つに記載のデバイス。
- 前記デバイスの高電圧端子側の前記ドリフト領域のドーピング濃度が比較的高く、そして、前記デバイスの低電圧端子側の前記ドリフト領域のドーピング濃度が比較的低い、請求項１９に記載のデバイス。
- 前記ドリフト領域の前記ドーピング濃度が、前記ドリフト領域の一方の側から他方の側に向かって直線的に変化する、請求項１９または２０に記載のデバイス。
- 前記ドリフト領域が、交互に配列され、かつ、互いに接触している、伝導形式が交番する少なくとも２つの半導体層を備えた、請求項１ないし２１のいずれか１つに記載のデバイス。
- 前記ドリフト領域が、横方向に隣接する、伝導形式が交番する複数の半導体領域を備えた、請求項１から２１のいずれか１つに記載のデバイス。
- 前記ドリフト領域が、デバイスの平面の周囲に配列された、横方向に隣接する、伝導形式が交番する複数の半導体セルを備えた、請求項１から２１のいずれか１つに記載のデバイス。
- 前記ドリフト領域に隣接し、かつ、接触した成端領域を備えており、前記成端領域は、前記ドリフト領域のエッジ部分の早期降伏の影響を緩和するために設けられる、請求項１から２４のいずれか１つに記載のデバイス。
- 前記成端領域の少なくとも一部が前記膜の内側に配置された、請求項２５に記載のデバイス。
- 前記成端領域の少なくとも一部が前記膜の外側に配置された、請求項２５に記載のデバイス。
- 前記ドリフト領域が、前記成端領域の少なくとも一部より重くドープされた、請求項２５から２７のいずれか１つに記載のデバイス。
- 前記ドリフト領域が、前記半導体基板より重くドープされた、請求項２５から２８のいずれか１つに記載のデバイス。
- ドリフト領域を備えた活性領域を有する電力半導体デバイスを形成する方法であって、
ドリフト領域を備えた活性領域を有する電力半導体デバイスを、半導体基板上に設けられた層中に形成するステップと、
前記ドリフト領域の少なくとも一部の下側の半導体基板の少なくとも一部を除去して、前記ドリフト領域の前記少なくとも一部を、前記層の、その下側の半導体基板が除去された部分によって形成される膜中に設けるステップと、
電気端子を前記膜の頂部表面に直接的または間接的に接続するように設けて、前記ドリフト領域を亘って横方向に電圧を印加することを可能にするステップと、
前記膜に高電圧端子を設けるステップと
を含む方法。
- 前記半導体基板の前記少なくとも一部がウェット・エッチングによって除去される、請求項３０に記載の方法。
- 前記半導体基板の前記少なくとも一部がドライ・エッチングによって除去される、請求項３０に記載の方法。
- 前記半導体基板の前記少なくとも一部が、埋込絶縁層をエッチ・ストップとして使用して除去される、請求項３１または３２に記載の方法。
- 少なくとも１つの半導体層が、前記膜の形成に続いて、デバイスの裏面からの注入、拡散または蒸着によって導入される、請求項３０から３３のいずれか１つに記載の方法。
- 前記膜内の少なくとも１つの半導体層と接触する底部端子層が、前記膜の底部に加えられる、請求項３０から３４のいずれか１つに記載の方法。
- 前記膜の前記底部表面に隣接する電気絶縁熱伝導層を加えるステップを含む、請求項３０から３４のいずれか１つに記載の方法。
- 電気絶縁熱伝導層が蒸着プロセスによって加えられる、請求項３６に記載の方法。
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