JPH1050718A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1050718A JPH1050718A JP20806596A JP20806596A JPH1050718A JP H1050718 A JPH1050718 A JP H1050718A JP 20806596 A JP20806596 A JP 20806596A JP 20806596 A JP20806596 A JP 20806596A JP H1050718 A JPH1050718 A JP H1050718A
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- Japan
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- main surface
- main
- thickness
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Abstract
(57)【要約】
【課題】大口径半導体基板ウエハを用いた低コストの製
造プロセスと素子特性を両立させる。 【解決手段】半導体基板１上で、素子の導通領域となる
部分のみ局所的に凹溝を設け実質的に厚みを薄くする。
ウエハ周辺部やペレタイジング領域は所定の厚みを確保
してプロセス時のウエハの変形や割れ等の障害を防止す
る。
造プロセスと素子特性を両立させる。 【解決手段】半導体基板１上で、素子の導通領域となる
部分のみ局所的に凹溝を設け実質的に厚みを薄くする。
ウエハ周辺部やペレタイジング領域は所定の厚みを確保
してプロセス時のウエハの変形や割れ等の障害を防止す
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関する。
法に関する。
【０００２】
【従来の技術】半導体素子の量産化のために、使用する
半導体基板ウエハの大口径化が図られている。標準的な
規格（例えば、ＳＥＭＩ［Semiconductor Equipment an
d Materials International］スタンダード)によるウエ
ハ径と厚みの一例は次の通りである。
半導体基板ウエハの大口径化が図られている。標準的な
規格（例えば、ＳＥＭＩ［Semiconductor Equipment an
d Materials International］スタンダード)によるウエ
ハ径と厚みの一例は次の通りである。
【０００３】 ウエハ径：２インチ 厚み：２７９±２５μｍ ３インチ ３８１±２５μｍ １００mm ５２５±２０μｍ １２５mm ６２５±２０μｍ １５０mm ６７５±２０μｍ ２００mm ７２５±２０μｍ ３００mm ７７５±２５μｍ 半導体基板ウエハの大口径化に伴い厚みが増大してい
る。これは、ウエハプロセス中、洗浄，搬送等の、ハン
ドリング時の割れや、高温熱処理中の変形を防止するた
めである。
る。これは、ウエハプロセス中、洗浄，搬送等の、ハン
ドリング時の割れや、高温熱処理中の変形を防止するた
めである。
【０００４】
【発明が解決しようとする課題】中小容量および大容量
電力用素子では、電流は半導体基板の一主表面上に形成
した電極から相対する他の主表面上に形成した電極へ流
れる。即ち、電流は半導体基板の厚み方向に流すことに
なる。このため、半導体基板の厚みは素子特性に重要な
因子であり、素子特性上からも厚みの上限と下限が定め
られる。
電力用素子では、電流は半導体基板の一主表面上に形成
した電極から相対する他の主表面上に形成した電極へ流
れる。即ち、電流は半導体基板の厚み方向に流すことに
なる。このため、半導体基板の厚みは素子特性に重要な
因子であり、素子特性上からも厚みの上限と下限が定め
られる。
【０００５】特に中小容量電力用素子では、半導体基板
の厚みの増大は、順電圧降下や逆回復時間の増大を引き
起こすため、必要最小限に留めなければならない。
の厚みの増大は、順電圧降下や逆回復時間の増大を引き
起こすため、必要最小限に留めなければならない。
【０００６】これに対して、低抵抗率の半導体基板上に
所定の抵抗率のエピタキシャル成長層を形成する方法
や、２枚のシリコンウエハを張り合わせてから一方を所
定の厚みに研磨する方法が広く用いられているが、エピ
タキシャル成長や張り合わせ研磨の方法は高度の技術が
必要でありコストの上昇を引き起こす。
所定の抵抗率のエピタキシャル成長層を形成する方法
や、２枚のシリコンウエハを張り合わせてから一方を所
定の厚みに研磨する方法が広く用いられているが、エピ
タキシャル成長や張り合わせ研磨の方法は高度の技術が
必要でありコストの上昇を引き起こす。
【０００７】本発明の目的は、大口径で厚い半導体基板
ウエハを使用しても、特性を損なわず、かつプロセス工
程数の増加の少ない低コストの半導体装置の製造方法を
提供することにある。
ウエハを使用しても、特性を損なわず、かつプロセス工
程数の増加の少ない低コストの半導体装置の製造方法を
提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、所定の厚み
の大口径半導体基板ウエハに局所的に凹部を設けること
により、素子の導通領域の厚みを低減することにより達
成される。この時、半導体基板ウエハの周辺部やペレタ
イジング領域には凹部は形成しないで機械的強度を保持
できるようにすることが肝要である。
の大口径半導体基板ウエハに局所的に凹部を設けること
により、素子の導通領域の厚みを低減することにより達
成される。この時、半導体基板ウエハの周辺部やペレタ
イジング領域には凹部は形成しないで機械的強度を保持
できるようにすることが肝要である。
【０００９】
（実施例１）以下、本発明の実施例を図１により詳細に
説明する。（ａ）はシリコン半導体基板１を示す。品位
は、製法ＣＺ（チョコラルスキー法），結晶方位（１１
１）面，抵抗率３５〜５０Ωcm，直径１５０mm，厚み５
２５μｍである。
説明する。（ａ）はシリコン半導体基板１を示す。品位
は、製法ＣＺ（チョコラルスキー法），結晶方位（１１
１）面，抵抗率３５〜５０Ωcm，直径１５０mm，厚み５
２５μｍである。
【００１０】（ｂ）はシリコン半導体基板１の両主表面
からリンを拡散し、ｎ+ 層２，３を形成した状態を示
す。リン拡散は、オキシ３塩化リンを拡散ソースとし、
1100℃，５.５ 時間拡散させた。ｎ+ 層２，３の最大濃
度は５×１０20atoms／cm3以上、拡散深さは９μｍであ
る。
からリンを拡散し、ｎ+ 層２，３を形成した状態を示
す。リン拡散は、オキシ３塩化リンを拡散ソースとし、
1100℃，５.５ 時間拡散させた。ｎ+ 層２，３の最大濃
度は５×１０20atoms／cm3以上、拡散深さは９μｍであ
る。
【００１１】（ｃ）は一主表面のリン拡散層ｎ+ 層２を
研削除去した状態を示す。２軸平面研削機により、砥粒
径＃６００，＃１５００で順次研削し、４５μｍ除去
し、シリコン半導体基板１の厚みは４８０μｍとなる。
研削除去した状態を示す。２軸平面研削機により、砥粒
径＃６００，＃１５００で順次研削し、４５μｍ除去
し、シリコン半導体基板１の厚みは４８０μｍとなる。
【００１２】（ｄ）はシリコン半導体基板１のｎ+ 層２
を研磨除去した主表面に凹部溝４を形成した状態を示
す。図２は凹部溝の形成の平面図、図３は図２のＡ−
Ａ′線の断面図である。シリコン半導体基板１に、所定
の孔２１を穿った鋼鉄製マスク２０をセットし、上から
サンドブラスト３０することにより凹部４を形成でき
る。＃４０００の砥粒を噴射量２０ｇ／cm2 ，噴射ガス
圧２.５ｋｇ／cm2で５分間噴射することにより深さ２６
５±１０μｍの凹部４の溝を加工できた。凹部４の深さ
はサンドブラスト３０の砥粒の径や噴射量，ガス圧を一
定とし加工時間で精度よく調節できる。凹部溝の加工は
通常半導体プロセスで広く使用されているホトリソグラ
フィとエッチング技術によっても可能であるが、溝が深
くてかつエッチング面積が大きい場合はマスクの耐性の
確保に注意が必要である。ここでのもう一つの注意点
は、凹部溝がシリコン半導体基板１の周囲に掛からない
ようにすることである。シリコン半導体基板１の周囲に
凹部溝が掛かった状態６では、そこから基板にチッピン
グや割れが発生しやすいためである。また凹部溝は必要
最小限の留め、ペレタイジングの連なった領域は半導体
基板ウエハ厚みの確保しておく。
を研磨除去した主表面に凹部溝４を形成した状態を示
す。図２は凹部溝の形成の平面図、図３は図２のＡ−
Ａ′線の断面図である。シリコン半導体基板１に、所定
の孔２１を穿った鋼鉄製マスク２０をセットし、上から
サンドブラスト３０することにより凹部４を形成でき
る。＃４０００の砥粒を噴射量２０ｇ／cm2 ，噴射ガス
圧２.５ｋｇ／cm2で５分間噴射することにより深さ２６
５±１０μｍの凹部４の溝を加工できた。凹部４の深さ
はサンドブラスト３０の砥粒の径や噴射量，ガス圧を一
定とし加工時間で精度よく調節できる。凹部溝の加工は
通常半導体プロセスで広く使用されているホトリソグラ
フィとエッチング技術によっても可能であるが、溝が深
くてかつエッチング面積が大きい場合はマスクの耐性の
確保に注意が必要である。ここでのもう一つの注意点
は、凹部溝がシリコン半導体基板１の周囲に掛からない
ようにすることである。シリコン半導体基板１の周囲に
凹部溝が掛かった状態６では、そこから基板にチッピン
グや割れが発生しやすいためである。また凹部溝は必要
最小限の留め、ペレタイジングの連なった領域は半導体
基板ウエハ厚みの確保しておく。
【００１３】（ｅ）は基板にボロンを拡散して、ｐ+ 層
５を形成した状態を示す。ボロンの拡散は、両主表面か
らボロンナイトライドを拡散ソースとした１０００℃，
2.5時間のデポジションと、１２５０℃，１５時間のド
ライブイン拡散よりなる。
５を形成した状態を示す。ボロンの拡散は、両主表面か
らボロンナイトライドを拡散ソースとした１０００℃，
2.5時間のデポジションと、１２５０℃，１５時間のド
ライブイン拡散よりなる。
【００１４】ｐ+ 層５の最大濃度は１×１０19atoms／c
m3以上、拡散深さは４０μｍである。この時、ｎ+ 層３
は最大濃度は１×１０20atoms／cm3以上、拡散深さは４
５μｍとなり、初期の抵抗率のｎ層の厚みは１３０μｍ
となる。
m3以上、拡散深さは４０μｍである。この時、ｎ+ 層３
は最大濃度は１×１０20atoms／cm3以上、拡散深さは４
５μｍとなり、初期の抵抗率のｎ層の厚みは１３０μｍ
となる。
【００１５】高温長時間の拡散でもシリコン半導体基板
１の変形は認められない。
１の変形は認められない。
【００１６】その後、両主表面にニッケルをめっきしシ
ンタして電極を形成してから、ダイアモンドホイールで
ペレタイジングした。
ンタして電極を形成してから、ダイアモンドホイールで
ペレタイジングした。
【００１７】半導体素子の電流導通領域の厚みは２１５
μｍとなっている。この厚みのシリコン半導体基板を用
いて通常の量産プロセスを実施するには、ウエハ割れや
変形の歩留まりを考慮するとシリコン半導体基板の直径
は５０mm（２インチ）〜６０mmが限度である。
μｍとなっている。この厚みのシリコン半導体基板を用
いて通常の量産プロセスを実施するには、ウエハ割れや
変形の歩留まりを考慮するとシリコン半導体基板の直径
は５０mm（２インチ）〜６０mmが限度である。
【００１８】更に、上記の素子構造では、ペレタイジン
グした素子端面の縁面距離を長くすることができ、高耐
圧化，高信頼化も合わせて達成できる。
グした素子端面の縁面距離を長くすることができ、高耐
圧化，高信頼化も合わせて達成できる。
【００１９】（実施例２）図４は本発明の第２の実施例
によるダイオードの断面図である。アノード側をリード
フレームや電極ディスクをマウントするため平坦面とし
た構造である。製造プロセスは次の通りであり、個々の
プロセス条件は実施例１とほぼ同様である。
によるダイオードの断面図である。アノード側をリード
フレームや電極ディスクをマウントするため平坦面とし
た構造である。製造プロセスは次の通りであり、個々の
プロセス条件は実施例１とほぼ同様である。
【００２０】（ａ）シリコン半導体基板 （ｂ）凹溝形成 （ｃ）リン拡散（両主表面） （ｄ）片面（平坦面）ｎ+ 拡散層除去 （ｅ）ボロン拡散（両主表面から） （ｆ）電極，ペレタイジング ペレタイジングは円形の鋼鉄製マスク２２を用いたサン
ドブラスト３０による。これにより、アノード面の平坦
化が得られるのみでなく、ペレット端面はアノード面が
広い正ベベル型となり、８００Ｖの高耐圧が得られる。
ドブラスト３０による。これにより、アノード面の平坦
化が得られるのみでなく、ペレット端面はアノード面が
広い正ベベル型となり、８００Ｖの高耐圧が得られる。
【００２１】（実施例３）図５は本発明の第３の実施例
による両面メサ型ガラスパッシベーションサイリスタの
断面図である。製造プロセスは次の通りであり、個々の
プロセス条件は実施例１とほぼ同様である。
による両面メサ型ガラスパッシベーションサイリスタの
断面図である。製造プロセスは次の通りであり、個々の
プロセス条件は実施例１とほぼ同様である。
【００２２】（ａ）シリコン半導体基板３０を準備す
る。
る。
【００２３】（ｂ）アノード面に凹溝３１を形成する。
ペレタイジング領域３２は格子状に残しシリコン半導体
基板３０のウエハの機械的強度を確保する。
ペレタイジング領域３２は格子状に残しシリコン半導体
基板３０のウエハの機械的強度を確保する。
【００２４】（ｃ）両主表面からボロンを拡散し、ｐ型
エミッタ層ｐE，ｐ型ベース層ｐBを形成する。
エミッタ層ｐE，ｐ型ベース層ｐBを形成する。
【００２５】（ｄ）カソード面のシリコン酸化膜をホト
リソグラフィとエッチングにより加工し拡散マスクを形
成する。
リソグラフィとエッチングにより加工し拡散マスクを形
成する。
【００２６】（ｅ）リンの選択拡散によるｎ型エミッタ
層ｎE を形成する。
層ｎE を形成する。
【００２７】（ｆ）両主表面シリコン酸化膜（図面では
省略）をホトリソグラフィとエッチングし、それに引き
続いてシリコン半導体基板１のエッチングによりパッシ
ベーション用モート３３を形成する。
省略）をホトリソグラフィとエッチングし、それに引き
続いてシリコン半導体基板１のエッチングによりパッシ
ベーション用モート３３を形成する。
【００２８】（ｇ）モート３３の内部へパッシベーショ
ン用ガラス粉ペーストを充填し、ガラス３４を焼成す
る。
ン用ガラス粉ペーストを充填し、ガラス３４を焼成す
る。
【００２９】（ｈ）電極コンタクト用両主表面シリコン
酸化膜をホトリソグラフィとエッチングにより窓開けす
る。
酸化膜をホトリソグラフィとエッチングにより窓開けす
る。
【００３０】（ｉ）電極金属膜を蒸着し、リフトオフに
よりパターニングして、カソード電極Ｋ，ゲート電極Ｇ
およびアノード電極Ａを形成する。
よりパターニングして、カソード電極Ｋ，ゲート電極Ｇ
およびアノード電極Ａを形成する。
【００３１】（ｊ）図面上の一点鎖線に沿ってペレタイ
ジングする。
ジングする。
【００３２】本構造では、アノード面に形成した凹溝３
１の底部には高精度パターニングは必要とせず、プロセ
スの困難性はない。アノード電極Ａをリードフレームや
電極ディスクをマウントするためには、リードフレーム
の接触凸起部や電極ディスクのサイズ（径）を概略アノ
ード電極Ａのパターンと同一とし、厚みを凹溝３１の深
さ以上とすることにより実施できる。
１の底部には高精度パターニングは必要とせず、プロセ
スの困難性はない。アノード電極Ａをリードフレームや
電極ディスクをマウントするためには、リードフレーム
の接触凸起部や電極ディスクのサイズ（径）を概略アノ
ード電極Ａのパターンと同一とし、厚みを凹溝３１の深
さ以上とすることにより実施できる。
【００３３】
【発明の効果】本発明によれば、使用する半導体基板ウ
エハの大口径化を図ることができ、半導体素子特に中小
容量電力用素子の量産化と低損失化と合わせて、更に高
耐圧化の効果も得られる。
エハの大口径化を図ることができ、半導体素子特に中小
容量電力用素子の量産化と低損失化と合わせて、更に高
耐圧化の効果も得られる。
【図１】本発明の一実施例による工程の断面図。
【図２】本発明の一実施例の平面図。
【図３】図２のＡ−Ａ′線の断面図。
【図４】本発明の第２の実施例の断面図。
【図５】本発明の第３の実施例の断面図。
１，３０…半導体基板、２，３…ｎ+ 層、４，３１…凹
部、５…ｐ+ 層。
部、５…ｐ+ 層。
Claims (1)
- 【請求項１】半導体基板の相対する二つの主表面間に少
なくとも一つのｐｎ接合を有し、主電流を上記半導体基
板の一つの上記主表面上の電極から上記ｐｎ接合を通し
て相対する他の上記主表面上の上記電極に向かって流す
半導体装置の製造方法において、少なくとも一つの主表
面に凹部を設けることにより主電流の導通領域の上記半
導体基板の厚みを実質的に低減させたことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20806596A JPH1050718A (ja) | 1996-08-07 | 1996-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20806596A JPH1050718A (ja) | 1996-08-07 | 1996-08-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050718A true JPH1050718A (ja) | 1998-02-20 |
Family
ID=16550069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20806596A Pending JPH1050718A (ja) | 1996-08-07 | 1996-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050718A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026307A (ja) * | 2000-07-05 | 2002-01-25 | Sansha Electric Mfg Co Ltd | 電力用半導体素子の製造方法 |
| JP2003303966A (ja) * | 2002-04-11 | 2003-10-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2004510329A (ja) * | 2000-09-21 | 2004-04-02 | ケンブリッジ セミコンダクター リミテッド | 半導体デバイスおよび半導体デバイスを形成する方法 |
| JP2007250599A (ja) * | 2006-03-14 | 2007-09-27 | Disco Abrasive Syst Ltd | デバイスパッケージの製造方法 |
-
1996
- 1996-08-07 JP JP20806596A patent/JPH1050718A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026307A (ja) * | 2000-07-05 | 2002-01-25 | Sansha Electric Mfg Co Ltd | 電力用半導体素子の製造方法 |
| JP2004510329A (ja) * | 2000-09-21 | 2004-04-02 | ケンブリッジ セミコンダクター リミテッド | 半導体デバイスおよび半導体デバイスを形成する方法 |
| JP2003303966A (ja) * | 2002-04-11 | 2003-10-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007250599A (ja) * | 2006-03-14 | 2007-09-27 | Disco Abrasive Syst Ltd | デバイスパッケージの製造方法 |
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