JPH1050718A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH1050718A
JPH1050718A JP20806596A JP20806596A JPH1050718A JP H1050718 A JPH1050718 A JP H1050718A JP 20806596 A JP20806596 A JP 20806596A JP 20806596 A JP20806596 A JP 20806596A JP H1050718 A JPH1050718 A JP H1050718A
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JP
Japan
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semiconductor substrate
main surface
main
thickness
layer
Prior art date
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Application number
JP20806596A
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English (en)
Inventor
Yasuhiro Mochizuki
康弘 望月
Susumu Murakami
進 村上
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】 【課題】大口径半導体基板ウエハを用いた低コストの製
造プロセスと素子特性を両立させる。 【解決手段】半導体基板1上で、素子の導通領域となる
部分のみ局所的に凹溝を設け実質的に厚みを薄くする。
ウエハ周辺部やペレタイジング領域は所定の厚みを確保
してプロセス時のウエハの変形や割れ等の障害を防止す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関する。
【0002】
【従来の技術】半導体素子の量産化のために、使用する
半導体基板ウエハの大口径化が図られている。標準的な
規格(例えば、SEMI[Semiconductor Equipment an
d Materials International]スタンダード)によるウエ
ハ径と厚みの一例は次の通りである。
【0003】 ウエハ径:2インチ 厚み:279±25μm 3インチ 381±25μm 100mm 525±20μm 125mm 625±20μm 150mm 675±20μm 200mm 725±20μm 300mm 775±25μm 半導体基板ウエハの大口径化に伴い厚みが増大してい
る。これは、ウエハプロセス中、洗浄,搬送等の、ハン
ドリング時の割れや、高温熱処理中の変形を防止するた
めである。
【0004】
【発明が解決しようとする課題】中小容量および大容量
電力用素子では、電流は半導体基板の一主表面上に形成
した電極から相対する他の主表面上に形成した電極へ流
れる。即ち、電流は半導体基板の厚み方向に流すことに
なる。このため、半導体基板の厚みは素子特性に重要な
因子であり、素子特性上からも厚みの上限と下限が定め
られる。
【0005】特に中小容量電力用素子では、半導体基板
の厚みの増大は、順電圧降下や逆回復時間の増大を引き
起こすため、必要最小限に留めなければならない。
【0006】これに対して、低抵抗率の半導体基板上に
所定の抵抗率のエピタキシャル成長層を形成する方法
や、2枚のシリコンウエハを張り合わせてから一方を所
定の厚みに研磨する方法が広く用いられているが、エピ
タキシャル成長や張り合わせ研磨の方法は高度の技術が
必要でありコストの上昇を引き起こす。
【0007】本発明の目的は、大口径で厚い半導体基板
ウエハを使用しても、特性を損なわず、かつプロセス工
程数の増加の少ない低コストの半導体装置の製造方法を
提供することにある。
【0008】
【課題を解決するための手段】上記目的は、所定の厚み
の大口径半導体基板ウエハに局所的に凹部を設けること
により、素子の導通領域の厚みを低減することにより達
成される。この時、半導体基板ウエハの周辺部やペレタ
イジング領域には凹部は形成しないで機械的強度を保持
できるようにすることが肝要である。
【0009】
【発明の実施の形態】
(実施例1)以下、本発明の実施例を図1により詳細に
説明する。(a)はシリコン半導体基板1を示す。品位
は、製法CZ(チョコラルスキー法),結晶方位(11
1)面,抵抗率35〜50Ωcm,直径150mm,厚み5
25μmである。
【0010】(b)はシリコン半導体基板1の両主表面
からリンを拡散し、n+ 層2,3を形成した状態を示
す。リン拡散は、オキシ3塩化リンを拡散ソースとし、
1100℃,5.5 時間拡散させた。n+ 層2,3の最大濃
度は5×1020atoms/cm3以上、拡散深さは9μmであ
る。
【0011】(c)は一主表面のリン拡散層n+ 層2を
研削除去した状態を示す。2軸平面研削機により、砥粒
径#600,#1500で順次研削し、45μm除去
し、シリコン半導体基板1の厚みは480μmとなる。
【0012】(d)はシリコン半導体基板1のn+ 層2
を研磨除去した主表面に凹部溝4を形成した状態を示
す。図2は凹部溝の形成の平面図、図3は図2のA−
A′線の断面図である。シリコン半導体基板1に、所定
の孔21を穿った鋼鉄製マスク20をセットし、上から
サンドブラスト30することにより凹部4を形成でき
る。#4000の砥粒を噴射量20g/cm2 ,噴射ガス
圧2.5kg/cm2で5分間噴射することにより深さ26
5±10μmの凹部4の溝を加工できた。凹部4の深さ
はサンドブラスト30の砥粒の径や噴射量,ガス圧を一
定とし加工時間で精度よく調節できる。凹部溝の加工は
通常半導体プロセスで広く使用されているホトリソグラ
フィとエッチング技術によっても可能であるが、溝が深
くてかつエッチング面積が大きい場合はマスクの耐性の
確保に注意が必要である。ここでのもう一つの注意点
は、凹部溝がシリコン半導体基板1の周囲に掛からない
ようにすることである。シリコン半導体基板1の周囲に
凹部溝が掛かった状態6では、そこから基板にチッピン
グや割れが発生しやすいためである。また凹部溝は必要
最小限の留め、ペレタイジングの連なった領域は半導体
基板ウエハ厚みの確保しておく。
【0013】(e)は基板にボロンを拡散して、p+
5を形成した状態を示す。ボロンの拡散は、両主表面か
らボロンナイトライドを拡散ソースとした1000℃,
2.5時間のデポジションと、1250℃,15時間のド
ライブイン拡散よりなる。
【0014】p+ 層5の最大濃度は1×1019atoms/c
m3以上、拡散深さは40μmである。この時、n+ 層3
は最大濃度は1×1020atoms/cm3以上、拡散深さは4
5μmとなり、初期の抵抗率のn層の厚みは130μm
となる。
【0015】高温長時間の拡散でもシリコン半導体基板
1の変形は認められない。
【0016】その後、両主表面にニッケルをめっきしシ
ンタして電極を形成してから、ダイアモンドホイールで
ペレタイジングした。
【0017】半導体素子の電流導通領域の厚みは215
μmとなっている。この厚みのシリコン半導体基板を用
いて通常の量産プロセスを実施するには、ウエハ割れや
変形の歩留まりを考慮するとシリコン半導体基板の直径
は50mm(2インチ)〜60mmが限度である。
【0018】更に、上記の素子構造では、ペレタイジン
グした素子端面の縁面距離を長くすることができ、高耐
圧化,高信頼化も合わせて達成できる。
【0019】(実施例2)図4は本発明の第2の実施例
によるダイオードの断面図である。アノード側をリード
フレームや電極ディスクをマウントするため平坦面とし
た構造である。製造プロセスは次の通りであり、個々の
プロセス条件は実施例1とほぼ同様である。
【0020】(a)シリコン半導体基板 (b)凹溝形成 (c)リン拡散(両主表面) (d)片面(平坦面)n+ 拡散層除去 (e)ボロン拡散(両主表面から) (f)電極,ペレタイジング ペレタイジングは円形の鋼鉄製マスク22を用いたサン
ドブラスト30による。これにより、アノード面の平坦
化が得られるのみでなく、ペレット端面はアノード面が
広い正ベベル型となり、800Vの高耐圧が得られる。
【0021】(実施例3)図5は本発明の第3の実施例
による両面メサ型ガラスパッシベーションサイリスタの
断面図である。製造プロセスは次の通りであり、個々の
プロセス条件は実施例1とほぼ同様である。
【0022】(a)シリコン半導体基板30を準備す
る。
【0023】(b)アノード面に凹溝31を形成する。
ペレタイジング領域32は格子状に残しシリコン半導体
基板30のウエハの機械的強度を確保する。
【0024】(c)両主表面からボロンを拡散し、p型
エミッタ層pE,p型ベース層pBを形成する。
【0025】(d)カソード面のシリコン酸化膜をホト
リソグラフィとエッチングにより加工し拡散マスクを形
成する。
【0026】(e)リンの選択拡散によるn型エミッタ
層nE を形成する。
【0027】(f)両主表面シリコン酸化膜(図面では
省略)をホトリソグラフィとエッチングし、それに引き
続いてシリコン半導体基板1のエッチングによりパッシ
ベーション用モート33を形成する。
【0028】(g)モート33の内部へパッシベーショ
ン用ガラス粉ペーストを充填し、ガラス34を焼成す
る。
【0029】(h)電極コンタクト用両主表面シリコン
酸化膜をホトリソグラフィとエッチングにより窓開けす
る。
【0030】(i)電極金属膜を蒸着し、リフトオフに
よりパターニングして、カソード電極K,ゲート電極G
およびアノード電極Aを形成する。
【0031】(j)図面上の一点鎖線に沿ってペレタイ
ジングする。
【0032】本構造では、アノード面に形成した凹溝3
1の底部には高精度パターニングは必要とせず、プロセ
スの困難性はない。アノード電極Aをリードフレームや
電極ディスクをマウントするためには、リードフレーム
の接触凸起部や電極ディスクのサイズ(径)を概略アノ
ード電極Aのパターンと同一とし、厚みを凹溝31の深
さ以上とすることにより実施できる。
【0033】
【発明の効果】本発明によれば、使用する半導体基板ウ
エハの大口径化を図ることができ、半導体素子特に中小
容量電力用素子の量産化と低損失化と合わせて、更に高
耐圧化の効果も得られる。
【図面の簡単な説明】
【図1】本発明の一実施例による工程の断面図。
【図2】本発明の一実施例の平面図。
【図3】図2のA−A′線の断面図。
【図4】本発明の第2の実施例の断面図。
【図5】本発明の第3の実施例の断面図。
【符号の説明】
1,30…半導体基板、2,3…n+ 層、4,31…凹
部、5…p+ 層。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体基板の相対する二つの主表面間に少
    なくとも一つのpn接合を有し、主電流を上記半導体基
    板の一つの上記主表面上の電極から上記pn接合を通し
    て相対する他の上記主表面上の上記電極に向かって流す
    半導体装置の製造方法において、少なくとも一つの主表
    面に凹部を設けることにより主電流の導通領域の上記半
    導体基板の厚みを実質的に低減させたことを特徴とする
    半導体装置の製造方法。
JP20806596A 1996-08-07 1996-08-07 半導体装置の製造方法 Pending JPH1050718A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026307A (ja) * 2000-07-05 2002-01-25 Sansha Electric Mfg Co Ltd 電力用半導体素子の製造方法
JP2003303966A (ja) * 2002-04-11 2003-10-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004510329A (ja) * 2000-09-21 2004-04-02 ケンブリッジ セミコンダクター リミテッド 半導体デバイスおよび半導体デバイスを形成する方法
JP2007250599A (ja) * 2006-03-14 2007-09-27 Disco Abrasive Syst Ltd デバイスパッケージの製造方法

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