JP2760505B2 - Ｐｉｎダイオードの製造方法 - Google Patents
Ｐｉｎダイオードの製造方法Info
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- JP2760505B2 JP2760505B2 JP63091972A JP9197288A JP2760505B2 JP 2760505 B2 JP2760505 B2 JP 2760505B2 JP 63091972 A JP63091972 A JP 63091972A JP 9197288 A JP9197288 A JP 9197288A JP 2760505 B2 JP2760505 B2 JP 2760505B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は順方向電流IFが大きくなるにつれて順方向直
列抵抗rSが非常に小さくなるPINダイオードとその製造
方法に関する。
列抵抗rSが非常に小さくなるPINダイオードとその製造
方法に関する。
（ロ）従来の技術 PINダイオードは電子スイッチの基本回路動作を行う
半導体素子で、TVやFMチューナ等の電子チューナに利用
される電子同調システムや、VTRの高周波信号切替えス
イッチとして用いられ、スイッチ以外にもバンド切替え
やAGC回路等に幅広く応用されている（特開昭58−22337
5号公報、H01L 29/91）。
半導体素子で、TVやFMチューナ等の電子チューナに利用
される電子同調システムや、VTRの高周波信号切替えス
イッチとして用いられ、スイッチ以外にもバンド切替え
やAGC回路等に幅広く応用されている（特開昭58−22337
5号公報、H01L 29/91）。
従来のPINダイオードは、例えば第５図に示すように
製造していた。即ち、まず第５図Ａに示すように、比抵
抗が2000Ω・cm程度のＩ（Intrinsic）型層となるＮ型
半導体基板（１）の両面にＮ型不純物（リン等）を極め
て深く拡散し、続いて第５図Ｂに示すように素子を形成
すべき表面を鏡面研磨してＩ型層を露出する。N+型半導
体層（２）の拡散深さは100乃至150μであり、研磨後の
Ｉ型層の厚みは必要耐圧で異るが100μ程度である。次
に第５図Ｃに示すように、酸化膜パターン（３）を利用
してＩ型層表面にチャンネルストッパ（４）を形成し、
続いて第５図Ｄに示すように、チャンネルストッパ
（４）で囲まれたＩ型層表面に再度酸化膜パターン
（３）を利用して選択的にP+型半導体層（５）を形成す
る。しかる後、第５図Ｅに示すように、電極（６）
（７）（８）を形成することによりPINダイオードが得
られる。
製造していた。即ち、まず第５図Ａに示すように、比抵
抗が2000Ω・cm程度のＩ（Intrinsic）型層となるＮ型
半導体基板（１）の両面にＮ型不純物（リン等）を極め
て深く拡散し、続いて第５図Ｂに示すように素子を形成
すべき表面を鏡面研磨してＩ型層を露出する。N+型半導
体層（２）の拡散深さは100乃至150μであり、研磨後の
Ｉ型層の厚みは必要耐圧で異るが100μ程度である。次
に第５図Ｃに示すように、酸化膜パターン（３）を利用
してＩ型層表面にチャンネルストッパ（４）を形成し、
続いて第５図Ｄに示すように、チャンネルストッパ
（４）で囲まれたＩ型層表面に再度酸化膜パターン
（３）を利用して選択的にP+型半導体層（５）を形成す
る。しかる後、第５図Ｅに示すように、電極（６）
（７）（８）を形成することによりPINダイオードが得
られる。
（ハ）発明が解決しようとする課題 しかしながら、上述した従来の製造方法では、N+型半
導体層（２）の形成に熱拡散を用いる為、第４図に示す
ように、N+型半導体層（２）が濃度勾配を持ち、Ｉ型層
との境界付近では不純物濃度がかなり低下してPINダイ
オードの順方向直列抵抗（rS）の増大を招く欠点があっ
た。
導体層（２）の形成に熱拡散を用いる為、第４図に示す
ように、N+型半導体層（２）が濃度勾配を持ち、Ｉ型層
との境界付近では不純物濃度がかなり低下してPINダイ
オードの順方向直列抵抗（rS）の増大を招く欠点があっ
た。
また、N+型半導体層（２）は歩留り向上の為十分深い
厚みが要求されるので、拡散時間が100時間以上と極め
て長く、更にはＩ型層を露出する為の研磨工程にも長い
時間を要する欠点があった。
厚みが要求されるので、拡散時間が100時間以上と極め
て長く、更にはＩ型層を露出する為の研磨工程にも長い
時間を要する欠点があった。
（ニ）課題を解決するための手段 本発明は斯上した欠点に鑑み成されたもので、N+型半
導体層（12）の形成にエピタキシャル成長法を使用し、
N+型半導体層（12）の厚み方向の不純物濃度分布が一定
となるようにすることで直列抵抗（rS）の小さい、且つ
製造の容易なPINダイオードを提供するものである。
導体層（12）の形成にエピタキシャル成長法を使用し、
N+型半導体層（12）の厚み方向の不純物濃度分布が一定
となるようにすることで直列抵抗（rS）の小さい、且つ
製造の容易なPINダイオードを提供するものである。
（ホ）作用 本発明によれば、N+型半導体層（12）はＩ型層との境
界付近においても高い不純物濃度を有するので、N+型半
導体層（12）の抵抗成分を減じることができる。また、
基板（11）の片側にのみ選択的に形成できるので、基板
（11）の研磨量を減少できる。
界付近においても高い不純物濃度を有するので、N+型半
導体層（12）の抵抗成分を減じることができる。また、
基板（11）の片側にのみ選択的に形成できるので、基板
（11）の研磨量を減少できる。
（ヘ）実施例 以下、本発明の一実施例を図面を参照しながら詳細に
説明する。
説明する。
第１図は本発明のPINダイオードの断面構造を示し、
（11）は比抵抗が2000Ω・cm程度のＩ型層となるＮ型半
導体シリコン基板、（12）は基板（11）の裏面にエピタ
キシャル成長法によって形成したN+型半導体層、（13）
は基板（11）表面にリング状に形成したN+型のチャンネ
ルストッパ、（14）はチャンネルストッパ（13）で囲ま
れた基板（11）表面に選択的に形成したP+型半導体層、
（15）は酸化膜、（16）はアノード電極、（17）はカソ
ード電極、（18）はフィールドプレートである。
（11）は比抵抗が2000Ω・cm程度のＩ型層となるＮ型半
導体シリコン基板、（12）は基板（11）の裏面にエピタ
キシャル成長法によって形成したN+型半導体層、（13）
は基板（11）表面にリング状に形成したN+型のチャンネ
ルストッパ、（14）はチャンネルストッパ（13）で囲ま
れた基板（11）表面に選択的に形成したP+型半導体層、
（15）は酸化膜、（16）はアノード電極、（17）はカソ
ード電極、（18）はフィールドプレートである。
本願はN+型半導体層（12）の形成にエピタキシャル成
長法を使用した点に特徴を有する。エピタキシャル成長
法は設定した不純物濃度の半導体層を積層するので、第
３図に示す如く、N+型半導体層（12）はＩ型層との境界
面からその露出面まで厚み方向全てに不純物濃度を均一
に且つ高濃度でしかも短時間で厚く形成できる。その
為、N+型半導体層（12）の層抵抗を減じることができ、
結果、PINダイオードの順方向直列抵抗rSを大幅に低減
せしめることができる。
長法を使用した点に特徴を有する。エピタキシャル成長
法は設定した不純物濃度の半導体層を積層するので、第
３図に示す如く、N+型半導体層（12）はＩ型層との境界
面からその露出面まで厚み方向全てに不純物濃度を均一
に且つ高濃度でしかも短時間で厚く形成できる。その
為、N+型半導体層（12）の層抵抗を減じることができ、
結果、PINダイオードの順方向直列抵抗rSを大幅に低減
せしめることができる。
上述した本願のPINダイオードは第２図に示すように
製造される。即ち、まず第２図Ａに示すように、例えば
コロイダルシリカを使用したポリッシングによって片面
を鏡面加工した面方位（111）、比抵抗2000Ω・cm、厚
さ200乃至300μｍのＮ型単結晶シリコン半導体基板（1
1）を用意し、エピタキシャル成長法によって前記鏡面
加工面に比抵抗が0.001乃至0.1Ω・cm、厚さ100乃至150
μｍのN+型半導体層（12）を形成する。
製造される。即ち、まず第２図Ａに示すように、例えば
コロイダルシリカを使用したポリッシングによって片面
を鏡面加工した面方位（111）、比抵抗2000Ω・cm、厚
さ200乃至300μｍのＮ型単結晶シリコン半導体基板（1
1）を用意し、エピタキシャル成長法によって前記鏡面
加工面に比抵抗が0.001乃至0.1Ω・cm、厚さ100乃至150
μｍのN+型半導体層（12）を形成する。
エピタキシャル成長に際しては、例えばSiH4＋H2→Si
＋2H2なる反応式による熱分解法やSiCl4＋H2→Si＋4HCl
なる反応式による水素還元法等の化学的方法（CVD法）
を使用し、前記H2ガスにフォスフィン（PH3）を0.1乃至
0.5％混合したものを0.4乃至2.0/min供給し続けるこ
とで高濃度半導体層を形成する。ドナー不純物には他に
もヒ素（AS）等がある。また、N+型半導体層（12）は前
記H2（PH3）ガスの流量を一定とすることで厚み方向の
不純物濃度を一定に形成する。前記エピタキシャル成長
法は結晶がＮ型半導体基板（11）表面の結晶面に従って
単結晶で成長するので、N+型半導体層（12）の表面はＮ
型半導体基板（11）の鏡面加工面と略同等の表面を形成
する。尚、ドナー不純物を高濃度にしたことでエピタキ
シャル成長結晶が多結晶になってもかまわない。その場
合は以下のP+型半導体層（14）形成の熱処理等でこれを
アニールして単結晶に近ずける。
＋2H2なる反応式による熱分解法やSiCl4＋H2→Si＋4HCl
なる反応式による水素還元法等の化学的方法（CVD法）
を使用し、前記H2ガスにフォスフィン（PH3）を0.1乃至
0.5％混合したものを0.4乃至2.0/min供給し続けるこ
とで高濃度半導体層を形成する。ドナー不純物には他に
もヒ素（AS）等がある。また、N+型半導体層（12）は前
記H2（PH3）ガスの流量を一定とすることで厚み方向の
不純物濃度を一定に形成する。前記エピタキシャル成長
法は結晶がＮ型半導体基板（11）表面の結晶面に従って
単結晶で成長するので、N+型半導体層（12）の表面はＮ
型半導体基板（11）の鏡面加工面と略同等の表面を形成
する。尚、ドナー不純物を高濃度にしたことでエピタキ
シャル成長結晶が多結晶になってもかまわない。その場
合は以下のP+型半導体層（14）形成の熱処理等でこれを
アニールして単結晶に近ずける。
この様にエピタキシャル成長法を用いれば、例えば厚
さ100μｍのN+型半導体層（12）を形成するのに従来の
方法では約80時間の拡散時間を要するのに対し、本願手
法では約100分の成長時間で同じ厚さの半導体層を形成
することができる。
さ100μｍのN+型半導体層（12）を形成するのに従来の
方法では約80時間の拡散時間を要するのに対し、本願手
法では約100分の成長時間で同じ厚さの半導体層を形成
することができる。
次に第２図Ｂに示すように、Ｎ型半導体基板（11）の
N+型半導体層（12）を形成した面とは反対の面を研削し
て全体の厚みを200乃至300μｍにまで減じ、且つ表面を
鏡面研磨して拡散領域形成が可能な面とする。一般に製
造工程内において半導体ウェハーの取扱いが可能な厚さ
は約150μｍが限界であると言われているが、本願はN+
型半導体層（12）の分だけ厚みを増してからＮ型半導体
基板（11）を削るので、ウェハーの取扱いに支障をきた
さない。また、従来手法ではN+型半導体層（12）を深く
形成すると当然基板（11）の反対面を削る量が増すが、
本願では基板（11）の一主面にのみ選択的にN+型半導体
層（12）を形成できるので、削る量とＩ型層となる基板
（11）の厚みを最適化設計でき、無駄を省ける。
N+型半導体層（12）を形成した面とは反対の面を研削し
て全体の厚みを200乃至300μｍにまで減じ、且つ表面を
鏡面研磨して拡散領域形成が可能な面とする。一般に製
造工程内において半導体ウェハーの取扱いが可能な厚さ
は約150μｍが限界であると言われているが、本願はN+
型半導体層（12）の分だけ厚みを増してからＮ型半導体
基板（11）を削るので、ウェハーの取扱いに支障をきた
さない。また、従来手法ではN+型半導体層（12）を深く
形成すると当然基板（11）の反対面を削る量が増すが、
本願では基板（11）の一主面にのみ選択的にN+型半導体
層（12）を形成できるので、削る量とＩ型層となる基板
（11）の厚みを最適化設計でき、無駄を省ける。
次に第２図Ｃに示すように、基板（11）表面を熱酸化
して酸化膜（SiO2）を形成し、この熱酸化膜をフォトエ
ッチングして酸化膜パターン（19）を得ると共に、酸化
膜パターン（19）をマスクとしてリン（Ｐ）又はヒ素
（AS）を選択拡散することによりN+型のチャンネルスト
ッパ（13）を形成する。
して酸化膜（SiO2）を形成し、この熱酸化膜をフォトエ
ッチングして酸化膜パターン（19）を得ると共に、酸化
膜パターン（19）をマスクとしてリン（Ｐ）又はヒ素
（AS）を選択拡散することによりN+型のチャンネルスト
ッパ（13）を形成する。
次に第２図Ｄに示すように、再度酸化膜をパターニン
グしてチャンネルストッパ（13）で囲まれた基板（11）
上に開孔部を有する酸化膜パターン（19）を形成し、こ
れをマスクとしてボロン（Ｂ）をデポジット又はイオン
注入し、基板（11）全体を加熱処理して前記ボロン
（Ｂ）を拡散することによりP+型半導体層（14）を形成
する。これでPIN接合が形成される。
グしてチャンネルストッパ（13）で囲まれた基板（11）
上に開孔部を有する酸化膜パターン（19）を形成し、こ
れをマスクとしてボロン（Ｂ）をデポジット又はイオン
注入し、基板（11）全体を加熱処理して前記ボロン
（Ｂ）を拡散することによりP+型半導体層（14）を形成
する。これでPIN接合が形成される。
次に第２図Ｅに示すように、チャンネルストッパ（1
3）表面とＰ型半導体層（14）表面にコンタクトホール
を開孔し、全面に蒸着又はスパッタ法によりアルミニウ
ム（Al）膜を堆積し、このアルミニウム膜をパターニン
グすることでP+型半導体層（14）表面のアノード電極
（16）とチャンネルストッパ（13）表面のフィールドプ
レート（18）を形成する。
3）表面とＰ型半導体層（14）表面にコンタクトホール
を開孔し、全面に蒸着又はスパッタ法によりアルミニウ
ム（Al）膜を堆積し、このアルミニウム膜をパターニン
グすることでP+型半導体層（14）表面のアノード電極
（16）とチャンネルストッパ（13）表面のフィールドプ
レート（18）を形成する。
上記電極の配設が終了し、SiO2膜やSiN膜のパッシベ
ーション膜を形成した後、カソード用の裏張電極（17）
形成へ移行する。裏張電極（17）の形成に際しては、先
ずP+型半導体層（14）の拡散工程によって反対側のN+型
半導体層（12）表面にも不要な不純物が侵入しているの
で、電極形成前にこれらの不純物が侵入した層を除去し
てN+型半導体層（12）を露出しなければならない。ま
た、除去した後の表面は後工程での信頼性を増す為に平
滑な面であることが必要である。その為、裏張電極（1
7）形成に先立ちラッピング、鏡面ポリッシング等の技
術を利用してN+型半導体層（12）表面を研磨し、その後
蒸着又はスパッタ法によってAu,Cr−Au,NiCr−Au等の裏
張電極（17）を形成する。
ーション膜を形成した後、カソード用の裏張電極（17）
形成へ移行する。裏張電極（17）の形成に際しては、先
ずP+型半導体層（14）の拡散工程によって反対側のN+型
半導体層（12）表面にも不要な不純物が侵入しているの
で、電極形成前にこれらの不純物が侵入した層を除去し
てN+型半導体層（12）を露出しなければならない。ま
た、除去した後の表面は後工程での信頼性を増す為に平
滑な面であることが必要である。その為、裏張電極（1
7）形成に先立ちラッピング、鏡面ポリッシング等の技
術を利用してN+型半導体層（12）表面を研磨し、その後
蒸着又はスパッタ法によってAu,Cr−Au,NiCr−Au等の裏
張電極（17）を形成する。
ところで、前述した如く鏡面加工した面に単結晶を積
層するとその表面も鏡面状態となる。その為、N+型半導
体層（12）表面は改めて鏡面加工しなくても組立可能な
状態にある。また、P+型半導体層（14）形成にイオン注
入法を用いれば、ウェハー裏面への不純物の廻り込みが
少ないので研磨量を５μｍ程度と少くできる。従って本
願の他の実施例として、鏡面加工したＮ型半導体基板
（11）にN+半導体層（12）を単結晶でエピタキシャル成
長し、P+型半導体層（14）をイオン注入法で形成してお
けば、裏面研磨を例えばHNO3＋HF＋CH3COOH水溶液によ
る化学的エッチングだけで済ませることが可能となる。
化学的エッチングはポリッシング等の物理的研磨とは異
り機械的応力が加わらないので、裏面研磨に伴うウェハ
ーの破損が極めて少い。その為、機械的強度の制約が無
いので、Ｉ型層の厚みに対する設計自由度が増し、より
直列抵抗rSの小さい装置を容易に製造できる。
層するとその表面も鏡面状態となる。その為、N+型半導
体層（12）表面は改めて鏡面加工しなくても組立可能な
状態にある。また、P+型半導体層（14）形成にイオン注
入法を用いれば、ウェハー裏面への不純物の廻り込みが
少ないので研磨量を５μｍ程度と少くできる。従って本
願の他の実施例として、鏡面加工したＮ型半導体基板
（11）にN+半導体層（12）を単結晶でエピタキシャル成
長し、P+型半導体層（14）をイオン注入法で形成してお
けば、裏面研磨を例えばHNO3＋HF＋CH3COOH水溶液によ
る化学的エッチングだけで済ませることが可能となる。
化学的エッチングはポリッシング等の物理的研磨とは異
り機械的応力が加わらないので、裏面研磨に伴うウェハ
ーの破損が極めて少い。その為、機械的強度の制約が無
いので、Ｉ型層の厚みに対する設計自由度が増し、より
直列抵抗rSの小さい装置を容易に製造できる。
こうして形成した本願のPINダイオードは、N+型半導
体層（12）の不純物濃度プロファイルを第３図に示す如
く一定にすることができるので、第６図に示す通り、本
願のPINダイオードは従来のものより順方向直列抵抗rS
を大幅に減じることができ、その効果は特に高電流域に
おいて大きい。
体層（12）の不純物濃度プロファイルを第３図に示す如
く一定にすることができるので、第６図に示す通り、本
願のPINダイオードは従来のものより順方向直列抵抗rS
を大幅に減じることができ、その効果は特に高電流域に
おいて大きい。
（ト）発明の効果 以上説明した如く、本発明によれば、N+型半導体層
（12）の不純物濃度プロファイルを高濃度に且つ一定に
できるので、順方向直列抵抗rSの小さい、特性良好なPI
Nダイオードを提供できる利点を有する。また、N+型半
導体層（12）を形成してから全体厚を減じるので、製造
工程中取扱いが容易であり、ウェハーの破損等を防止で
きると共に、Ｉ型層の厚みを最適化設計できる利点を有
する。さらに、裏面研磨に化学的エッチングを使用する
ことにより、一層ウェハーの破損等の事故を防止し、歩
留りを向上できると共に、Ｉ型層の厚みを更に最適化す
ることで一層優れた特性のPINダイオードを提供できる
利点をも有する。
（12）の不純物濃度プロファイルを高濃度に且つ一定に
できるので、順方向直列抵抗rSの小さい、特性良好なPI
Nダイオードを提供できる利点を有する。また、N+型半
導体層（12）を形成してから全体厚を減じるので、製造
工程中取扱いが容易であり、ウェハーの破損等を防止で
きると共に、Ｉ型層の厚みを最適化設計できる利点を有
する。さらに、裏面研磨に化学的エッチングを使用する
ことにより、一層ウェハーの破損等の事故を防止し、歩
留りを向上できると共に、Ｉ型層の厚みを更に最適化す
ることで一層優れた特性のPINダイオードを提供できる
利点をも有する。
第１図は本発明を説明する為の断面図、第２図はＡ乃至
第２図Ｅは本発明の製造方法を説明する為の断面図、第
３図及び第４図は夫々本発明と従来のPINダイオードの
不純物濃度プロファイルを説明する為の特性図、第５図
Ａ乃至第５図Ｅは従来例を説明する為の断面図、第６図
は夫々本発明と従来のPINダイオードの特性を説明する
為の特性図である。 （11）はＩ型層となるＮ型半導体基板、（12）はN+型半
導体層、（14）はP+型半導体層である。
第２図Ｅは本発明の製造方法を説明する為の断面図、第
３図及び第４図は夫々本発明と従来のPINダイオードの
不純物濃度プロファイルを説明する為の特性図、第５図
Ａ乃至第５図Ｅは従来例を説明する為の断面図、第６図
は夫々本発明と従来のPINダイオードの特性を説明する
為の特性図である。 （11）はＩ型層となるＮ型半導体基板、（12）はN+型半
導体層、（14）はP+型半導体層である。
Claims (2)
- 【請求項１】高比抵抗の単結晶半導体基板の一方の面
に、エピタキシャル成長法によりその不純物濃度が厚み
方向で一定となるような膜厚100〜150μの一導電型の高
濃度層を形成する工程と、 前記単結晶半導体基板の前記一導電型の高濃度層を形成
した面とは反対の面を研磨して、全体の厚みを200〜300
μに減少させる工程と、 前記単結晶半導体基板の反対面に、不純物を選択拡散し
て逆導電型の半導体層を形成する工程と、 前記逆導電型の半導体層の表面と前記一導電型の高濃度
層の表面の夫々に電極を配設する工程とを具備すること
を特徴とするPINダイオードの製造方法。 - 【請求項２】高比抵抗の単結晶半導体基板の一方の面を
鏡面加工し、該鏡面加工面に、エピタキシャル成長法に
よりその不純物濃度が厚み方向で一定となるような一導
電型の高濃度層を形成する工程と、 前記単結晶半導体基板の前記一導電型の高濃度層を形成
した面とは反対の面を研磨して、全体の厚みを減少させ
る工程と、 前記単結晶半導体基板の反対面に、イオン注入により不
純物を選択拡散して逆導電型の半導体層を形成する工程
と、 前記逆導電型の半導体層の表面に電極を配設する工程
と、 前記一導電型高濃度層の表面を化学エッチングする工程
と、 前記一導電型高濃度層の化学エッチングした面に裏張り
電極を形成する工程とを具備することを特徴とするPIN
ダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091972A JP2760505B2 (ja) | 1988-04-14 | 1988-04-14 | Ｐｉｎダイオードの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091972A JP2760505B2 (ja) | 1988-04-14 | 1988-04-14 | Ｐｉｎダイオードの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01262671A JPH01262671A (ja) | 1989-10-19 |
| JP2760505B2 true JP2760505B2 (ja) | 1998-06-04 |
Family
ID=14041444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091972A Expired - Lifetime JP2760505B2 (ja) | 1988-04-14 | 1988-04-14 | Ｐｉｎダイオードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760505B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350109A (ja) * | 1993-06-10 | 1994-12-22 | Nec Corp | Ｐｉｎ構造半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS52102685A (en) * | 1976-02-24 | 1977-08-29 | Thomson Csf | Pin diode |
| JPS5792872A (en) * | 1980-12-01 | 1982-06-09 | Mitsubishi Electric Corp | Diode |
| JPS57128983A (en) * | 1981-02-02 | 1982-08-10 | Nec Corp | Pin diode |
-
1988
- 1988-04-14 JP JP63091972A patent/JP2760505B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01262671A (ja) | 1989-10-19 |
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