JPH07142502A - 接着型半導体基板と誘電体分離型バイポーラトランジスタの製造方法 - Google Patents

接着型半導体基板と誘電体分離型バイポーラトランジスタの製造方法

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JPH07142502A
JPH07142502A JP5284780A JP28478093A JPH07142502A JP H07142502 A JPH07142502 A JP H07142502A JP 5284780 A JP5284780 A JP 5284780A JP 28478093 A JP28478093 A JP 28478093A JP H07142502 A JPH07142502 A JP H07142502A
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Abstract

(57)【要約】 【目的】接着型半導体基板の素子形成層の膜厚のばらつ
きを抑制する。 【構成】Ｓｉ基板１１上にＳｉＧｅ混晶層１２、Ｎ型不
純物を含むＳｉ層１３、高濃度のＮ型不純物を含むＳｉ
Ｇｅ混晶層１４、高濃度のＮ型不純物を含むＳｉ層１５
の順番でエピタキシャル成長された第１の基板１０を形
成する工程と、Ｓｉ基板２１からなる第２の基板２０を
形成する工程と、第１の基板の表面および第２の基板の
表面の少なくとも一方にＳｉ酸化膜２２を形成する工程
と、この後、２枚の基板をお互いの表面同士を接触させ
て高温熱処理を行うことにより接着させる工程と、この
後、第１の基板の裏面側をＳｉＧｅ混晶層１２が露出す
るまで選択的にエッチングする工程と、この後、第１の
基板のＳｉＧｅ混晶層１２をＮ型不純物を含むＳｉ層１
３が露出するまで選択的にエッチングする工程とを具備
することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、接着型半導体基板およ
び誘電体分離型バイポーラトランジスタの製造方法に係
り、特に基板接着技術を用いて接着型半導体基板を製造
する方法および接着型半導体基板上に完全誘電体分離型
高速バイポーラトランジスタを形成する方法に関する。
【０００２】
【従来の技術】近年、Ｓｉバイポーラトランジスタの高
速化を達成する手段として、素子間およびコレクタ／基
板間の接合容量を低減するためにＳＯＩ（Silicon On I
nsulator）構造を用いた完全誘電体分離型のバイポーラ
素子が提案されている。
【０００３】従来、ＳＯＩ構造を実現する方法の一つと
して、２枚のウェーハのうちの片側、もしくは両方の表
面にＳｉ酸化膜を形成し、表面同士を接触させて高温熱
処理することによりウェーハを接着し、その後片面をエ
ッチング研磨することにより接着型半導体基板を得る方
法が提案されている。
【０００４】しかし、この方法は、接着後のウェーハの
片面を研磨する際にＳＯＩ膜厚がばらつくという問題が
ある。このばらつきにより、完成状態でのコレクタ層の
深さのばらつきが発生し、コレクタ抵抗の制御が困難に
なる。バイポーラトランジスタの高速化を考えた場合、
コレクタ抵抗の低減化は重要であり、これを達成するた
めに薄いエピタキシャル成長層を用いることが有利であ
るが、前記コレクタ抵抗のばらつきは高速素子を均一性
よく形成する際に致命的な欠点となる。
【０００５】
【発明が解決しようとする課題】上記したように従来提
案されている接着型半導体基板上に完全誘電体分離型の
バイポーラトランジスタを形成する方法は、ＳＯＩ膜厚
のばらつきにより、コレクタ層の深さのばらつきが発生
し、コレクタ抵抗の制御が困難になり、高速素子を均一
性よく形成することが困難であるという問題があった。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、接着型半導体基板の素子形成層の膜厚のばら
つきを抑制し得る接着型半導体基板の製造方法を提供す
ることを目的とする。
【０００７】また、本発明の他の目的は、上記製造方法
により製造された接着型半導体基板を用いて、再現性よ
く完全誘電体分離型高速バイポーラ構造を実現し得る誘
電体分離型バイポーラトランジスタの製造方法を提供す
ることである。
【０００８】
【課題を解決するための手段】本発明の接着型半導体基
板の製造方法は、Ｓｉ基板上にＳｉＧｅ混晶層、Ｎ型不
純物を含むＳｉ層、高濃度のＮ型不純物を含むＳｉＧｅ
混晶層、高濃度のＮ型不純物を含むＳｉ層の順番でエピ
タキシャル成長された第１の基板を形成する工程と、Ｓ
ｉ基板からなる第２の基板を形成する工程と、上記第１
の基板の表面および第２の基板の表面の少なくとも一方
にＳｉ酸化膜を形成する工程と、上記少なくとも一方に
Ｓｉ酸化膜が形成された２枚の基板をお互いの表面同士
を接触させて高温熱処理を行うことにより接着させる工
程と、この後、前記第１の基板の裏面側を前記ＳｉＧｅ
混晶層が露出するまで選択的にエッチングする工程と、
この後、前記第１の基板のＳｉＧｅ混晶層を前記Ｎ型不
純物を含むＳｉ層が露出するまで選択的にエッチングす
る工程とを具備することを特徴とする。
【０００９】また、本発明の誘電体分離型バイポーラト
ランジスタの製造方法は、上記製造方法により製造され
た接着型半導体基板上により露出したＮ型不純物を含む
Ｓｉ層のうちでバイポーラトランジスタのベース／エミ
ッタおよびコレクタとなる領域に第１の絶縁膜を形成す
る工程と、この第１の絶縁膜をマスクとして前記Ｎ型不
純物を含むＳｉ層を前記高濃度のＮ型不純物を含むＳｉ
Ｇｅ混晶層をエッチングストッパーとして選択的にエッ
チングする工程と、素子分離領域以外の領域に第２の絶
縁膜を形成する工程と、この第２の絶縁膜をマスクとし
て前記Ｎ型不純物を含むＳｉ層、前記高濃度のＮ型不純
物を含むＳｉＧｅ混晶層、高濃度のＮ型不純物を含むＳ
ｉ層をエッチングする工程と、前記第１、第２の絶縁膜
を剥離した後、第３の絶縁膜を全面に厚く堆積させ、前
記ベース／エミッタおよびコレクタとなる領域が露出す
るまで均一にエッチングする工程とを具備することを特
徴とする。
【００１０】
【作用】本発明の接着型半導体基板の製造方法では、予
めＳｉＧｅ混晶層、コレクタ層（Ｎ- Ｓｉ／Ｎ+ ＳｉＧ
ｅ／Ｎ+ Ｓｉ層) をエピ成長させた第１のＳｉ基板と第
２のＳｉ基板のうち、どちらか一方、もしくは両方の基
板の表面にＳｉＯ2 層を形成し、お互いの基板の表面同
士を接触させ、高温熱処理することにより２枚の基板を
接着させ、第１の基板の裏面側から片面をエッチングす
る際にＳｉＧｅ層をエッチングストッパーとして用い
る。
【００１１】これにより、均一な厚さの素子形成層を有
する接着型半導体基板を実現することが可能になる。ま
た、本発明の誘電体分離型高速バイポーラトランジスタ
の製造方法では、上記製造方法により製造された接着型
半導体基板上にバイポーラトランジスタを形成する際、
Ｎ- Ｓｉ／Ｎ+ ＳｉＧｅ／Ｎ+ Ｓｉ層、Ｎ- 層の部分に
それぞれ対応して深いトレンチ、浅いトレンチとして選
択的に溝を掘り絶縁膜を埋め込むことにより二重トレン
チ構造の素子分離領域を形成している。
【００１２】このように、均一な厚さの素子形成層を有
する接着型半導体基板を用いることにより、コレクタ／
基板間容量、コレクタ／ベース間容量を低減すると同時
にコレクタ抵抗ばらつきも低減できる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）乃至（ｅ）は、本発明の接着型
半導体基板の製造方法の第１実施例に係る製造工程を示
している。
【００１４】まず、図１（ａ）に示すように、Ｓｉ基板
１１上にＳｉＧｅ混晶層１２、Ｎ-Ｓｉ層１３、Ｎ+ Ｓ
ｉＧｅ混晶層１４、Ｎ+ Ｓｉ層１５の順番でエピタキシ
ャル成長させた第１の基板１０を形成する。上記各層１
２〜１５の膜厚は、各対応して１００ｎｍ、８００ｎ
ｍ、１００ｎｍ、１０００ｎｍ程度が適当である。
【００１５】なお、上記ＳｉＧｅ混晶層１２の形成に際
して、後述するようなＳｉに対するエッチング選択比お
よび良質なエピ成長層を得るための臨界膜厚を考慮して
ＳｉＧｅ混晶層１２中のＧｅ組成比を決定する必要があ
る。
【００１６】Ｇｅ組成比については、Ｇｅ濃度が高いほ
どＳｉに対するエッチング選択比が大きくなるが、一方
では、図３に示すようにＧｅ濃度が高いほどエピ成長の
際の臨界膜厚（ミスフィット転位フリーで成長できる最
大膜厚）も減少していく傾向にある。なお、図３は、Ｇ
ｅ濃度とＳｉ1-x Ｇｅx エピ成長層の臨界膜厚との関係
について発表されている測定データの一例を示した特性
図である。
【００１７】上記したような特性から分かるように、単
純にＧｅ組成比を大きくするのではなく、例えば本実施
例のようにＳｉＧｅ混晶層１２の膜厚を１００ｎｍとし
ている場合に良質なエピ成長層を得るためにはＧｅ組成
比を約２０％以下にしておく必要がある。
【００１８】一方、図１（ｂ）に示すように、Ｓｉ基板
２１上に約１〜１．５μｍのＳｉＯ2 層２２を形成した
第２の基板２０を用意する。上記ＳｉＯ2 層２１は、熱
酸化膜でもＣＶＤ（化学気相成長）法による酸化膜でも
構わない。高温熱処理を避けたい場合は、ＣＶＤ法によ
る酸化膜を用いた方法が有利である。
【００１９】次に、図１（ｃ）に示すように、前記第１
の基板１０の表面と第２の基板２０の表面を接触させ
て、１０００℃、Ｎ2 、３０分程度の高温熱処理を行な
うことにより２枚の基板１０、２０を接着させ、接着ウ
ェーハ２３を形成する。
【００２０】その後、図１（ｄ）に示すように、第１の
基板１０の裏面側から接着ウェーハ２３を研磨してい
く。この時、研磨ばらつきが発生し易い機械的研磨は第
１の基板１０に形成したＳｉＧｅ混晶層１２が露出しな
い程度まで行い、その後は選択エッチングを行う。
【００２１】この選択エッチングは、Ｓｉ／ＳｉＧｅの
エッチング速度が異なるエッチング液を用いて、Ｓｉ基
板１１／ＳｉＧｅ混晶層１２の界面付近でエッチングが
止まるようにする。この時、ＳｉＧｅ混晶層１２に対し
てＳｉ基板１１を選択的にエッチングするためのエッチ
ング液としては、ＫＯＨ、Ｋ2 Ｃｒ2 Ｏ7 、プロパノー
ル（Propanol）の混合溶液が適当であり、選択比として
は１７〜２０程度が得られる（参考文献；Appl. Phys.
Lett. 、56、373 - 375 （1990））。
【００２２】さらに、表面に露出したＳｉＧｅ混晶層１
２をその下層のＮ- Ｓｉ層１３に対して選択的にエッチ
ングを行うことにより、図１（ｅ）に示すように、ＳＯ
Ｉ構造の接着型半導体基板２４が得られる。
【００２３】この時、使用するエッチング液としては、
ＨＦ、Ｈ2 Ｏ2 、ＣＨ3 ＣＯＯＨの混合溶液が適当であ
る（参考文献；J. Electrochem. Soc.、138 、202-204
（1991））。また、Ｎ- Ｓｉ層１３に対するＳｉＧｅ混
晶層１２のエッチング速度の選択比は、Ｇｅ組成比にも
依存するが、Ｇｅ組成比が２０％程度の場合で約２０程
度以上が得られる。また、この時のエッチング方法とし
ては、ウェットエッチング以外にもドライエッチングを
用いて選択エッチングを行うことも可能である。
【００２４】この段階で得られたＳＯＩ構造の素子形成
層の膜厚均一性は、エピ成長時の状態がほぼそのまま維
持されるため、エピ成長時に枚葉式装置を用いるなどし
て均一性の良いエピ成長を行いさえすれば、素子形成層
の膜厚均一性が非常に良いＳＯＩ構造の接着型半導体基
板２４が得られる。
【００２５】なお、上記実施例では、接着ウェーハ２３
を形成する際、第１の基板１０と表面にＳｉＯ2 層２２
が形成された第２の基板２０とを接着したが、これに限
らず、第１の基板１０の表面にＳｉＯ2 層を形成してお
き、表面にＳｉＯ2 層が形成されていない第２の基板の
表面と接触させて接着することによっても可能である。
また、第１の基板１０の表面にＳｉＯ2 層を形成してお
き、表面にＳｉＯ2 層２２が形成された第２の基板２０
とＳｉＯ2 面同士を接触させることによっても可能であ
る。但し、この場合、接着後のウェーハの反りが大きく
なる。
【００２６】図２（ａ）乃至（ｄ）は、本発明の誘電体
分離型バイポーラトランジスタの製造方法に係る製造工
程の一例を示している。前記したような製造方法により
製造された図１（ｅ）に示すような接着型半導体基板２
４上にバイポーラトランジスタを形成する際、まず、図
２（ａ）に示すように、後でエミッタ／ベースおよびコ
レクタとなる素子活性領域１３ａ、１３ｂ上に第１の絶
縁膜パターン３１を形成し、この絶縁膜パターン３１を
マスクとしてＮ- Ｓｉ層１３をＮ+ ＳｉＧｅ混晶層１４
が露出するまでエッチングすることにより、浅いトレン
チ３２を形成する。
【００２７】上記絶縁膜パターン３１の材料としては、
ＳｉＯ2 、ＳｉＮ等が適当であり、その成膜方法として
は、ＣＶＤ法が望ましい。また、上記Ｎ- Ｓｉ層１３の
エッチング方法としては、パターン変換差を考えた場
合、ＲＩＥ（反応性イオンエッチング）法を用いること
が適当である。
【００２８】その後、図２（ｂ）に示すように、素子分
離領域以外の部分に第２の絶縁膜パターン３３を形成
し、この絶縁膜パターン３３をマスクとして前記Ｎ+ Ｓ
ｉＧｅ混晶層１４、Ｎ+ Ｓｉ層１５を完全にエッチング
除去することにより、深いトレンチ３４を形成する。こ
こでも、異方性エッチングを行う必要があるため、ＲＩ
Ｅ法を用いることが望ましい。
【００２９】さらに、前記第２の絶縁膜パターン３３お
よび第１の絶縁膜パターン３１を剥離した後、図２
（ｃ）に示すように、前記浅いトレンチ３２、深いトレ
ンチ３４を埋め込むために厚い絶縁膜（例えばＳｉＯ2
膜）３５を堆積し、その後、レジストエッチバック法あ
るいはポリッシング法を用いて素子活性領域１３ａ、１
３ｂが露出するまで平坦化を行う。以上の工程により、
二重トレンチ構造を有する完全誘電体分離型高速バイポ
ーラの素子分離構造が完成する。
【００３０】その後、通常の工程により、図２（ｄ）に
示すように、コレクタ引き出し電極４１、ベース引き出
し電極４２、層間絶縁膜（ＣＶＤＳｉＯ2 膜）４３、エ
ミッタ開口部、Ｎ型不純物を含むエミッタ拡散用ポリシ
リコン４４を形成した後、エミッタ拡散を行ってエミッ
タ／ベース領域１３ａにエミッタ領域（図示せず）を形
成する。さらに、ベース開口部、コレクタ開口部を形成
した後、金属配線層を形成してパターニングし、ベース
電極（配線）４５、エミッタ電極（配線）４６、コレク
タ電極（配線）４７を形成することにより、完全誘電体
分離型高速ＮＰＮトランジスタが形成される。
【００３１】なお、図２（ｄ）中、コレクタ領域１３ｂ
とＮ+ ＳｉＧｅ層１４とＮ+ Ｓｉ層１５はコレクタ層を
形成している。また、Ｃｊｃはコレクタ・ベース間容
量、Ｃｊｓは基板／コレクタ間容量、ｒｃはコレクタ抵
抗である。
【００３２】以上のようなバイポーラトランジスタの構
造によれば、素子形成層の膜厚均一性が非常に良いＳＯ
Ｉ構造の接着型半導体基板２４上に形成されているの
で、完成状態でのコレクタ層（Ｎ- Ｓｉ／Ｎ+ ＳｉＧｅ
／Ｎ+ Ｓｉ) の深さのばらつきが少なく、コレクタ抵抗
およびそのばらつき、コレクタ／基板間容量Ｃｊｓ、コ
レクタ／ベース間容量Ｃｊｃのばらつきを同時に低減で
きるので、バイポーラトランジスタの高速化を実現する
ことができる。
【００３３】
【発明の効果】上述したように本発明によれば、均一な
厚さの素子形成層を有する接着型半導体基板の製造方法
を実現することができる。また、本発明によれば、バイ
ポーラトランジスタの高速化の際に問題となるコレクタ
／基板間容量、コレクタ／ベース間容量、コレクタ抵抗
およびそのばらつきを同時に低減できる完全誘電体分離
型高速バイポーラトランジスタの構造を実現することが
できる。
【図面の簡単な説明】
【図１】本発明の接着型半導体基板の製造方法の第１実
施例に係る工程を示す断面図。
【図２】本発明の誘電体分離型バイポーラトランジスタ
の製造方法に係る工程の一例を示す断面図。
【図３】図１の工程で形成するＳｉＧｅ混晶層中のＧｅ
濃度とＳｉ1-x Ｇｅx エピ成長層の臨界膜厚との関係に
ついて発表されている測定データの一例を示した特性
図。
【符号の説明】 １０…第１の基板、１１…Ｓｉ基板、１２…ＳｉＧｅ混
晶層、１３…Ｎ- Ｓｉ層、１３ａ…エミッタ／ベース領
域、１３ｂ…コレクタ領域、１４…Ｎ+ ＳｉＧｅ混晶
層、１５…Ｎ+ Ｓｉ層、２０…第２の基板、２１…Ｓｉ
基板、２２…ＳｉＯ2 層、２３…接着ウェーハ、２４…
ＳＯＩ構造の接着型半導体基板、３１…第１の絶縁膜パ
ターン、３２…浅いトレンチ、３３…第２の絶縁膜パタ
ーン、３４…深いトレンチ、３５…絶縁膜、４１…コレ
クタ引き出し電極、４２…ベース引き出し電極、４３…
層間絶縁膜、４４…エミッタ拡散用ポリシリコン、４５
…ベース電極（配線）、４６…エミッタ電極（配線）、
４７…コレクタ電極（配線）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/762 21/84 27/12 Ｂ 8122−4Ｍ Ｈ０１Ｌ 21/84

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 Ｓｉ基板上にＳｉＧｅ混晶層、Ｎ型不純
    物を含むＳｉ層、高濃度のＮ型不純物を含むＳｉＧｅ混
    晶層、高濃度のＮ型不純物を含むＳｉ層の順番でエピタ
    キシャル成長された第１の基板を形成する工程と、 Ｓｉ基板からなる第２の基板を形成する工程と、 上記第１の基板の表面および第２の基板の表面の少なく
    とも一方にＳｉ酸化膜を形成する工程と、 上記少なくとも一方にＳｉ酸化膜が形成された２枚の基
    板をお互いの表面同士を接触させて高温熱処理を行うこ
    とにより接着させる工程と、 この後、前記第１の基板の裏面側を前記ＳｉＧｅ混晶層
    が露出するまで選択的にエッチングする工程と、 この後、前記第１の基板のＳｉＧｅ混晶層を前記Ｎ型不
    純物を含むＳｉ層が露出するまで選択的にエッチングす
    る工程とを具備することを特徴とする接着型半導体基板
    の製造方法。
  2. 【請求項２】 Ｓｉ基板上にＳｉＧｅ混晶層、Ｎ型不純
    物を含むＳｉ層、高濃度のＮ型不純物を含むＳｉＧｅ混
    晶層、高濃度のＮ型不純物を含むＳｉ層の順番でエピタ
    キシャル成長された第１の基板を形成する工程と、 Ｓｉ基板からなる第２の基板を形成する工程と、 上記第１の基板の表面および第２の基板の表面の少なく
    とも一方にＳｉ酸化膜を形成する工程と、 上記少なくとも一方にＳｉ酸化膜が形成された２枚の基
    板をお互いの表面同士を接触させて高温熱処理を行うこ
    とにより接着させる工程と、 この後、前記第１の基板の裏面側を前記ＳｉＧｅ混晶層
    が露出するまで選択的にエッチングする工程と、 この後、前記第１の基板のＳｉＧｅ混晶層を前記Ｎ型不
    純物を含むＳｉ層が露出するまで選択的にエッチングす
    る工程と、 上記エッチングにより露出したＮ型不純物を含むＳｉ層
    のうちでバイポーラトランジスタのベース／エミッタお
    よびコレクタとなる領域に第１の絶縁膜を形成する工程
    と、 この第１の絶縁膜をマスクとして前記Ｎ型不純物を含む
    Ｓｉ層を前記高濃度のＮ型不純物を含むＳｉＧｅ混晶層
    をエッチングストッパーとして選択的にエッチングする
    工程と、 素子分離領域以外の領域に第２の絶縁膜を形成する工程
    と、 この第２の絶縁膜をマスクとして前記Ｎ型不純物を含む
    Ｓｉ層、前記高濃度のＮ型不純物を含むＳｉＧｅ混晶
    層、高濃度のＮ型不純物を含むＳｉ層をエッチングする
    工程と、 前記第１、第２の絶縁膜を剥離した後、第３の絶縁膜を
    全面に厚く堆積させ、前記ベース／エミッタおよびコレ
    クタとなる領域が露出するまで均一にエッチングする工
    程とを具備することを特徴とする誘電体分離型バイポー
    ラトランジスタの製造方法。
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