JP2003297848A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/02052—Wet cleaning only
Abstract
(57)【要約】 （修正有）
【課題】 ＳｉとＳｉ以外のIV族元素を含む半導体装置
の製造方法において、汚染物質となるＳｉ以外のIV族元
素による半導体装置の汚染や２次汚染の発生を抑制す
る。 【解決手段】 エピタキシャル成長により汚染物質を含
むＳｉ／ＳｉＧｅ膜を形成した直後に、半導体基板の裏
面に形成されたＳｉ／ＳｉＧｅ膜をウェットエッチによ
り除去する。あるいは、容器内でＳｉ／ＳｉＧｅ膜に加
熱を伴う処理を施した後で、この容器を用いたダミーラ
ンを行なう。これらの方法により、ウェハを扱うステー
ジ，ロボットアームまたは真空ピンセット等を介した２
次汚染や、Ｓｉ以外のIV族元素を含まない半導体装置の
製造工程にも共用される容器の汚染を抑制することがで
きる。
の製造方法において、汚染物質となるＳｉ以外のIV族元
素による半導体装置の汚染や２次汚染の発生を抑制す
る。 【解決手段】 エピタキシャル成長により汚染物質を含
むＳｉ／ＳｉＧｅ膜を形成した直後に、半導体基板の裏
面に形成されたＳｉ／ＳｉＧｅ膜をウェットエッチによ
り除去する。あるいは、容器内でＳｉ／ＳｉＧｅ膜に加
熱を伴う処理を施した後で、この容器を用いたダミーラ
ンを行なう。これらの方法により、ウェハを扱うステー
ジ，ロボットアームまたは真空ピンセット等を介した２
次汚染や、Ｓｉ以外のIV族元素を含まない半導体装置の
製造工程にも共用される容器の汚染を抑制することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＳｉとＳｉ以外のIV族元素（以下、汚
染物質という）とを含む半導体層を有する半導体装置に
関する。
方法に関し、特にＳｉとＳｉ以外のIV族元素（以下、汚
染物質という）とを含む半導体層を有する半導体装置に
関する。
【０００２】
【従来の技術】近年、移動体通信機器の高性能化や小型
化が進展する中で、半導体装置に搭載されるトランジス
タには、より高帯域での高周波動作や、より低消費電力
での高速動作が要求されている。このような要求を満足
する一手段として、例えば、以下に説明するようなヘテ
ロ接合型バイポーラトランジスタを有する半導体装置の
製造方法が知られている。
化が進展する中で、半導体装置に搭載されるトランジス
タには、より高帯域での高周波動作や、より低消費電力
での高速動作が要求されている。このような要求を満足
する一手段として、例えば、以下に説明するようなヘテ
ロ接合型バイポーラトランジスタを有する半導体装置の
製造方法が知られている。
【０００３】図５（ａ），図８（ｂ）は、従来のヘテロ
接合型バイポーラトランジスタを備えた半導体装置の製
造工程の一例を示す断面図である。
接合型バイポーラトランジスタを備えた半導体装置の製
造工程の一例を示す断面図である。
【０００４】まず、図５（ａ）に示す工程で、比抵抗が
例えば１０〜１５Ω・ｃｍの（１００）面を主面とする
シリコン単結晶からなるＰ型の半導体基板２００を準備
し、レジスト膜（図示せず）を注入マスクとするイオン
注入を行なって、半導体基板２００のバイポーラトラン
ジスタ形成領域にＮ型の埋め込み層２０１を形成する。
その後、レジスト膜の除去と熱処理とを行なった後、シ
リコン結晶層のエピタキシャル成長を行なって、基板の
主面側に、Ｎ型のエピタキシャル層２０２を形成する。
例えば１０〜１５Ω・ｃｍの（１００）面を主面とする
シリコン単結晶からなるＰ型の半導体基板２００を準備
し、レジスト膜（図示せず）を注入マスクとするイオン
注入を行なって、半導体基板２００のバイポーラトラン
ジスタ形成領域にＮ型の埋め込み層２０１を形成する。
その後、レジスト膜の除去と熱処理とを行なった後、シ
リコン結晶層のエピタキシャル成長を行なって、基板の
主面側に、Ｎ型のエピタキシャル層２０２を形成する。
【０００５】次に、半導体基板２００の主面側における
埋め込み層２０１の側方に位置する領域に、埋め込み層
２０１よりも深いトレンチを形成し、熱酸化を行なって
深いトレンチの表面部を酸化する。さらに、基板の全面
上に多結晶シリコン膜２０３を堆積した後、エッチバッ
クを行なって深いトレンチを多結晶シリコン膜２０３で
充填する。
埋め込み層２０１の側方に位置する領域に、埋め込み層
２０１よりも深いトレンチを形成し、熱酸化を行なって
深いトレンチの表面部を酸化する。さらに、基板の全面
上に多結晶シリコン膜２０３を堆積した後、エッチバッ
クを行なって深いトレンチを多結晶シリコン膜２０３で
充填する。
【０００６】次に、図５（ｂ）に示す工程で、シャロー
トレンチ形成領域を開口したレジスト膜２０４を形成
し、これをエッチングマスクとして半導体基板２００の
エッチングを行なって、半導体基板２００の主面側にシ
ャロートレンチ２０５を形成する。
トレンチ形成領域を開口したレジスト膜２０４を形成
し、これをエッチングマスクとして半導体基板２００の
エッチングを行なって、半導体基板２００の主面側にシ
ャロートレンチ２０５を形成する。
【０００７】次に、図５（ｃ）に示す工程で、基板の主
面側に、第１のシリコン酸化膜２０６を堆積した後、化
学的機械研磨法（以下、ＣＭＰと言う）等により平坦化
を行ない、すべてのシャロートレンチ２０５を第１のシ
リコン酸化膜２０６で充填する。その後、コレクタ金属
電極のコンタクト部分にＮ型の不純物を注入してコレク
タ引き出し層２０７を形成する。
面側に、第１のシリコン酸化膜２０６を堆積した後、化
学的機械研磨法（以下、ＣＭＰと言う）等により平坦化
を行ない、すべてのシャロートレンチ２０５を第１のシ
リコン酸化膜２０６で充填する。その後、コレクタ金属
電極のコンタクト部分にＮ型の不純物を注入してコレク
タ引き出し層２０７を形成する。
【０００８】次に、図５（ｄ）に示す工程で、基板の全
面上に、第２のシリコン酸化膜２０８を堆積した後、第
１のシリコン酸化膜２０８の上に第１の多結晶シリコン
膜２０９を堆積する。その後、基板の主面側に、開口部
を有するレジスト膜２１０を形成し、これをマスクとす
るエッチングにより、シリコン酸化膜２０８と第１の多
結晶シリコン膜２０９とをパターニングして、バイポー
ラトランジスタのベース形成領域を含むコレクタ開口部
Ａcoを形成する。
面上に、第２のシリコン酸化膜２０８を堆積した後、第
１のシリコン酸化膜２０８の上に第１の多結晶シリコン
膜２０９を堆積する。その後、基板の主面側に、開口部
を有するレジスト膜２１０を形成し、これをマスクとす
るエッチングにより、シリコン酸化膜２０８と第１の多
結晶シリコン膜２０９とをパターニングして、バイポー
ラトランジスタのベース形成領域を含むコレクタ開口部
Ａcoを形成する。
【０００９】次に、図６（ａ）に示す工程で、選択エピ
タキシャル成長を行なって、ベース形成領域の上にＳｉ
Ｇｅ層及びＳｉ層を含むＰ型の真性ベース層２１１を形
成する。この時、基板の主面側及び裏面側にもＰ型の多
結晶Ｓｉ／ＳｉＧｅ膜２１２が形成される。その際、真
性ベース層２１１を選択エピタキシャル成長する場合、
真性ベース層２１１の成長膜厚が厚くなると、選択性が
破れシリコン酸化膜上にも多結晶Ｓｉ／ＳｉＧｅ膜２１
２が成長して半導体素子の不良を引き起こすパーティク
ル発生の原因となる可能性がある。そこで、多結晶Ｓｉ
／ＳｉＧｅ膜２１２のシード層として、第１の多結晶シ
リコン膜２０９が予め形成されることが多い。
タキシャル成長を行なって、ベース形成領域の上にＳｉ
Ｇｅ層及びＳｉ層を含むＰ型の真性ベース層２１１を形
成する。この時、基板の主面側及び裏面側にもＰ型の多
結晶Ｓｉ／ＳｉＧｅ膜２１２が形成される。その際、真
性ベース層２１１を選択エピタキシャル成長する場合、
真性ベース層２１１の成長膜厚が厚くなると、選択性が
破れシリコン酸化膜上にも多結晶Ｓｉ／ＳｉＧｅ膜２１
２が成長して半導体素子の不良を引き起こすパーティク
ル発生の原因となる可能性がある。そこで、多結晶Ｓｉ
／ＳｉＧｅ膜２１２のシード層として、第１の多結晶シ
リコン膜２０９が予め形成されることが多い。
【００１０】次に、図６（ｂ）に示す工程で、基板の全
面上に、第３のシリコン酸化膜２１３を堆積する。
面上に、第３のシリコン酸化膜２１３を堆積する。
【００１１】次に、図６（ｃ）に示す工程で、基板の主
面側に、レジスト膜２１４を形成し、これをマスクとす
るエッチングにより、真性ベース層２１１の中央部と、
Ｓｉ／ＳｉＧｅ膜２１２との上に第３のシリコン酸化膜
２１３を残す。
面側に、レジスト膜２１４を形成し、これをマスクとす
るエッチングにより、真性ベース層２１１の中央部と、
Ｓｉ／ＳｉＧｅ膜２１２との上に第３のシリコン酸化膜
２１３を残す。
【００１２】次に、図６（ｄ）に示す工程で、基板の全
面上に、Ｐ型の多結晶シリコン膜２１５を堆積した後、
多結晶シリコン膜２１５の上に第４のシリコン酸化膜２
１６を堆積する。
面上に、Ｐ型の多結晶シリコン膜２１５を堆積した後、
多結晶シリコン膜２１５の上に第４のシリコン酸化膜２
１６を堆積する。
【００１３】次に、図７（ａ）に示す工程で、基板の主
面側に、レジスト膜２１７を形成し、これをマスクとす
るエッチングにより、多結晶シリコン膜２１５および第
４のシリコン酸化膜２１６をパターニングする。これに
よって、エミッタ開口部Ａemが形成され、エミッタ開口
部Ａemの底部に第３のシリコン酸化膜２１３の中央部が
露出する。
面側に、レジスト膜２１７を形成し、これをマスクとす
るエッチングにより、多結晶シリコン膜２１５および第
４のシリコン酸化膜２１６をパターニングする。これに
よって、エミッタ開口部Ａemが形成され、エミッタ開口
部Ａemの底部に第３のシリコン酸化膜２１３の中央部が
露出する。
【００１４】次に、図７（ｂ）に示す工程で、基板の全
面上に、第５のシリコン酸化膜２１８を堆積した後、第
５のシリコン酸化膜２１８の上に、例えばＮ型の多結晶
シリコン膜２１９を形成し、第５のシリコン酸化膜２１
８及び多結晶シリコン膜２１９のエッチバックを行なっ
て、エミッタ開口部Ａemの側面上に第５のシリコン酸化
膜２１８及び多結晶シリコン膜２１９をサイドウォール
として残す。
面上に、第５のシリコン酸化膜２１８を堆積した後、第
５のシリコン酸化膜２１８の上に、例えばＮ型の多結晶
シリコン膜２１９を形成し、第５のシリコン酸化膜２１
８及び多結晶シリコン膜２１９のエッチバックを行なっ
て、エミッタ開口部Ａemの側面上に第５のシリコン酸化
膜２１８及び多結晶シリコン膜２１９をサイドウォール
として残す。
【００１５】その後、ウェットエッチを行なって、第３
のシリコン酸化膜２１３のうちエミッタ開口部Ａemの底
部に露出している部分を除去して、真性ベース層２１１
の中央部を露出させる。つまり、第１の多結晶シリコン
膜２０９上に形成されたＳｉ／ＳｉＧｅ膜２１２も露出
する。なお、第５のシリコン酸化膜２１８の端部もウエ
ットエッチ作用を受けて後退する。
のシリコン酸化膜２１３のうちエミッタ開口部Ａemの底
部に露出している部分を除去して、真性ベース層２１１
の中央部を露出させる。つまり、第１の多結晶シリコン
膜２０９上に形成されたＳｉ／ＳｉＧｅ膜２１２も露出
する。なお、第５のシリコン酸化膜２１８の端部もウエ
ットエッチ作用を受けて後退する。
【００１６】次に、図７（ｃ）に示す工程で、基板の全
面上に、Ｎ型の多結晶シリコン膜２２０を形成し、急速
熱処理法（ＲＴＡ）等により熱処理を行なう。これによ
り、多結晶シリコン膜２２０中のＮ型の不純物が真性ベ
ース層２１１に拡散し、エミッタ層２２１が形成され
る。
面上に、Ｎ型の多結晶シリコン膜２２０を形成し、急速
熱処理法（ＲＴＡ）等により熱処理を行なう。これによ
り、多結晶シリコン膜２２０中のＮ型の不純物が真性ベ
ース層２１１に拡散し、エミッタ層２２１が形成され
る。
【００１７】次に、図８（ａ）に示す工程で、基板の主
面側に、レジスト膜２２２を形成し、レジスト膜２２２
をマスクとするエッチングにより、多結晶シリコン膜２
２０と第５のシリコン酸化膜２１８と第４のシリコン酸
化膜２１６とをパターニングして、多結晶シリコン膜２
２０をエミッタ引き出し電極とする。この時、第２のシ
リコン酸化膜２０８上に形成されている第１の多結晶シ
リコン膜２０９及びＳｉ／ＳｉＧｅ膜２１２も同時にパ
ターニングされて、第１の多結晶シリコン膜２０９及び
Ｓｉ／ＳｉＧｅ膜２１２がベース引き出し電極となる。
面側に、レジスト膜２２２を形成し、レジスト膜２２２
をマスクとするエッチングにより、多結晶シリコン膜２
２０と第５のシリコン酸化膜２１８と第４のシリコン酸
化膜２１６とをパターニングして、多結晶シリコン膜２
２０をエミッタ引き出し電極とする。この時、第２のシ
リコン酸化膜２０８上に形成されている第１の多結晶シ
リコン膜２０９及びＳｉ／ＳｉＧｅ膜２１２も同時にパ
ターニングされて、第１の多結晶シリコン膜２０９及び
Ｓｉ／ＳｉＧｅ膜２１２がベース引き出し電極となる。
【００１８】次に、図８（ｂ）に示す工程で、基板の主
面側に、層間絶縁膜として第６のシリコン酸化膜２２３
を堆積した後、化学的機械的研磨（ＣＭＰ）法等を用い
て、第６のシリコン酸化膜２２３の表面を平坦化する。
さらに、フォトリソグラフィー及びエッチングにより、
第６のシリコン酸化膜２２３の一部にコンタクト窓を形
成する。最後に、スパッタリングにより、コンタクト窓
内及び第６のシリコン酸化膜２２３上にＡｌ合金膜を堆
積し、その後、フォトリソグラフィー及びエッチングに
よりＡｌ合金膜をパターニングして、Ａｌ配線２２４を
形成する。
面側に、層間絶縁膜として第６のシリコン酸化膜２２３
を堆積した後、化学的機械的研磨（ＣＭＰ）法等を用い
て、第６のシリコン酸化膜２２３の表面を平坦化する。
さらに、フォトリソグラフィー及びエッチングにより、
第６のシリコン酸化膜２２３の一部にコンタクト窓を形
成する。最後に、スパッタリングにより、コンタクト窓
内及び第６のシリコン酸化膜２２３上にＡｌ合金膜を堆
積し、その後、フォトリソグラフィー及びエッチングに
よりＡｌ合金膜をパターニングして、Ａｌ配線２２４を
形成する。
【００１９】以上の工程により、ヘテロ接合型バイポー
ラトランジスタを備えた半導体装置が完成する。なお、
図５（ａ）〜図８（ｂ）には図示されていないが、半導
体基板２００上には、バイポーラトランジスタとは別
に、ＣＭＯＳデバイスが形成されている場合もある。
ラトランジスタを備えた半導体装置が完成する。なお、
図５（ａ）〜図８（ｂ）には図示されていないが、半導
体基板２００上には、バイポーラトランジスタとは別
に、ＣＭＯＳデバイスが形成されている場合もある。
【００２０】
【発明が解決しようとする課題】ところで、従来の半導
体装置の製造方法では、一般的な技術として、Ｇｅのよ
うなＳｉデバイスの特性に悪影響を及ぼす汚染物質を含
有するウェハは、専用の製造ラインを設け、汚染のない
ウェハと別の処理を行なっている。これは、ＤＲＡＭ等
の半導体装置の製造で一般的に行なわれている。具体的
には、汚染のない工程（マスター工程）、タングステン
シリサイド等の汚染による被害が中程度である工程（シ
リサイド工程）、アルミニウムや銅等の汚染による被害
が高程度である工程（配線工程）に分けられており、そ
れぞれの工程で専用の半導体製造装置によりウェハが処
理される。
体装置の製造方法では、一般的な技術として、Ｇｅのよ
うなＳｉデバイスの特性に悪影響を及ぼす汚染物質を含
有するウェハは、専用の製造ラインを設け、汚染のない
ウェハと別の処理を行なっている。これは、ＤＲＡＭ等
の半導体装置の製造で一般的に行なわれている。具体的
には、汚染のない工程（マスター工程）、タングステン
シリサイド等の汚染による被害が中程度である工程（シ
リサイド工程）、アルミニウムや銅等の汚染による被害
が高程度である工程（配線工程）に分けられており、そ
れぞれの工程で専用の半導体製造装置によりウェハが処
理される。
【００２１】このような製造ラインが構築できるのは、
当該の製造ラインを使用し製造される半導体装置が大量
であり、半導体製造装置の稼働率を高く設定できるため
である。従来の半導体装置製造ラインでは、汚染による
半導体装置の性能劣化を回避するために、汚染物質を内
包するウェハと汚染のないウェハを同一の製造ラインで
ほとんどの製造装置を共用してデバイスを製造すること
はなかった。
当該の製造ラインを使用し製造される半導体装置が大量
であり、半導体製造装置の稼働率を高く設定できるため
である。従来の半導体装置製造ラインでは、汚染による
半導体装置の性能劣化を回避するために、汚染物質を内
包するウェハと汚染のないウェハを同一の製造ラインで
ほとんどの製造装置を共用してデバイスを製造すること
はなかった。
【００２２】一方、Ｓｉ／ＳｉＧｅヘテロ接合部を有す
るヘテロ接合型デバイス（以下、単に、「ＳｉＧｅデバ
イス」という）は、ゲルマニウムを含有することにより
高性能の半導体装置として機能しうるが、ゲルマニウム
がＣＭＯＳデバイスに対して汚染物質となることから、
前述のようにＳｉＧｅデバイス専用の製造ラインを設け
ＳｉＧｅデバイスを製造する必要がある。専用ラインを
使用しないと、ゲート酸化膜の膜質の低下あるいは信頼
性の劣化が発生する可能性がある。例えば、厚み２０ｎ
ｍのゲート酸化膜を形成してＱbd（charge to breakdow
n ）を測定し、その累積故障が５０％になる値を求めた
結果では、ゲルマニウムで強制汚染されたウェハ（Ｇｅ
濃度：２．５〜８×１０12・atoms ／ｃｍ2 ）は、Ｑbd
が０．２〜０．９Ｃ／ｃｍ2 になった。この値は、汚染
されていないウェハ（Ｇｅ濃度：検出限界値である１×
１０9 ・atoms ／ｃｍ2 以下）が２．０〜３．０Ｃ／ｃ
ｍ 2 になるのに比べて著しく低く、耐圧値が低いことが
わかる。
るヘテロ接合型デバイス（以下、単に、「ＳｉＧｅデバ
イス」という）は、ゲルマニウムを含有することにより
高性能の半導体装置として機能しうるが、ゲルマニウム
がＣＭＯＳデバイスに対して汚染物質となることから、
前述のようにＳｉＧｅデバイス専用の製造ラインを設け
ＳｉＧｅデバイスを製造する必要がある。専用ラインを
使用しないと、ゲート酸化膜の膜質の低下あるいは信頼
性の劣化が発生する可能性がある。例えば、厚み２０ｎ
ｍのゲート酸化膜を形成してＱbd（charge to breakdow
n ）を測定し、その累積故障が５０％になる値を求めた
結果では、ゲルマニウムで強制汚染されたウェハ（Ｇｅ
濃度：２．５〜８×１０12・atoms ／ｃｍ2 ）は、Ｑbd
が０．２〜０．９Ｃ／ｃｍ2 になった。この値は、汚染
されていないウェハ（Ｇｅ濃度：検出限界値である１×
１０9 ・atoms ／ｃｍ2 以下）が２．０〜３．０Ｃ／ｃ
ｍ 2 になるのに比べて著しく低く、耐圧値が低いことが
わかる。
【００２３】しかしながら、Ｓｉデバイスに悪影響を及
ぼすことなく、ＳｉＧｅデバイスを製造するために、専
用ラインを設けることは、多品種少量生産型の製品には
コスト的に不利益が多く、実用的ではない。
ぼすことなく、ＳｉＧｅデバイスを製造するために、専
用ラインを設けることは、多品種少量生産型の製品には
コスト的に不利益が多く、実用的ではない。
【００２４】また、一般にＳｉＧｅデバイスは、ＣＭＯ
Ｓデバイスよりも１技術世代以上古い製造ラインを用い
て製造されている。これは、最先端の微細加工を要する
製造ラインは非常に高価な製造装置を使用しており、高
額の原価償却が必要なことから、高い稼働率が見込める
ＣＭＯＳデバイス用に使用することができても、高い稼
働率を見込めないＳｉＧｅデバイスには経済的な負担が
大きいことによる。このため、量産ベースのＳｉＧｅデ
バイスの微細化による高性能化はＣＭＯＳデバイスより
も遅れている。
Ｓデバイスよりも１技術世代以上古い製造ラインを用い
て製造されている。これは、最先端の微細加工を要する
製造ラインは非常に高価な製造装置を使用しており、高
額の原価償却が必要なことから、高い稼働率が見込める
ＣＭＯＳデバイス用に使用することができても、高い稼
働率を見込めないＳｉＧｅデバイスには経済的な負担が
大きいことによる。このため、量産ベースのＳｉＧｅデ
バイスの微細化による高性能化はＣＭＯＳデバイスより
も遅れている。
【００２５】上記の理由から、既存の製造ラインを共用
してＳｉＧｅデバイスを製造する場合に、以下に述べる
ような課題がある。具体的には、従来の半導体装置の製
造方法の図６（ａ）に示す工程において、選択エピタキ
シャル成長により形成されるＰ型の真性ベース層２１１
が、例えばゲルマニウム等の汚染物質を含んでいる場
合、基板の裏面側のＰ型のＳｉ／ＳｉＧｅ膜２１２にも
汚染物質のゲルマニウムが含まれる。そして、図６
（ａ）に示す状態で、エピタキシャル成長層の膜厚測定
や顕微鏡検査を実施した場合に、測定装置や検査装置等
のステージ、ロボットアームまたは真空ピンセット等を
介して、汚染源になるゲルマニウムの２次的な汚染（以
下、２次汚染と言う）が発生するおそれがある。
してＳｉＧｅデバイスを製造する場合に、以下に述べる
ような課題がある。具体的には、従来の半導体装置の製
造方法の図６（ａ）に示す工程において、選択エピタキ
シャル成長により形成されるＰ型の真性ベース層２１１
が、例えばゲルマニウム等の汚染物質を含んでいる場
合、基板の裏面側のＰ型のＳｉ／ＳｉＧｅ膜２１２にも
汚染物質のゲルマニウムが含まれる。そして、図６
（ａ）に示す状態で、エピタキシャル成長層の膜厚測定
や顕微鏡検査を実施した場合に、測定装置や検査装置等
のステージ、ロボットアームまたは真空ピンセット等を
介して、汚染源になるゲルマニウムの２次的な汚染（以
下、２次汚染と言う）が発生するおそれがある。
【００２６】また、図６（ｂ）に示す工程において、Ｌ
Ｐ−ＣＶＤにより第３のシリコン酸化膜２１３を形成す
る場合や、図７（ｃ）に示す工程において、ＬＰ−ＣＶ
ＤによりＮ型の多結晶シリコン膜２２０を形成する場合
に、炉のチューブ、ボートまたはウェハ搬送機を介した
２次汚染が発生するおそれもあった。
Ｐ−ＣＶＤにより第３のシリコン酸化膜２１３を形成す
る場合や、図７（ｃ）に示す工程において、ＬＰ−ＣＶ
ＤによりＮ型の多結晶シリコン膜２２０を形成する場合
に、炉のチューブ、ボートまたはウェハ搬送機を介した
２次汚染が発生するおそれもあった。
【００２７】さらに、図７（ｂ）に示す工程において、
ウェットエッチングにより第３のシリコン酸化膜２１３
を加工する場合や、図８（ａ）に示す工程において、ド
ライエッチングにより半導体基板表面側のＰ型のＳｉ／
ＳｉＧｅ膜２１２を加工する場合に、エッチングバス、
チャンバまたはウェハ搬送機等を介した２次汚染が発生
するという課題があった。
ウェットエッチングにより第３のシリコン酸化膜２１３
を加工する場合や、図８（ａ）に示す工程において、ド
ライエッチングにより半導体基板表面側のＰ型のＳｉ／
ＳｉＧｅ膜２１２を加工する場合に、エッチングバス、
チャンバまたはウェハ搬送機等を介した２次汚染が発生
するという課題があった。
【００２８】本発明の目的は、ＧｅのようなＳｉ以外の
IV族元素である汚染物質を含む半導体装置の製造工程に
おいて、半導体装置の各要素への汚染や、２次汚染の発
生を抑制することにある。
IV族元素である汚染物質を含む半導体装置の製造工程に
おいて、半導体装置の各要素への汚染や、２次汚染の発
生を抑制することにある。
【００２９】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、ＳｉとＳｉ以外のIV族元素とを含む半
導体層を有する半導体装置の製造方法であって、基板の
全面上に、上記半導体層を形成する工程（ａ）と、上記
工程（ａ）に続いて、上記工程（ａ）で形成された半導
体層のうち，上記基板の裏面に位置する部分を除去する
工程（ｂ）とを含んでいる。
置の製造方法は、ＳｉとＳｉ以外のIV族元素とを含む半
導体層を有する半導体装置の製造方法であって、基板の
全面上に、上記半導体層を形成する工程（ａ）と、上記
工程（ａ）に続いて、上記工程（ａ）で形成された半導
体層のうち，上記基板の裏面に位置する部分を除去する
工程（ｂ）とを含んでいる。
【００３０】この方法により、基板の裏面側に形成され
ている汚染物質を含む半導体層がエッチにより除去され
るので、その後の工程において、ステージ，ロボットア
ームまたは真空ピンセット等を介した２次汚染を抑制す
ることができる。したがって、汚染の可能性のある場合
にも、汚染物質を含まない半導体装置の製造工程と共用
化しうるものが増えるので、高コスト化を回避すること
ができる。
ている汚染物質を含む半導体層がエッチにより除去され
るので、その後の工程において、ステージ，ロボットア
ームまたは真空ピンセット等を介した２次汚染を抑制す
ることができる。したがって、汚染の可能性のある場合
にも、汚染物質を含まない半導体装置の製造工程と共用
化しうるものが増えるので、高コスト化を回避すること
ができる。
【００３１】上記工程（ｂ）は、弗酸と硝酸とを含む混
合液を用いたウェットエッチングにより行なわれること
により、半導体層のうち基板の主面側の部分を残して、
裏面側の部分のみを除去することが可能になる。
合液を用いたウェットエッチングにより行なわれること
により、半導体層のうち基板の主面側の部分を残して、
裏面側の部分のみを除去することが可能になる。
【００３２】上記工程（ａ）では、上記半導体層とし
て、少なくとも一部にＳｉ1-x-y Ｇｅ x Ｃy 層（０≦ｘ
≦１，０≦ｙ≦１，ｘ＋ｙ＞０）を含む半導体層を形成
することにより、Ｓｉ／ＳｉＧｅヘテロ接合型半導体装
置や、Ｓｉ／ＳｉＧｅＣヘテロ接合型半導体装置や、Ｓ
ｉ／ＳｉＣヘテロ接合型半導体装置の製造に適した製造
方法を提供することができる。
て、少なくとも一部にＳｉ1-x-y Ｇｅ x Ｃy 層（０≦ｘ
≦１，０≦ｙ≦１，ｘ＋ｙ＞０）を含む半導体層を形成
することにより、Ｓｉ／ＳｉＧｅヘテロ接合型半導体装
置や、Ｓｉ／ＳｉＧｅＣヘテロ接合型半導体装置や、Ｓ
ｉ／ＳｉＣヘテロ接合型半導体装置の製造に適した製造
方法を提供することができる。
【００３３】上記工程（ａ）では、上記半導体層とし
て、上記Ｓｉ1-x-y Ｇｅx Ｃy 層とＳｉ層とを順に積層
してなる積層膜を形成することにより、汚染物質を含む
Ｓｉ1- x-y Ｇｅx Ｃy 層が露出する部分をできるだけ小
さく維持しつつ、後工程を行なうことが可能になる。
て、上記Ｓｉ1-x-y Ｇｅx Ｃy 層とＳｉ層とを順に積層
してなる積層膜を形成することにより、汚染物質を含む
Ｓｉ1- x-y Ｇｅx Ｃy 層が露出する部分をできるだけ小
さく維持しつつ、後工程を行なうことが可能になる。
【００３４】上記工程（ｂ）の後、容器内で上記半導体
層の加熱を伴う処理を行なう工程と、上記加熱を伴う処
理の後で、上記容器内でダミーランを行なう工程とをさ
らに含むことにより、当該容器を汚染物質を含まない半
導体装置の製造工程と共用化する場合にも、汚染物質を
含まない半導体装置への悪影響を確実に回避することが
できる。
層の加熱を伴う処理を行なう工程と、上記加熱を伴う処
理の後で、上記容器内でダミーランを行なう工程とをさ
らに含むことにより、当該容器を汚染物質を含まない半
導体装置の製造工程と共用化する場合にも、汚染物質を
含まない半導体装置への悪影響を確実に回避することが
できる。
【００３５】本発明の第２の半導体装置の製造方法は、
ＳｉとＳｉ以外のIV族元素とを含む半導体層を有する半
導体装置の製造方法であって、基板の全面上に、上記半
導体層を形成する工程（ａ）と、上記工程（ａ）の後
で、Ｓｉを含み，Ｓｉ以外のIV族元素を含まない半導体
装置を製造する工程の一部で用いられる容器を用いて、
上記半導体層の加熱を伴う処理を行なう工程（ｂ）と、
上記工程（ｂ）の後、上記容器内でダミーランを行なう
工程（ｃ）とを含んでいる。
ＳｉとＳｉ以外のIV族元素とを含む半導体層を有する半
導体装置の製造方法であって、基板の全面上に、上記半
導体層を形成する工程（ａ）と、上記工程（ａ）の後
で、Ｓｉを含み，Ｓｉ以外のIV族元素を含まない半導体
装置を製造する工程の一部で用いられる容器を用いて、
上記半導体層の加熱を伴う処理を行なう工程（ｂ）と、
上記工程（ｂ）の後、上記容器内でダミーランを行なう
工程（ｃ）とを含んでいる。
【００３６】この方法により、当該容器を汚染物質を含
まない半導体装置の製造工程と共用化する場合にも、汚
染物質を含まない半導体装置への２次汚染による悪影響
を確実に回避することができる。
まない半導体装置の製造工程と共用化する場合にも、汚
染物質を含まない半導体装置への２次汚染による悪影響
を確実に回避することができる。
【００３７】上記工程（ｂ）が上記工程（ａ）よりも高
温で行なわれることにより、工程（ｂ）を行なっている
間に、半導体層に含まれる汚染物質が外方拡散し易いの
で、容器内が汚染される確率が高くなるが、かかる場合
にも、工程（ｂ）の半導体層の加熱を伴う処理を行なう
前に、ダミーランを行なわれるので、汚染物質を含まな
い半導体装置への悪影響を確実に回避することができ
る。。
温で行なわれることにより、工程（ｂ）を行なっている
間に、半導体層に含まれる汚染物質が外方拡散し易いの
で、容器内が汚染される確率が高くなるが、かかる場合
にも、工程（ｂ）の半導体層の加熱を伴う処理を行なう
前に、ダミーランを行なわれるので、汚染物質を含まな
い半導体装置への悪影響を確実に回避することができ
る。。
【００３８】上記容器は、一般的には、膜の堆積または
基板の熱処理に用いられるチャンバ、及び膜の堆積また
は基板の熱処理に用いられるチューブのいずれかであ
る。
基板の熱処理に用いられるチャンバ、及び膜の堆積また
は基板の熱処理に用いられるチューブのいずれかであ
る。
【００３９】上記工程（ｃ）では、上記容器内にダミー
ウェハを設置した状態で行なわれることが好ましい。
ウェハを設置した状態で行なわれることが好ましい。
【００４０】上記工程（ｃ）の後で、上記ダミーウェハ
又はダミーウェハ上に堆積された膜の元素分析を行なっ
て、上記Ｓｉ以外のIV族元素の有無を確認する工程をさ
らに含むことにより、半導体装置の製造工程の管理を円
滑に行なうことができる。
又はダミーウェハ上に堆積された膜の元素分析を行なっ
て、上記Ｓｉ以外のIV族元素の有無を確認する工程をさ
らに含むことにより、半導体装置の製造工程の管理を円
滑に行なうことができる。
【００４１】上記工程（ａ）では、上記半導体層とし
て、少なくとも一部にＳｉ1-x-y Ｇｅ x Ｃy 層（０≦ｘ
≦１，０≦ｙ≦１，ｘ＋ｙ＞０）を含む半導体層を形成
することが好ましい。
て、少なくとも一部にＳｉ1-x-y Ｇｅ x Ｃy 層（０≦ｘ
≦１，０≦ｙ≦１，ｘ＋ｙ＞０）を含む半導体層を形成
することが好ましい。
【００４２】上記工程（ｂ）の後で、配線を形成する工
程と、上記半導体層を、上記配線を形成する工程の直前
にパターニングする工程とさらに含むことにより、汚染
による被害が高い工程における汚染物質の拡散をできる
だけ抑制することができる。
程と、上記半導体層を、上記配線を形成する工程の直前
にパターニングする工程とさらに含むことにより、汚染
による被害が高い工程における汚染物質の拡散をできる
だけ抑制することができる。
【００４３】上記工程（ｂ）の後で、上記半導体層の一
部にシリサイド層を形成する工程と、上記半導体層を、
上記シリサイドを形成する工程の直前にパターニングす
る工程とをさらに含むことにより、汚染による被害が低
くない工程における汚染物質の拡散をできるだけ抑制す
ることができる。
部にシリサイド層を形成する工程と、上記半導体層を、
上記シリサイドを形成する工程の直前にパターニングす
る工程とをさらに含むことにより、汚染による被害が低
くない工程における汚染物質の拡散をできるだけ抑制す
ることができる。
【００４４】
【発明の実施の形態】図１（ａ）〜図４（ｃ）は、本発
明の実施形態における半導体装置の製造工程を示す断面
図である。
明の実施形態における半導体装置の製造工程を示す断面
図である。
【００４５】まず、図１（ａ）に示す工程で、比抵抗が
例えば１０〜１５Ω・ｃｍの（１００）面を主面とする
シリコン単結晶からなるＰ型の半導体基板１００を準備
し、レジスト膜（図示せず）を注入マスクとするイオン
注入を行なって、半導体基板１００のバイポーラトラン
ジスタ形成領域にＮ型の埋め込み層１０１を形成する。
その後、レジスト膜の除去と熱処理とを行なった後、シ
リコン結晶層のエピタキシャル成長を行なって、基板の
主面側に、Ｎ型のエピタキシャル層１０２を形成する。
例えば１０〜１５Ω・ｃｍの（１００）面を主面とする
シリコン単結晶からなるＰ型の半導体基板１００を準備
し、レジスト膜（図示せず）を注入マスクとするイオン
注入を行なって、半導体基板１００のバイポーラトラン
ジスタ形成領域にＮ型の埋め込み層１０１を形成する。
その後、レジスト膜の除去と熱処理とを行なった後、シ
リコン結晶層のエピタキシャル成長を行なって、基板の
主面側に、Ｎ型のエピタキシャル層１０２を形成する。
【００４６】次に、半導体基板１００の主面側における
埋め込み層１０１の側方に位置する領域に、埋め込み層
１０１よりも深いトレンチを形成し、熱酸化を行なって
深いトレンチの表面部を酸化する。さらに、基板の全面
上に多結晶シリコン膜１０３を堆積した後、エッチバッ
クを行なって深いトレンチを多結晶シリコン膜１０３で
充填する。
埋め込み層１０１の側方に位置する領域に、埋め込み層
１０１よりも深いトレンチを形成し、熱酸化を行なって
深いトレンチの表面部を酸化する。さらに、基板の全面
上に多結晶シリコン膜１０３を堆積した後、エッチバッ
クを行なって深いトレンチを多結晶シリコン膜１０３で
充填する。
【００４７】次に、図１（ｂ）に示す工程で、シャロー
トレンチ形成領域を開口したレジスト膜１０４を形成
し、これをエッチングマスクとして半導体基板１００の
エッチングを行なって、半導体基板１００の主面側にシ
ャロートレンチ１０５を形成する。
トレンチ形成領域を開口したレジスト膜１０４を形成
し、これをエッチングマスクとして半導体基板１００の
エッチングを行なって、半導体基板１００の主面側にシ
ャロートレンチ１０５を形成する。
【００４８】次に、図１（ｃ）に示す工程で、基板の主
面側に、第１のシリコン酸化膜１０６を堆積した後、Ｃ
ＭＰ等により平坦化を行ない、すべてのシャロートレン
チ１０５を第１のシリコン酸化膜１０６で充填する。そ
の後、コレクタ金属電極のコンタクト部分にＮ型の不純
物を注入してコレクタ引き出し層１０７を形成する。
面側に、第１のシリコン酸化膜１０６を堆積した後、Ｃ
ＭＰ等により平坦化を行ない、すべてのシャロートレン
チ１０５を第１のシリコン酸化膜１０６で充填する。そ
の後、コレクタ金属電極のコンタクト部分にＮ型の不純
物を注入してコレクタ引き出し層１０７を形成する。
【００４９】次に、図１（ｄ）に示す工程で、基板の全
面上に、第２のシリコン酸化膜１０８を堆積した後、第
１のシリコン酸化膜１０８の上に第１の多結晶シリコン
膜１０９を堆積する。その後、基板の主面側に、開口部
を有するレジスト膜１１０を形成し、これをマスクとす
るエッチングにより、シリコン酸化膜１０８と第１の多
結晶シリコン膜１０９とをパターニングして、バイポー
ラトランジスタのベース形成領域を含むコレクタ開口部
Ａcoを形成する。
面上に、第２のシリコン酸化膜１０８を堆積した後、第
１のシリコン酸化膜１０８の上に第１の多結晶シリコン
膜１０９を堆積する。その後、基板の主面側に、開口部
を有するレジスト膜１１０を形成し、これをマスクとす
るエッチングにより、シリコン酸化膜１０８と第１の多
結晶シリコン膜１０９とをパターニングして、バイポー
ラトランジスタのベース形成領域を含むコレクタ開口部
Ａcoを形成する。
【００５０】次に、図２（ａ）に示す工程で、選択エピ
タキシャル成長を行なって、ベース形成領域の上にＳｉ
Ｇｅ層及びＳｉ層を含むＰ型の真性ベース層１１１を形
成する。この時、基板の主面側及び裏面側にもＰ型の多
結晶Ｓｉ／ＳｉＧｅ膜１１２が形成される。その際、真
性ベース層１１１を選択エピタキシャル成長する場合、
第１の多結晶シリコン膜１０９は必ずしも必要ではない
が、真性ベース層１１１の成長膜厚が厚くなると、選択
性が破れシリコン酸化膜上にも多結晶Ｓｉ／ＳｉＧｅ膜
１１２が成長して半導体素子の不良を引き起こすパーテ
ィクル発生の原因となる可能性がある。そこで、第１の
多結晶シリコン膜１０９を多結晶Ｓｉ／ＳｉＧｅ膜１１
２のシード層として予め形成している。
タキシャル成長を行なって、ベース形成領域の上にＳｉ
Ｇｅ層及びＳｉ層を含むＰ型の真性ベース層１１１を形
成する。この時、基板の主面側及び裏面側にもＰ型の多
結晶Ｓｉ／ＳｉＧｅ膜１１２が形成される。その際、真
性ベース層１１１を選択エピタキシャル成長する場合、
第１の多結晶シリコン膜１０９は必ずしも必要ではない
が、真性ベース層１１１の成長膜厚が厚くなると、選択
性が破れシリコン酸化膜上にも多結晶Ｓｉ／ＳｉＧｅ膜
１１２が成長して半導体素子の不良を引き起こすパーテ
ィクル発生の原因となる可能性がある。そこで、第１の
多結晶シリコン膜１０９を多結晶Ｓｉ／ＳｉＧｅ膜１１
２のシード層として予め形成している。
【００５１】ここで、本実施形態の半導体装置の製造方
法の特徴は、図２（ａ）に示す工程の直後に、半導体基
板１００の裏面に形成された第１の多結晶シリコン膜１
０９上の汚染物質を含むＰ型のＳｉ／ＳｉＧｅ膜１１２
を裏面ウェットエッチにより除去することである。
法の特徴は、図２（ａ）に示す工程の直後に、半導体基
板１００の裏面に形成された第１の多結晶シリコン膜１
０９上の汚染物質を含むＰ型のＳｉ／ＳｉＧｅ膜１１２
を裏面ウェットエッチにより除去することである。
【００５２】この処理の具体的な例としては、裏面ウェ
ットエッチの薬液として弗硝酸（弗酸：硝酸＝１：６）
を使用する。この場合、薬液循環により次に処理するウ
ェハへの汚染が懸念されるが、弗硝酸（弗酸：硝酸＝
１：６）を使用すれば、循環溶液内に含まれるＧｅ濃度
が４２ｐｐｍ程度となっても２次汚染は発生しない。ま
た、バイポーラ活性領域を定義する際にシリコン窒化膜
を利用し、裏面エッチの際のストッパとしてもよい。
ットエッチの薬液として弗硝酸（弗酸：硝酸＝１：６）
を使用する。この場合、薬液循環により次に処理するウ
ェハへの汚染が懸念されるが、弗硝酸（弗酸：硝酸＝
１：６）を使用すれば、循環溶液内に含まれるＧｅ濃度
が４２ｐｐｍ程度となっても２次汚染は発生しない。ま
た、バイポーラ活性領域を定義する際にシリコン窒化膜
を利用し、裏面エッチの際のストッパとしてもよい。
【００５３】次に、図２（ｂ）に示す工程で、基板の全
面上に、第３のシリコン酸化膜１１３を堆積する。この
時、第３のシリコン酸化膜１１３形成直後に、第３のシ
リコン酸化膜１１３を成膜した半導体製造装置のチュー
ブやチャンバー等を用いてダミーラン工程を実施する。
ここで、ダミーラン工程とは、半導体製造装置のチュー
ブやチャンバー等の内部にウェハを設置しないか、もし
くはダミーウェハ（ダミー基板）を設置した状態で、ダ
ミー膜の堆積や基板の熱処理を実施することを意味す
る。
面上に、第３のシリコン酸化膜１１３を堆積する。この
時、第３のシリコン酸化膜１１３形成直後に、第３のシ
リコン酸化膜１１３を成膜した半導体製造装置のチュー
ブやチャンバー等を用いてダミーラン工程を実施する。
ここで、ダミーラン工程とは、半導体製造装置のチュー
ブやチャンバー等の内部にウェハを設置しないか、もし
くはダミーウェハ（ダミー基板）を設置した状態で、ダ
ミー膜の堆積や基板の熱処理を実施することを意味す
る。
【００５４】次に、図２（ｃ）に示す工程で、基板の主
面側に、レジスト膜１１４を形成し、これをマスクとす
るエッチングにより、真性ベース層１１１の中央部と、
Ｓｉ／ＳｉＧｅ膜１１２との上に第３のシリコン酸化膜
１１３を残す。
面側に、レジスト膜１１４を形成し、これをマスクとす
るエッチングにより、真性ベース層１１１の中央部と、
Ｓｉ／ＳｉＧｅ膜１１２との上に第３のシリコン酸化膜
１１３を残す。
【００５５】次に、図２（ｄ）に示す工程で、基板の全
面上に、Ｐ型の多結晶シリコン膜１１５を堆積した後、
多結晶シリコン膜１１５の上に第４のシリコン酸化膜１
１６を堆積する。
面上に、Ｐ型の多結晶シリコン膜１１５を堆積した後、
多結晶シリコン膜１１５の上に第４のシリコン酸化膜１
１６を堆積する。
【００５６】次に、図３（ａ）に示す工程で、基板の主
面側に、レジスト膜１１７を形成し、これをマスクとす
るエッチングにより、多結晶シリコン膜１１５および第
４のシリコン酸化膜１１６をパターニングする。これに
よって、エミッタ開口部Ａemが形成され、エミッタ開口
部Ａemの底部に第３のシリコン酸化膜１１３の中央部が
露出する。
面側に、レジスト膜１１７を形成し、これをマスクとす
るエッチングにより、多結晶シリコン膜１１５および第
４のシリコン酸化膜１１６をパターニングする。これに
よって、エミッタ開口部Ａemが形成され、エミッタ開口
部Ａemの底部に第３のシリコン酸化膜１１３の中央部が
露出する。
【００５７】次に、図３（ｂ）に示す工程で、基板の全
面上に、第５のシリコン酸化膜１１８を堆積した後、第
５のシリコン酸化膜１１８の上に、例えばＮ型の多結晶
シリコン膜１１９を形成し、第５のシリコン酸化膜１１
８及び多結晶シリコン膜１１９のエッチバックを行なっ
て、エミッタ開口部Ａemの側面上に第５のシリコン酸化
膜１１８及び多結晶シリコン膜１１９をサイドウォール
として残す。
面上に、第５のシリコン酸化膜１１８を堆積した後、第
５のシリコン酸化膜１１８の上に、例えばＮ型の多結晶
シリコン膜１１９を形成し、第５のシリコン酸化膜１１
８及び多結晶シリコン膜１１９のエッチバックを行なっ
て、エミッタ開口部Ａemの側面上に第５のシリコン酸化
膜１１８及び多結晶シリコン膜１１９をサイドウォール
として残す。
【００５８】その後、ウェットエッチを行なって、第３
のシリコン酸化膜１１３のうちエミッタ開口部Ａemの底
部に露出している部分を除去して、真性ベース層１１１
の中央部を露出させる。つまり、第１の多結晶シリコン
膜１０９上に形成されたＳｉ／ＳｉＧｅ膜１１２も露出
する。なお、第５のシリコン酸化膜１１８の端部もウエ
ットエッチ作用を受けて後退する。
のシリコン酸化膜１１３のうちエミッタ開口部Ａemの底
部に露出している部分を除去して、真性ベース層１１１
の中央部を露出させる。つまり、第１の多結晶シリコン
膜１０９上に形成されたＳｉ／ＳｉＧｅ膜１１２も露出
する。なお、第５のシリコン酸化膜１１８の端部もウエ
ットエッチ作用を受けて後退する。
【００５９】次に、図３（ｃ）に示す工程で、基板の全
面上に、Ｎ型の多結晶シリコン膜１２０を形成し、急速
熱処理法（ＲＴＡ）等により熱処理を行なう。これによ
り、多結晶シリコン膜１２０中のＮ型の不純物が真性ベ
ース層１１１に拡散し、エミッタ層１２１が形成され
る。
面上に、Ｎ型の多結晶シリコン膜１２０を形成し、急速
熱処理法（ＲＴＡ）等により熱処理を行なう。これによ
り、多結晶シリコン膜１２０中のＮ型の不純物が真性ベ
ース層１１１に拡散し、エミッタ層１２１が形成され
る。
【００６０】次に、図４（ａ）に示す工程で、基板の主
面側にレジスト膜１２２を形成し、レジスト膜１２２を
マスクとするエッチングにより、多結晶シリコン膜１２
０と第５のシリコン酸化膜１１８と第４のシリコン酸化
膜１１６とをパターニングして、多結晶シリコン膜１２
０をエミッタ引き出し電極とする。
面側にレジスト膜１２２を形成し、レジスト膜１２２を
マスクとするエッチングにより、多結晶シリコン膜１２
０と第５のシリコン酸化膜１１８と第４のシリコン酸化
膜１１６とをパターニングして、多結晶シリコン膜１２
０をエミッタ引き出し電極とする。
【００６１】次に、図４（ｂ）に示す工程で、レジスト
膜１２２を除去した後、基板の主面側に別のレジスト膜
１２３を形成し、レジスト膜をマスクとするエッチング
により、多結晶シリコン膜１１５とＳｉ／ＳｉＧｅ膜１
１２と第１の多結晶シリコン膜１０９を同時にパターニ
ングして、第１の多結晶シリコン膜１０９及びＳｉ／Ｓ
ｉＧｅ膜１１２をベース引き出し電極とする。つまり、
汚染に対して許容レベルの比較的高い配線工程の直前
に、多結晶シリコン膜１１５と汚染物質を含むＳｉ／Ｓ
ｉＧｅ膜１１２と第１の多結晶シリコン膜１０９との３
層を同時にドライエッチングする。
膜１２２を除去した後、基板の主面側に別のレジスト膜
１２３を形成し、レジスト膜をマスクとするエッチング
により、多結晶シリコン膜１１５とＳｉ／ＳｉＧｅ膜１
１２と第１の多結晶シリコン膜１０９を同時にパターニ
ングして、第１の多結晶シリコン膜１０９及びＳｉ／Ｓ
ｉＧｅ膜１１２をベース引き出し電極とする。つまり、
汚染に対して許容レベルの比較的高い配線工程の直前
に、多結晶シリコン膜１１５と汚染物質を含むＳｉ／Ｓ
ｉＧｅ膜１１２と第１の多結晶シリコン膜１０９との３
層を同時にドライエッチングする。
【００６２】次に、図４（ｃ）に示す工程で、基板の主
面側に、層間絶縁膜として第６のシリコン酸化膜１２４
を堆積した後、化学的機械的研磨（ＣＭＰ）法等を用い
て、第６のシリコン酸化膜１２４の表面を平坦化する。
さらに、フォトリソグラフィー及びエッチングにより、
第６のシリコン酸化膜１２４の一部にコンタクト窓を形
成する。最後に、スパッタリングにより、コンタクト窓
内及び第６のシリコン酸化膜１２３上にＡｌ合金膜を堆
積し、その後、フォトリソグラフィー及びエッチングに
よりＡｌ合金膜をパターニングして、プラグを含むＡｌ
配線１２５を形成する。
面側に、層間絶縁膜として第６のシリコン酸化膜１２４
を堆積した後、化学的機械的研磨（ＣＭＰ）法等を用い
て、第６のシリコン酸化膜１２４の表面を平坦化する。
さらに、フォトリソグラフィー及びエッチングにより、
第６のシリコン酸化膜１２４の一部にコンタクト窓を形
成する。最後に、スパッタリングにより、コンタクト窓
内及び第６のシリコン酸化膜１２３上にＡｌ合金膜を堆
積し、その後、フォトリソグラフィー及びエッチングに
よりＡｌ合金膜をパターニングして、プラグを含むＡｌ
配線１２５を形成する。
【００６３】以上の工程により、ヘテロ接合型バイポー
ラトランジスタを備えた半導体装置が完成する。なお、
図１（ａ）〜図４（ｂ）には図示されていないが、半導
体基板１００上には、バイポーラトランジスタとは別
に、ＣＭＯＳデバイスが形成されてもよい。
ラトランジスタを備えた半導体装置が完成する。なお、
図１（ａ）〜図４（ｂ）には図示されていないが、半導
体基板１００上には、バイポーラトランジスタとは別
に、ＣＭＯＳデバイスが形成されてもよい。
【００６４】−本実施形態の効果−
本実施形態によれば、図２（ａ）に示す工程でエピタキ
シャル成長により汚染物質を含む真性ベース層１１１を
形成した直後に、半導体基板１００の裏面に形成された
第１の多結晶シリコン膜１０９上の汚染物質を含むＳｉ
／ＳｉＧｅ膜１１２を裏面ウェットエッチにより除去し
ているので、ステージ，ロボットアームまたは真空ピン
セット等を介した２次汚染を抑制することができる。し
たがって、汚染の可能性のある装置であっても共用化し
うるものが増えるので、高コスト化を回避することがで
きる。
シャル成長により汚染物質を含む真性ベース層１１１を
形成した直後に、半導体基板１００の裏面に形成された
第１の多結晶シリコン膜１０９上の汚染物質を含むＳｉ
／ＳｉＧｅ膜１１２を裏面ウェットエッチにより除去し
ているので、ステージ，ロボットアームまたは真空ピン
セット等を介した２次汚染を抑制することができる。し
たがって、汚染の可能性のある装置であっても共用化し
うるものが増えるので、高コスト化を回避することがで
きる。
【００６５】また、本実施形態によれば、図２（ｂ）に
示す工程で第３のシリコン酸化膜１１３形成直後に、ダ
ミーラン工程を実施しているので、真性ベース層１１１
またはＳｉ／ＳｉＧｅ膜１１２から発生する汚染物質の
炉を介した２次汚染を抑制することができる。
示す工程で第３のシリコン酸化膜１１３形成直後に、ダ
ミーラン工程を実施しているので、真性ベース層１１１
またはＳｉ／ＳｉＧｅ膜１１２から発生する汚染物質の
炉を介した２次汚染を抑制することができる。
【００６６】さらに、ダミーラン工程時のモニタリング
ウェハを元素分析し汚染の有無を確認して、この結果を
工程管理指標として用いることにより、より確実な汚染
管理が可能となる。さらに、これらのデータをデバイス
の種類や製造条件ごとに蓄積しておいて、これらのデー
タを利用することにより、製品の性能バラツキ低減、歩
留まり向上を実現することができる。
ウェハを元素分析し汚染の有無を確認して、この結果を
工程管理指標として用いることにより、より確実な汚染
管理が可能となる。さらに、これらのデータをデバイス
の種類や製造条件ごとに蓄積しておいて、これらのデー
タを利用することにより、製品の性能バラツキ低減、歩
留まり向上を実現することができる。
【００６７】−ダミーランの効果確認のための分析−
ここで、図２（ａ）に示す工程の直後に、ダミーランの
効果を確認するための分析実験を行なった結果について
説明する。この実験では、６８０℃でのＣＶＤにより、
厚み２０ｎｍのＬＰ−ＴＥＯＳ膜（テトラエチルオルソ
シリケートを主原料としたＬＰ−ＣＶＤ法による堆積
膜）を堆積して効果を確認した。
効果を確認するための分析実験を行なった結果について
説明する。この実験では、６８０℃でのＣＶＤにより、
厚み２０ｎｍのＬＰ−ＴＥＯＳ膜（テトラエチルオルソ
シリケートを主原料としたＬＰ−ＣＶＤ法による堆積
膜）を堆積して効果を確認した。
【００６８】８インチシリコンウェハの全面上に、組成
率１５％のゲルマニウムを含むＳｉＧｅ膜を成長させた
ものと共に、モニタリングウェハの全面上にＴＥＯＳ膜
を形成し、これを第１のサンプルとする。次に、このＴ
ＥＯＳ膜の成長後にダミーランを行ない、ダミーランの
後で、別のモニタリングウェハ上に再びＴＥＯＳ膜の堆
積を行ない、これを第２のサンプルとする。
率１５％のゲルマニウムを含むＳｉＧｅ膜を成長させた
ものと共に、モニタリングウェハの全面上にＴＥＯＳ膜
を形成し、これを第１のサンプルとする。次に、このＴ
ＥＯＳ膜の成長後にダミーランを行ない、ダミーランの
後で、別のモニタリングウェハ上に再びＴＥＯＳ膜の堆
積を行ない、これを第２のサンプルとする。
【００６９】そして、第１，第２のサンプルについて、
それぞれ表面のＴＥＯＳ膜を溶解し誘導結合プラズマ分
析装置により元素分析を実施した。その結果、第１のサ
ンプルにおいては、表面に濃度２×１０12・atoms ／ｃ
ｍ2 のゲルマニウムが検出された。しかし、第２のサン
プルにおいては、ゲルマニウムは検出されず、四重極型
質量分析部を有する誘導結合プラズマ質量分析装置の装
置の検出限界値である濃度１×１０9 ・atoms ／ｃｍ2
以下のゲルマニウムしか含まれていないことがわかっ
た。このように、ダミーラン工程により、ゲルマニウム
汚染を防止しうることを確認できた。
それぞれ表面のＴＥＯＳ膜を溶解し誘導結合プラズマ分
析装置により元素分析を実施した。その結果、第１のサ
ンプルにおいては、表面に濃度２×１０12・atoms ／ｃ
ｍ2 のゲルマニウムが検出された。しかし、第２のサン
プルにおいては、ゲルマニウムは検出されず、四重極型
質量分析部を有する誘導結合プラズマ質量分析装置の装
置の検出限界値である濃度１×１０9 ・atoms ／ｃｍ2
以下のゲルマニウムしか含まれていないことがわかっ
た。このように、ダミーラン工程により、ゲルマニウム
汚染を防止しうることを確認できた。
【００７０】したがって、例えばゲルマニウムのような
汚染物質を含む膜が表面に露出している場合、ダミーラ
ン工程が完了するまで次製品を処理しないことにより、
２次汚染を有効に抑制することができる。特に、本実施
形態のように、ＳｉＧｅ膜の堆積工程の後で、ＳｉＧｅ
膜のエピタキシャル成長温度（５５０〜６００℃程度）
に比べて高い温度（６８０℃程度）でＣＶＤを行なっ
て、ＴＥＯＳ膜を堆積する場合には、ＣＶＤを行なって
いる間に、ＳｉＧｅ膜に含まれるゲルマニウムが外方拡
散し易いので、ＬＰ−ＣＶＤ装置の炉が汚染される確率
が高くなる。よって、ＳｉＧｅ膜の成長の後で、ＴＥＯ
Ｓ膜などの酸化膜や窒化膜の堆積前に、ダミーラン工程
を行なうことが好ましい。
汚染物質を含む膜が表面に露出している場合、ダミーラ
ン工程が完了するまで次製品を処理しないことにより、
２次汚染を有効に抑制することができる。特に、本実施
形態のように、ＳｉＧｅ膜の堆積工程の後で、ＳｉＧｅ
膜のエピタキシャル成長温度（５５０〜６００℃程度）
に比べて高い温度（６８０℃程度）でＣＶＤを行なっ
て、ＴＥＯＳ膜を堆積する場合には、ＣＶＤを行なって
いる間に、ＳｉＧｅ膜に含まれるゲルマニウムが外方拡
散し易いので、ＬＰ−ＣＶＤ装置の炉が汚染される確率
が高くなる。よって、ＳｉＧｅ膜の成長の後で、ＴＥＯ
Ｓ膜などの酸化膜や窒化膜の堆積前に、ダミーラン工程
を行なうことが好ましい。
【００７１】また、処理ミスを回避する為に、装置レシ
ピを専用化することも非常に有効な手段である。
ピを専用化することも非常に有効な手段である。
【００７２】加えて、例えばゲルマニウムを含む半導体
基板を処理したことが原因で半導体製造装置にゲルマニ
ウムの汚染が発生した場合でも、例えばＣＨＦ3 を用い
たガスクリーニングやチューブ洗浄により、半導体製造
装置の汚染を取り除いて復旧させることが可能であるこ
とを確認している。ここでの装置の復旧状態とは、四重
極型質量分析部を有する誘導結合プラズマ質量分析装置
でモニタリングウェハを分析した結果、装置の検出限界
値である濃度１×１０9 ・atoms ／ｃｍ2 以下である，
つまり、この検出装置を用いた場合には、ゲルマニウム
が検出されなかった状態を意味する。
基板を処理したことが原因で半導体製造装置にゲルマニ
ウムの汚染が発生した場合でも、例えばＣＨＦ3 を用い
たガスクリーニングやチューブ洗浄により、半導体製造
装置の汚染を取り除いて復旧させることが可能であるこ
とを確認している。ここでの装置の復旧状態とは、四重
極型質量分析部を有する誘導結合プラズマ質量分析装置
でモニタリングウェハを分析した結果、装置の検出限界
値である濃度１×１０9 ・atoms ／ｃｍ2 以下である，
つまり、この検出装置を用いた場合には、ゲルマニウム
が検出されなかった状態を意味する。
【００７３】また、分析装置に関して説明すると、二重
収束型質量分析部を有する誘導結合プラズマ質量分析装
置を使用することが好ましい。その理由は、二重収束型
質量分析法は分解能が高くマトリックス起因のスペクト
ル干渉の影響を受けにくいためである。分析用溶液回収
手法としては、弗酸または弗硝酸といった酸回収溶液を
使用して堆積膜または半導体基板の表面を溶解すること
ができる。そして、汚染物質の溶解度や拡散定数を指標
として判断することが好ましい。
収束型質量分析部を有する誘導結合プラズマ質量分析装
置を使用することが好ましい。その理由は、二重収束型
質量分析法は分解能が高くマトリックス起因のスペクト
ル干渉の影響を受けにくいためである。分析用溶液回収
手法としては、弗酸または弗硝酸といった酸回収溶液を
使用して堆積膜または半導体基板の表面を溶解すること
ができる。そして、汚染物質の溶解度や拡散定数を指標
として判断することが好ましい。
【００７４】また、ダミーラン工程を行なうために用い
られるモニタリングウェハは、チューブ全体の汚染の有
無を確認する意味で、チューブの上部、中央部、下部の
各部に設置されることが好ましい。汚染物質を含む半導
体基板と同時処理した際の汚染量を測定するためには、
モニタリングウェハを汚染物質を含む半導体基板で挟ん
で、チューブに設置することで可能となる。
られるモニタリングウェハは、チューブ全体の汚染の有
無を確認する意味で、チューブの上部、中央部、下部の
各部に設置されることが好ましい。汚染物質を含む半導
体基板と同時処理した際の汚染量を測定するためには、
モニタリングウェハを汚染物質を含む半導体基板で挟ん
で、チューブに設置することで可能となる。
【００７５】また、モニタリングウェハの分析結果を用
いて、ＣＭＯＳデバイス等の次製品を処理できる状態か
否かの判断材料としてもよい。
いて、ＣＭＯＳデバイス等の次製品を処理できる状態か
否かの判断材料としてもよい。
【００７６】−実施形態のその他の効果−
また、本実施形態によれば、図３（ｂ）に示す工程で、
多結晶シリコン膜１１５と汚染物質を含むＳｉ／ＳｉＧ
ｅ膜１１２と第１の多結晶シリコン膜１０９との３層を
同時にドライエッチングしている。このように、汚染に
よる被害レベルの比較的高い配線工程の直前に加工する
ことで、マスター工程における２次汚染を抑制できる。
多結晶シリコン膜１１５と汚染物質を含むＳｉ／ＳｉＧ
ｅ膜１１２と第１の多結晶シリコン膜１０９との３層を
同時にドライエッチングしている。このように、汚染に
よる被害レベルの比較的高い配線工程の直前に加工する
ことで、マスター工程における２次汚染を抑制できる。
【００７７】なお、配線工程の前にエミッタ電極となる
Ｎ型の多結晶シリコン膜１２０上や引き出し電極となる
Ｐ型の多結晶シリコン膜１１５上にシリサイドを形成し
て金属配線との接触抵抗を低減する場合には、汚染によ
る被害レベルが低くないシリサイド工程の直前に汚染物
質を含むＰ型のＳｉ／ＳｉＧｅ膜１１２を加工すること
で、マスター工程における２次汚染を抑制することがで
きる。
Ｎ型の多結晶シリコン膜１２０上や引き出し電極となる
Ｐ型の多結晶シリコン膜１１５上にシリサイドを形成し
て金属配線との接触抵抗を低減する場合には、汚染によ
る被害レベルが低くないシリサイド工程の直前に汚染物
質を含むＰ型のＳｉ／ＳｉＧｅ膜１１２を加工すること
で、マスター工程における２次汚染を抑制することがで
きる。
【００７８】したがって、本実施形態の半導体装置の製
造方法は、ＭＩＳトランジスタを有するＣＭＯＳロジッ
クデバイス等を製造するシリコンデバイスの製造ライン
においてシリコンを主成分とするシリコン系ヘテロデバ
イスを製造する場合に非常に有効な方法である。
造方法は、ＭＩＳトランジスタを有するＣＭＯＳロジッ
クデバイス等を製造するシリコンデバイスの製造ライン
においてシリコンを主成分とするシリコン系ヘテロデバ
イスを製造する場合に非常に有効な方法である。
【００７９】（その他の実施形態）なお、上記実施形態
においては、ヘテロ接合型バイポーラトランジスタのう
ち、特にＮＰＮトランジスタを例にして説明したが、本
発明はＰＮＰトランジスタまたはヘテロ接合型のＭＩＳ
トランジスタにも適用することができる。
においては、ヘテロ接合型バイポーラトランジスタのう
ち、特にＮＰＮトランジスタを例にして説明したが、本
発明はＰＮＰトランジスタまたはヘテロ接合型のＭＩＳ
トランジスタにも適用することができる。
【００８０】さらに、本発明は、ヘテロ接合型バイポー
ラトランジスタと、ＳｉＭＩＳトランジスタとの混載デ
バイス、あるいは、ヘテロ接合型バイポーラトランジス
タとＳｉ／ＳｉＧｅヘテロ接合部を有するＭＩＳトラン
ジスタとの混載デバイスにも適用することができる。
ラトランジスタと、ＳｉＭＩＳトランジスタとの混載デ
バイス、あるいは、ヘテロ接合型バイポーラトランジス
タとＳｉ／ＳｉＧｅヘテロ接合部を有するＭＩＳトラン
ジスタとの混載デバイスにも適用することができる。
【００８１】また、本発明は、当該バイポーラトランジ
スタ以外の他のデバイスの汚染物質を含む半導体デバイ
スに適用することにより、上述の実施形態で説明した効
果を発揮することができる。例えば、バイポーラトラン
ジスタの場合、Ｐ型の真性ベースはＳｉであってもよ
い。
スタ以外の他のデバイスの汚染物質を含む半導体デバイ
スに適用することにより、上述の実施形態で説明した効
果を発揮することができる。例えば、バイポーラトラン
ジスタの場合、Ｐ型の真性ベースはＳｉであってもよ
い。
【００８２】また、上記各実施形態におけるＳｉＧｅベ
ース層に代えて、ＳｉＧｅＣベース層またはＳｉＣベー
ス層を備えた半導体装置においても、本発明の効果を発
揮することができる。すなわち、本発明は、Ｓｉ1-x-y
Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ＞０）
を有する半導体装置全般に適用することができる。
ース層に代えて、ＳｉＧｅＣベース層またはＳｉＣベー
ス層を備えた半導体装置においても、本発明の効果を発
揮することができる。すなわち、本発明は、Ｓｉ1-x-y
Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ＞０）
を有する半導体装置全般に適用することができる。
【００８３】さらに、上記実施形態において、半導体基
板としてあらかじめ汚染物質を含むエピタキシャル層
（バイポーラトランジスタにおいては、コレクタ層にな
る）を有する半導体基板を用いてもよい。
板としてあらかじめ汚染物質を含むエピタキシャル層
（バイポーラトランジスタにおいては、コレクタ層にな
る）を有する半導体基板を用いてもよい。
【００８４】また、上記実施形態においては、図１
（ａ）に示す工程で、Ｎ型の埋め込み層１０１を形成し
た後に、比較的製造コストの高いin-situ ドープによっ
てＮ型のエピタキシャル層１０２を形成したが、in-sit
u ドープに代えてエピタキシャル成長後に高エネルギー
注入を行なってもよい。その場合、エピタキシャル工程
の製造コストの削減が可能となる。
（ａ）に示す工程で、Ｎ型の埋め込み層１０１を形成し
た後に、比較的製造コストの高いin-situ ドープによっ
てＮ型のエピタキシャル層１０２を形成したが、in-sit
u ドープに代えてエピタキシャル成長後に高エネルギー
注入を行なってもよい。その場合、エピタキシャル工程
の製造コストの削減が可能となる。
【００８５】また、上記実施形態において、シリコン酸
化膜で構成される絶縁膜は、シリコン酸化膜に代えてシ
リコン窒化膜を用いてもよい。また、図１（ａ）に示す
工程で、深いトレンチの表面部を酸化した後に、深いト
レンチを多結晶シリコン膜１０３で充填したが、多結晶
シリコン膜１０３に代えてシリコン酸化膜で深いトレン
チを充填してもよい。
化膜で構成される絶縁膜は、シリコン酸化膜に代えてシ
リコン窒化膜を用いてもよい。また、図１（ａ）に示す
工程で、深いトレンチの表面部を酸化した後に、深いト
レンチを多結晶シリコン膜１０３で充填したが、多結晶
シリコン膜１０３に代えてシリコン酸化膜で深いトレン
チを充填してもよい。
【００８６】また、図４（ｃ）に示す工程では、層間絶
縁膜である第６のシリコン酸化膜１２４の平坦化にはＣ
ＭＰを用いたが、ＣＭＰに代えてエッチバック法を用い
てもよく、また、流動性の層間絶縁膜（ＢＰＳＧ膜な
ど）を堆積した後、熱処理によりリフローさせて平坦化
してもよい。また、必ずしも平坦化を行なう必要はな
い。
縁膜である第６のシリコン酸化膜１２４の平坦化にはＣ
ＭＰを用いたが、ＣＭＰに代えてエッチバック法を用い
てもよく、また、流動性の層間絶縁膜（ＢＰＳＧ膜な
ど）を堆積した後、熱処理によりリフローさせて平坦化
してもよい。また、必ずしも平坦化を行なう必要はな
い。
【００８７】また、上記実施形態では、プラグ部分を含
む広義の配線全体をＡｌ合金により構成したが、例え
ば、Ｗプラグと狭義のアルミニウム配線とを併用しても
よい。さらに、ＴｉまたはＣｕ等のＡｌ以外の金属ある
いはその合金により、配線やプラグを構成してもよい。
む広義の配線全体をＡｌ合金により構成したが、例え
ば、Ｗプラグと狭義のアルミニウム配線とを併用しても
よい。さらに、ＴｉまたはＣｕ等のＡｌ以外の金属ある
いはその合金により、配線やプラグを構成してもよい。
【００８８】さらに、上記の実施形態におけるプロセス
の種類については、例えば酸化膜を形成する際の熱酸化
とＣＶＤ、エッチングする際のドライエッチとウェット
エッチのように、互換性のあるプロセスであれば、上記
実施形態のプロセスを変更してもよい。
の種類については、例えば酸化膜を形成する際の熱酸化
とＣＶＤ、エッチングする際のドライエッチとウェット
エッチのように、互換性のあるプロセスであれば、上記
実施形態のプロセスを変更してもよい。
【００８９】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、ＳｉとＳｉ以外のIV族元素とを含む半導体層が裏面
に形成される場合にはそれを除去し、あるいはダミーラ
ンを行なうようにしたので、汚染物質を含む半導体装置
の各要素への汚染や、２次汚染の発生を抑制することが
できる。
ば、ＳｉとＳｉ以外のIV族元素とを含む半導体層が裏面
に形成される場合にはそれを除去し、あるいはダミーラ
ンを行なうようにしたので、汚染物質を含む半導体装置
の各要素への汚染や、２次汚染の発生を抑制することが
できる。
【図１】本発明の実施形態における半導体装置の製造工
程のうちコレクタ開口部を形成するまでの工程を示す断
面図である。
程のうちコレクタ開口部を形成するまでの工程を示す断
面図である。
【図２】本発明の実施形態における半導体装置の製造工
程のうちベース層をエピタキシャル成長させる工程か
ら、第４のシリコン酸化膜を形成するまでの工程を示す
断面図である。
程のうちベース層をエピタキシャル成長させる工程か
ら、第４のシリコン酸化膜を形成するまでの工程を示す
断面図である。
【図３】本発明の実施形態における半導体装置の製造工
程のうちエミッタ開口部を形成する工程から、エミッタ
層への不純物の拡散を行なうまでの工程を示す断面図で
ある。
程のうちエミッタ開口部を形成する工程から、エミッタ
層への不純物の拡散を行なうまでの工程を示す断面図で
ある。
【図４】本発明の実施形態における半導体装置の製造工
程のうちエミッタ引き出し電極を形成する工程から、配
線を形成するまでの工程を示す断面図である。
程のうちエミッタ引き出し電極を形成する工程から、配
線を形成するまでの工程を示す断面図である。
【図５】従来の半導体装置の製造工程のうちコレクタ開
口部を形成するまでの工程を示す断面図である。
口部を形成するまでの工程を示す断面図である。
【図６】従来の半導体装置の製造工程のうちベース層を
エピタキシャル成長させる工程から、第４のシリコン酸
化膜を形成するまでの工程を示す断面図である。
エピタキシャル成長させる工程から、第４のシリコン酸
化膜を形成するまでの工程を示す断面図である。
【図７】従来の半導体装置の製造工程のうちエミッタ開
口部を形成する工程から、エミッタ層への不純物の拡散
を行なうまでの工程を示す断面図である。
口部を形成する工程から、エミッタ層への不純物の拡散
を行なうまでの工程を示す断面図である。
【図８】従来の半導体装置の製造工程のうちエミッタ引
き出し電極を形成する工程から、配線を形成するまでの
工程を示す断面図である。
き出し電極を形成する工程から、配線を形成するまでの
工程を示す断面図である。
１００ 半導体基板
１０１ 埋め込み層
１０２ エピタキシャル層
１０３ 多結晶シリコン膜
１０４ レジスト膜
１０５ シャロートレンチ
１０６ 第１のシリコン酸化膜
１０７ コレクタ引き出し層
１０８ 第２のシリコン酸化膜
１０９ 第１の多結晶シリコン膜
１１０ レジスト膜
１１１ 真性ベース層
１１２ シリコン膜
１１３ 第３のシリコン酸化膜
１１４ レジスト膜
１１５ 多結晶シリコン膜
１１６ 第４のシリコン酸化膜
１１７ レジスト膜
１１８ 第５のシリコン酸化膜
１１９ 多結晶シリコン膜
１２０ 多結晶シリコン膜
１２１ エミッタ層
１２２ レジスト膜
１２３ レジスト膜
１２４ 第６のシリコン酸化膜
１２５ Ａｌ配線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１５年２月２８日（２００３．２．２
８）
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項８】 ＳｉとＳｉ以外のIV族元素とを含む半導
体層を有する半導体装置の製造方法であって、 基板の全面上に、上記半導体層を形成する工程（ａ）
と、 上記工程（ａ）の後で、Ｓｉを含み，Ｓｉ以外のIV族元
素を含まない半導体装置を製造する工程の一部で用いら
れる容器を用いて、上記半導体層の加熱を伴う処理を行
なう工程（ｂ）と、 上記工程（ｂ）の後、上記容器内でダミーランを行なう
工程（ｃ）とを含む半導体装置の製造方法。
体層を有する半導体装置の製造方法であって、 基板の全面上に、上記半導体層を形成する工程（ａ）
と、 上記工程（ａ）の後で、Ｓｉを含み，Ｓｉ以外のIV族元
素を含まない半導体装置を製造する工程の一部で用いら
れる容器を用いて、上記半導体層の加熱を伴う処理を行
なう工程（ｂ）と、 上記工程（ｂ）の後、上記容器内でダミーランを行なう
工程（ｃ）とを含む半導体装置の製造方法。
【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 上記工程（ｂ）は、上記工程（ａ）よりも高温で行なわ
れることを特徴とする半導体装置の製造方法。
おいて、 上記工程（ｂ）は、上記工程（ａ）よりも高温で行なわ
れることを特徴とする半導体装置の製造方法。
【請求項１０】 請求項８又は９記載の半導体装置の製
造方法において、 上記容器は、膜の堆積または基板の熱処理に用いられる
チャンバ、及び膜の堆積または基板の熱処理に用いられ
るチューブのいずれかであることを特徴とする半導体装
置の製造方法。
造方法において、 上記容器は、膜の堆積または基板の熱処理に用いられる
チャンバ、及び膜の堆積または基板の熱処理に用いられ
るチューブのいずれかであることを特徴とする半導体装
置の製造方法。
【請求項１１】 請求項８〜１０のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ｃ）では、上記容器内にダミーウェハを設置
した状態で行なわれることを特徴とする半導体装置の製
造方法。
記載の半導体装置の製造方法において、 上記工程（ｃ）では、上記容器内にダミーウェハを設置
した状態で行なわれることを特徴とする半導体装置の製
造方法。
【請求項１２】 請求項１１記載の半導体装置の製造方
法において、 上記工程（ｃ）の後で、上記ダミーウェハ又はダミーウ
ェハ上に堆積された膜の元素分析を行なって、上記Ｓｉ
以外のIV族元素の有無を確認する工程をさらに含むこと
を特徴とする半導体装置の製造方法。
法において、 上記工程（ｃ）の後で、上記ダミーウェハ又はダミーウ
ェハ上に堆積された膜の元素分析を行なって、上記Ｓｉ
以外のIV族元素の有無を確認する工程をさらに含むこと
を特徴とする半導体装置の製造方法。
【請求項１３】 請求項１〜１２のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ａ）では、上記半導体層として、少なくとも
一部にＳｉ1-x-y Ｇｅ x Ｃy 層（０≦ｘ≦１，０≦ｙ≦
１，ｘ＋ｙ＞０）を含む半導体層を形成することを特徴
とする半導体装置の製造方法。
記載の半導体装置の製造方法において、 上記工程（ａ）では、上記半導体層として、少なくとも
一部にＳｉ1-x-y Ｇｅ x Ｃy 層（０≦ｘ≦１，０≦ｙ≦
１，ｘ＋ｙ＞０）を含む半導体層を形成することを特徴
とする半導体装置の製造方法。
【請求項１４】 請求項１〜１３のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ｂ）の後で、配線を形成する工程と、 上記半導体層を、上記配線を形成する工程の直前にパタ
ーニングする工程とをさらに含むことを特徴とする半導
体装置の製造方法。
記載の半導体装置の製造方法において、 上記工程（ｂ）の後で、配線を形成する工程と、 上記半導体層を、上記配線を形成する工程の直前にパタ
ーニングする工程とをさらに含むことを特徴とする半導
体装置の製造方法。
【請求項１５】 請求項１〜１３のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ｂ）の後で、上記半導体層の一部にシリサイ
ド層を形成する工程と、 上記半導体層を、上記シリサイドを形成する工程の直前
にパターニングする工程とをさらに含むことを特徴とす
る半導体装置の製造方法。
記載の半導体装置の製造方法において、 上記工程（ｂ）の後で、上記半導体層の一部にシリサイ
ド層を形成する工程と、 上記半導体層を、上記シリサイドを形成する工程の直前
にパターニングする工程とをさらに含むことを特徴とす
る半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】次に、図８（ａ）に示す工程で、基板の主
面側に、レジスト膜２２２を形成し、レジスト膜２２２
をマスクとするエッチングにより、多結晶シリコン膜２
２０と第５のシリコン酸化膜２１８と第４のシリコン酸
化膜２１６とをパターニングして、多結晶シリコン膜２
２０をエミッタ引き出し電極とする。この時、第２のシ
リコン酸化膜２０８上に形成されている第１の多結晶シ
リコン膜２０９及びＳｉ／ＳｉＧｅ膜２１２も同時にパ
ターニングされて、第１の多結晶シリコン膜２０９及び
多結晶シリコン膜２１５がベース引き出し電極となる。
面側に、レジスト膜２２２を形成し、レジスト膜２２２
をマスクとするエッチングにより、多結晶シリコン膜２
２０と第５のシリコン酸化膜２１８と第４のシリコン酸
化膜２１６とをパターニングして、多結晶シリコン膜２
２０をエミッタ引き出し電極とする。この時、第２のシ
リコン酸化膜２０８上に形成されている第１の多結晶シ
リコン膜２０９及びＳｉ／ＳｉＧｅ膜２１２も同時にパ
ターニングされて、第１の多結晶シリコン膜２０９及び
多結晶シリコン膜２１５がベース引き出し電極となる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】その後、ウェットエッチを行なって、第３
のシリコン酸化膜１１３のうちエミッタ開口部Ａemの底
部に露出している部分を除去して、真性ベース層１１１
の中央部を露出させる。なお、第５のシリコン酸化膜１
１８の端部もウエットエッチ作用を受けて後退する。
のシリコン酸化膜１１３のうちエミッタ開口部Ａemの底
部に露出している部分を除去して、真性ベース層１１１
の中央部を露出させる。なお、第５のシリコン酸化膜１
１８の端部もウエットエッチ作用を受けて後退する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】次に、図４（ｂ）に示す工程で、レジスト
膜１２２を除去した後、基板の主面側に別のレジスト膜
１２３を形成し、レジスト膜をマスクとするエッチング
により、多結晶シリコン膜１１５とＳｉ／ＳｉＧｅ膜１
１２と第１の多結晶シリコン膜１０９を同時にパターニ
ングして、第１の多結晶シリコン膜１０９，Ｓｉ／Ｓｉ
Ｇｅ膜１１２及び多結晶シリコン膜１１５をベース引き
出し電極とする。つまり、汚染に対して許容レベルの比
較的高い配線工程の直前に、多結晶シリコン膜１１５と
汚染物質を含むＳｉ／ＳｉＧｅ膜１１２と第１の多結晶
シリコン膜１０９との３層を同時にドライエッチングす
る。
膜１２２を除去した後、基板の主面側に別のレジスト膜
１２３を形成し、レジスト膜をマスクとするエッチング
により、多結晶シリコン膜１１５とＳｉ／ＳｉＧｅ膜１
１２と第１の多結晶シリコン膜１０９を同時にパターニ
ングして、第１の多結晶シリコン膜１０９，Ｓｉ／Ｓｉ
Ｇｅ膜１１２及び多結晶シリコン膜１１５をベース引き
出し電極とする。つまり、汚染に対して許容レベルの比
較的高い配線工程の直前に、多結晶シリコン膜１１５と
汚染物質を含むＳｉ／ＳｉＧｅ膜１１２と第１の多結晶
シリコン膜１０９との３層を同時にドライエッチングす
る。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 浅井 明
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 青木 成剛
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 4M106 AA01 AA10 CA41 DH01
5F003 AP04 BB04 BB07 BC07 BE07
BF06 BF90 BH18 BM01 BP11
BP33 BP94 BZ02
5F043 AA10 AA18 BB03 BB12 DD12
EE21 GG10
Claims (13)
- 【請求項１】 ＳｉとＳｉ以外のIV族元素とを含む半導
体層を有する半導体装置の製造方法であって、 基板の全面上に、上記半導体層を形成する工程（ａ）
と、 上記工程（ａ）に続いて、上記工程（ａ）で形成された
半導体層のうち，上記基板の裏面に位置する部分を除去
する工程（ｂ）とを含む半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ｂ）は、弗酸と硝酸とを含む混合液を用いた
ウェットエッチングにより行なわれることを特徴とする
半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 上記工程（ａ）では、上記半導体層として、少なくとも
一部にＳｉ1-x-y Ｇｅ x Ｃy 層（０≦ｘ≦１，０≦ｙ≦
１，ｘ＋ｙ＞０）を含む半導体層を形成することを特徴
とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 上記工程（ａ）では、上記半導体層として、上記Ｓｉ
1-x-y Ｇｅx Ｃy 層とＳｉ層とを順に積層してなる積層
膜を形成することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｂ）の後、容器内で上記半導体層の加熱を伴
う処理を行なう工程と、 上記加熱を伴う処理の後で、上記容器内でダミーランを
行なう工程とをさらに含むことを特徴とする半導体装置
の製造方法。 - 【請求項６】 ＳｉとＳｉ以外のIV族元素とを含む半導
体層を有する半導体装置の製造方法であって、 基板の全面上に、上記半導体層を形成する工程（ａ）
と、 上記工程（ａ）の後で、Ｓｉを含み，Ｓｉ以外のIV族元
素を含まない半導体装置を製造する工程の一部で用いら
れる容器を用いて、上記半導体層の加熱を伴う処理を行
なう工程（ｂ）と、 上記工程（ｂ）の後、上記容器内でダミーランを行なう
工程（ｃ）とを含む半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 上記工程（ｂ）は、上記工程（ａ）よりも高温で行なわ
れることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７又は８記載の半導体装置の製造
方法において、 上記容器は、膜の堆積または基板の熱処理に用いられる
チャンバ、及び膜の堆積または基板の熱処理に用いられ
るチューブのいずれかであることを特徴とする半導体装
置の製造方法。 - 【請求項９】 請求項６〜８のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｃ）では、上記容器内にダミーウェハを設置
した状態で行なわれることを特徴とする半導体装置の製
造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 上記工程（ｃ）の後で、上記ダミーウェハ又はダミーウ
ェハ上に堆積された膜の元素分析を行なって、上記Ｓｉ
以外のIV族元素の有無を確認する工程をさらに含むこと
を特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１〜１０のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ａ）では、上記半導体層として、少なくとも
一部にＳｉ1-x-y Ｇｅ x Ｃy 層（０≦ｘ≦１，０≦ｙ≦
１，ｘ＋ｙ＞０）を含む半導体層を形成することを特徴
とする半導体装置の製造方法。 - 【請求項１２】 請求項１〜１１のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ｂ）の後で、配線を形成する工程と、 上記半導体層を、上記配線を形成する工程の直前にパタ
ーニングする工程とをさらに含むことを特徴とする半導
体装置の製造方法。 - 【請求項１３】 請求項１〜１１のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ｂ）の後で、上記半導体層の一部にシリサイ
ド層を形成する工程と、 上記半導体層を、上記シリサイドを形成する工程の直前
にパターニングする工程とをさらに含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099163A JP2003297848A (ja) | 2002-04-01 | 2002-04-01 | 半導体装置の製造方法 |
| CNB031204023A CN1315164C (zh) | 2002-04-01 | 2003-03-13 | 半导体器件的制造方法 |
| US10/396,505 US7109095B2 (en) | 2002-04-01 | 2003-03-26 | Method for fabricating semiconductor device |
| TW092107111A TWI272651B (en) | 2002-04-01 | 2003-03-28 | Method for fabricating semiconductor device |
| EP05018537A EP1605076A3 (en) | 2002-04-01 | 2003-03-31 | Method for preventing contamination during the fabrication of a semiconductor device |
| EP03007306A EP1351282A3 (en) | 2002-04-01 | 2003-03-31 | Method for preventing contamination during the fabrication of a semiconductor device |
Applications Claiming Priority (1)
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