JP2766992B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 半導体装置の製造方法、特に貼合わせSOI（シリコン
・オン・インシュレータ）基板用ウエハの作製方法に関
し、 エピウエハをシリコンウエハに貼合わせてSOI構造を
作るにおいて、エピウエハの不純物プロファイルを劣化
させことなく、また薄膜化後のエピウエハのシリコン層
に応力を発生させることなく、良好な接着と接着面での
良好な、すなわちリーク電流の発生などがない界面特性
を得ることのできるSOI基板用ウエハの製造方法を提供
することを目的とし、 表面に酸化膜を形成した２枚のシリコンウエハを重ね
合わせ、熱処理により接着し、しかる後に片方のシリコ
ンウエハを薄膜化してシリコン・オン・インシュレータ
（SOI）構造を作る貼合わせSOI基板の形成において、素
子側用エピウエハの表面の自然酸化膜を弗酸中で除去
し、次いで該エピウエハに該エピウエハを大気にさらす
ことなく酸化膜を形成することを特徴とする半導体装置
の製造方法を含み構成する。
・オン・インシュレータ）基板用ウエハの作製方法に関
し、 エピウエハをシリコンウエハに貼合わせてSOI構造を
作るにおいて、エピウエハの不純物プロファイルを劣化
させことなく、また薄膜化後のエピウエハのシリコン層
に応力を発生させることなく、良好な接着と接着面での
良好な、すなわちリーク電流の発生などがない界面特性
を得ることのできるSOI基板用ウエハの製造方法を提供
することを目的とし、 表面に酸化膜を形成した２枚のシリコンウエハを重ね
合わせ、熱処理により接着し、しかる後に片方のシリコ
ンウエハを薄膜化してシリコン・オン・インシュレータ
（SOI）構造を作る貼合わせSOI基板の形成において、素
子側用エピウエハの表面の自然酸化膜を弗酸中で除去
し、次いで該エピウエハに該エピウエハを大気にさらす
ことなく酸化膜を形成することを特徴とする半導体装置
の製造方法を含み構成する。
本発明は半導体装置の製造方法、特に貼合わせSOI
（シリコン・オン・インシュレータ）基板用ウエハの作
製方法に関する。
（シリコン・オン・インシュレータ）基板用ウエハの作
製方法に関する。
表面に酸化膜を形成したシリコン（Si）ウエハを重ね
合わせ、熱処理によって接着し、しかる後に片方のウエ
ハ（素子形成基板）を薄膜化する貼合わせSOI基板と呼
称される基板は、高性能LSIを形成するための基板とし
て有効なものとして着目され研究されている。本発明は
かかる貼合わせSOI基板に用いるウエハの製造方法に関
する。
合わせ、熱処理によって接着し、しかる後に片方のウエ
ハ（素子形成基板）を薄膜化する貼合わせSOI基板と呼
称される基板は、高性能LSIを形成するための基板とし
て有効なものとして着目され研究されている。本発明は
かかる貼合わせSOI基板に用いるウエハの製造方法に関
する。
SOI構造基板では、デバイス（素子）を形成するシリ
コン層が薄い方が利点が大きい。すなわち、当該シリコ
ン層を薄くすることによってpn接合の寄生容量（Ｃ）を
減少させデバイスの動作速度を高めることができる。従
来知られたSOI貼合わせ法では、それぞれ表面に酸化膜
が形成された２枚のシリコンウエハを貼合わせ、素子を
形成すべき素子側基板を研削と研磨によって例えば３μ
ｍ程度の厚さのものとし、そこに素子を形成した。この
程度までの薄さにまでウエハを薄くすることは研削、研
磨で可能であったが、素子側基板を１μｍまたそれ以下
の薄さに形成しようとすれば、残すウエハの厚さが余り
にも薄いので、従来の研削、研磨技術では実施すること
ができなくなり、選択エッチングによって素子側基板を
薄くする技術が開発された。
コン層が薄い方が利点が大きい。すなわち、当該シリコ
ン層を薄くすることによってpn接合の寄生容量（Ｃ）を
減少させデバイスの動作速度を高めることができる。従
来知られたSOI貼合わせ法では、それぞれ表面に酸化膜
が形成された２枚のシリコンウエハを貼合わせ、素子を
形成すべき素子側基板を研削と研磨によって例えば３μ
ｍ程度の厚さのものとし、そこに素子を形成した。この
程度までの薄さにまでウエハを薄くすることは研削、研
磨で可能であったが、素子側基板を１μｍまたそれ以下
の薄さに形成しようとすれば、残すウエハの厚さが余り
にも薄いので、従来の研削、研磨技術では実施すること
ができなくなり、選択エッチングによって素子側基板を
薄くする技術が開発された。
ところで、シリコン層が例えば0.5μｍ程度と薄くな
ると、当該シリコン層の表面も素子の一部となる。第５
図は従来技術によるMOS FETの構成を示す概略図で、従
来は、数μｍの厚さのシリコン層51にソース、ドレイン
52、ゲート53を作成した。
ると、当該シリコン層の表面も素子の一部となる。第５
図は従来技術によるMOS FETの構成を示す概略図で、従
来は、数μｍの厚さのシリコン層51にソース、ドレイン
52、ゲート53を作成した。
このようなデバイスでは、ソース、ドレイン52の下に
は厚いシリコン層があるため、シリコン層51とSiO2膜54
との界面については特に問題はなかった。
は厚いシリコン層があるため、シリコン層51とSiO2膜54
との界面については特に問題はなかった。
第４図は後述する本発明の応用例であるｎチャネルMO
S FETの断面図で、図中、41は支持基板、42は酸化膜、
43は接着界面、44はシリコン層、45はソースとドレイ
ン、46はゲート酸化膜、47はゲートである。0.5μｍ程
度のきわめて薄いシリコン層44は、支持基板（シリコン
ウエハ）41に酸化膜42を介して貼合わされ、シリコン層
44に酸化膜42に達するソース、ドレイン45の拡散層が形
成されている。このような構造においては、酸化膜42は
MOS FETの一部を構成すると考えてよく、シリコン層44
と酸化膜42の接着界面43における特性が重要になる。す
なわち、シリコン層44と酸化膜42との接着界面43になん
らかの欠陥があれば、それはMOS FETのリーク電流の原
因となったり、素子の耐圧の低下を示したりする。そこ
で、シリコン層44と酸化膜42との接着界面の品質は、確
定された技術によってシリコンウエハ表面に形成された
熱酸化膜／シリコン層の構造の場合と同程度の界面品質
が要求される。
S FETの断面図で、図中、41は支持基板、42は酸化膜、
43は接着界面、44はシリコン層、45はソースとドレイ
ン、46はゲート酸化膜、47はゲートである。0.5μｍ程
度のきわめて薄いシリコン層44は、支持基板（シリコン
ウエハ）41に酸化膜42を介して貼合わされ、シリコン層
44に酸化膜42に達するソース、ドレイン45の拡散層が形
成されている。このような構造においては、酸化膜42は
MOS FETの一部を構成すると考えてよく、シリコン層44
と酸化膜42の接着界面43における特性が重要になる。す
なわち、シリコン層44と酸化膜42との接着界面43になん
らかの欠陥があれば、それはMOS FETのリーク電流の原
因となったり、素子の耐圧の低下を示したりする。そこ
で、シリコン層44と酸化膜42との接着界面の品質は、確
定された技術によってシリコンウエハ表面に形成された
熱酸化膜／シリコン層の構造の場合と同程度の界面品質
が要求される。
本出願人が開発した貼合わせSOI基板では、選択エッ
チングによってSOI基板（素子側基板）を薄膜化してい
る。この場合、素子側基板として、高抵抗率シリコン層
／低抵抗率シリコン基板の構造のエピタキシャルウエハ
（エピウエハ）が必要となる。これを第３図を参照して
説明すると、先ず同図（ａ）に示される低抵抗率シリコ
ンウエハ（シリコン基板）31を用意する。このシリコン
ウエハ31上に高抵抗率のシリコン層32をエピタキシャル
成長する（同図（ｂ））。次に、高抵抗率シリコン層32
を、支持側基板（ウエハ）33の表面に形成されたSiO2膜
34に同図（ｃ）に示されるように貼合わせる。次いで、
選択エッチングで、低抵抗率のシリコンウエハ31を除去
し、高抵抗率のシリコン層32のみをSiO2膜34上に残す
（同図（ｄ））。
チングによってSOI基板（素子側基板）を薄膜化してい
る。この場合、素子側基板として、高抵抗率シリコン層
／低抵抗率シリコン基板の構造のエピタキシャルウエハ
（エピウエハ）が必要となる。これを第３図を参照して
説明すると、先ず同図（ａ）に示される低抵抗率シリコ
ンウエハ（シリコン基板）31を用意する。このシリコン
ウエハ31上に高抵抗率のシリコン層32をエピタキシャル
成長する（同図（ｂ））。次に、高抵抗率シリコン層32
を、支持側基板（ウエハ）33の表面に形成されたSiO2膜
34に同図（ｃ）に示されるように貼合わせる。次いで、
選択エッチングで、低抵抗率のシリコンウエハ31を除去
し、高抵抗率のシリコン層32のみをSiO2膜34上に残す
（同図（ｄ））。
ここで、前記したエピウエハの高抵抗率シリコン層32
の表面に酸化膜が形成されていない場合、その表面は平
坦でなく、その表面とSiO2膜34との接着面が界面になる
ために良好な界面特性が得られない。従って、高抵抗率
シリコン層32と下地酸化膜（SiO2膜34）との界面特性を
向上させるには、予めエピウエハの表面、すなわち高抵
抗率シリコン層32の表面を酸化、例えば熱酸化させてお
く必要がある。通常の電気炉による熱酸化では、均一で
強固な接着を得るのに十分平坦な酸化膜を得るために
は、少なくとも0.5μｍ以上の膜厚の酸化膜を形成する
必要があり、1000℃で２時間以上というような高温、長
時間の熱酸化を行っている。
の表面に酸化膜が形成されていない場合、その表面は平
坦でなく、その表面とSiO2膜34との接着面が界面になる
ために良好な界面特性が得られない。従って、高抵抗率
シリコン層32と下地酸化膜（SiO2膜34）との界面特性を
向上させるには、予めエピウエハの表面、すなわち高抵
抗率シリコン層32の表面を酸化、例えば熱酸化させてお
く必要がある。通常の電気炉による熱酸化では、均一で
強固な接着を得るのに十分平坦な酸化膜を得るために
は、少なくとも0.5μｍ以上の膜厚の酸化膜を形成する
必要があり、1000℃で２時間以上というような高温、長
時間の熱酸化を行っている。
上記の熱処理中に低抵抗率のシリコンウエハ31からエ
ピタキシャル成長した高抵抗率シリコン層32にドーパン
トが拡散し、不純物分布が、前には階段的であったもの
がなだらかになり、このため、選択エッチングにおいて
平均的にエッチングされず、均一な膜厚の高抵抗率シリ
コン層32を得ることができなくなる。さらに、シリコン
とシリコン酸化膜（SiO2膜）は、熱膨張係数が１桁以上
も異なるため、上記のように選択エッチングによって薄
膜化すると、酸化膜34とシリコン基板31のバランスがく
ずれ、変形しようとする力がシリコン層32に発生し、そ
のために、接着面でシリコンの層SiO2/Siが剥離する場
合がある。
ピタキシャル成長した高抵抗率シリコン層32にドーパン
トが拡散し、不純物分布が、前には階段的であったもの
がなだらかになり、このため、選択エッチングにおいて
平均的にエッチングされず、均一な膜厚の高抵抗率シリ
コン層32を得ることができなくなる。さらに、シリコン
とシリコン酸化膜（SiO2膜）は、熱膨張係数が１桁以上
も異なるため、上記のように選択エッチングによって薄
膜化すると、酸化膜34とシリコン基板31のバランスがく
ずれ、変形しようとする力がシリコン層32に発生し、そ
のために、接着面でシリコンの層SiO2/Siが剥離する場
合がある。
上記した熱酸化の後の第３図（ｄ）に示したSOIの構
造は第３図（ｅ）に拡大した断面図で示され、図中、35
と36は、熱酸化によってシリコン層32とシリコンウエハ
33の裏面にそれぞれ形成されたSiO2膜である。そして、
素子を形成するには、同図にみて上方から１点鎖線のと
ころまでを除去する。シリコンウエハ33の厚さは例えば
625μｍのものであり、素子を形成するシリコン層32の
厚さは1.0μｍ以下、例えば0.5μｍのものである。その
結果、第３図（ｅ）の１点鎖線から下の部分が全体とし
て反ってシリコン層32に応力が加えられる問題があるだ
けでなく、矢印Ｉで示す部分では、上方に凹に反って、
シリコン層32が剥離されることがある。この傾向は、シ
リコン層32が薄くなるにつれて顕著になり、薄膜SOI基
板作製における最大の問題となっている。
造は第３図（ｅ）に拡大した断面図で示され、図中、35
と36は、熱酸化によってシリコン層32とシリコンウエハ
33の裏面にそれぞれ形成されたSiO2膜である。そして、
素子を形成するには、同図にみて上方から１点鎖線のと
ころまでを除去する。シリコンウエハ33の厚さは例えば
625μｍのものであり、素子を形成するシリコン層32の
厚さは1.0μｍ以下、例えば0.5μｍのものである。その
結果、第３図（ｅ）の１点鎖線から下の部分が全体とし
て反ってシリコン層32に応力が加えられる問題があるだ
けでなく、矢印Ｉで示す部分では、上方に凹に反って、
シリコン層32が剥離されることがある。この傾向は、シ
リコン層32が薄くなるにつれて顕著になり、薄膜SOI基
板作製における最大の問題となっている。
そこで本発明は、エピウエハをシリコンウエハに貼合
わせてSOI構造を作るにおいて、エピウエハの不純物プ
ロファイルを劣化させることなく、また薄膜化後のエピ
ウエハのシリコン層に応力を発生させることなく、良好
な接着と接着面での良好な、すなわちリーク電流の発生
などがない界面特性を得ることのできるSOI基板用ウエ
ハの作製方法を提供することを目的とする。
わせてSOI構造を作るにおいて、エピウエハの不純物プ
ロファイルを劣化させることなく、また薄膜化後のエピ
ウエハのシリコン層に応力を発生させることなく、良好
な接着と接着面での良好な、すなわちリーク電流の発生
などがない界面特性を得ることのできるSOI基板用ウエ
ハの作製方法を提供することを目的とする。
上記課題は、表面に酸化膜を形成した２枚のシリコン
ウエハを重ね合わせ、熱処理により接着し、しかる後に
片方のシリコンウエハを薄膜化してシリコン・オン・イ
ンシュレータ（SOI）構造を作る貼合わせSOI基板の形成
において、素子側用エピウエハの表面の自然酸化膜を弗
酸中で除去し、次いで該エピウエハに該エピウエハを大
気にさらすことなく酸化膜を形成することを特徴とする
半導体装置の製造方法によって解決される。
ウエハを重ね合わせ、熱処理により接着し、しかる後に
片方のシリコンウエハを薄膜化してシリコン・オン・イ
ンシュレータ（SOI）構造を作る貼合わせSOI基板の形成
において、素子側用エピウエハの表面の自然酸化膜を弗
酸中で除去し、次いで該エピウエハに該エピウエハを大
気にさらすことなく酸化膜を形成することを特徴とする
半導体装置の製造方法によって解決される。
第２図は本発明の原理を示す図で、図中、11は素子側
用エピウエハ、12は基板側シリコンウエハ、13は酸化
膜、14は熱酸化膜、15は低抵抗率シリコン、16は高抵抗
率エピシリコン（エピタキシャル成長したシリコン）、
21は電気炉であり、素子側用エピウエハは、同図（ａ）
に示されるように低抵抗率のシリコン15に高抵抗率エピ
シリコンをエピタキシャル成長したもので、また基板側
シリコンウエハ12の表面には通常の熱酸化によって熱酸
化膜14が形成されている。高抵抗率エピシリコンは1.0
μｍ以下、例えば500nmの厚さに成長した。同図（ａ）
に示される素子側用エピウエハ11と基板側シリコンウエ
ハ12とは、同図（ｃ）に示される電気炉21内での熱処理
によって接着され、しかる後に、素子側用エピウエハ11
の低抵抗率シリコン15は選択エッチングで除去され、同
図（ｂ）に示す構造が得られる。本発明の方法により、
素子側用エピウエハ11に本発明に従って形成された酸化
膜の膜厚はきわめて薄いために、薄膜化の工程の後に応
力が発生することが防止され、また酸化膜を形成するた
めの温度が低い（80〜100℃）ために、素子側基板にお
いて高抵抗率シリコン層と低抵抗率のシリコンウエハと
の間の不純物プロファイルがくずれることがない。一般
に、酸化膜を除去したシリコン基板の表面はきわめて活
性であり、大気にさらすと、大気中の水分と酸素で一瞬
にして十数オングストローム（Å）の酸化膜が形成され
る。このとき異物質を取り込みやすく、酸化膜およびシ
リコン表面が汚染しやすい。しかし、本発明のように、
加熱した純水中での酸化では、シリコン表面および酸化
膜が汚染することはない。さらに、酸化膜厚が前記の如
くに薄いため、表面の平坦性が劣化することもない。
用エピウエハ、12は基板側シリコンウエハ、13は酸化
膜、14は熱酸化膜、15は低抵抗率シリコン、16は高抵抗
率エピシリコン（エピタキシャル成長したシリコン）、
21は電気炉であり、素子側用エピウエハは、同図（ａ）
に示されるように低抵抗率のシリコン15に高抵抗率エピ
シリコンをエピタキシャル成長したもので、また基板側
シリコンウエハ12の表面には通常の熱酸化によって熱酸
化膜14が形成されている。高抵抗率エピシリコンは1.0
μｍ以下、例えば500nmの厚さに成長した。同図（ａ）
に示される素子側用エピウエハ11と基板側シリコンウエ
ハ12とは、同図（ｃ）に示される電気炉21内での熱処理
によって接着され、しかる後に、素子側用エピウエハ11
の低抵抗率シリコン15は選択エッチングで除去され、同
図（ｂ）に示す構造が得られる。本発明の方法により、
素子側用エピウエハ11に本発明に従って形成された酸化
膜の膜厚はきわめて薄いために、薄膜化の工程の後に応
力が発生することが防止され、また酸化膜を形成するた
めの温度が低い（80〜100℃）ために、素子側基板にお
いて高抵抗率シリコン層と低抵抗率のシリコンウエハと
の間の不純物プロファイルがくずれることがない。一般
に、酸化膜を除去したシリコン基板の表面はきわめて活
性であり、大気にさらすと、大気中の水分と酸素で一瞬
にして十数オングストローム（Å）の酸化膜が形成され
る。このとき異物質を取り込みやすく、酸化膜およびシ
リコン表面が汚染しやすい。しかし、本発明のように、
加熱した純水中での酸化では、シリコン表面および酸化
膜が汚染することはない。さらに、酸化膜厚が前記の如
くに薄いため、表面の平坦性が劣化することもない。
以下、本発明を図示の実施例により具体的に説明す
る。
る。
第１図は本発明実施例の図で、第２図に示した部分と
同じ部分は同一符号を付して示す。
同じ部分は同一符号を付して示す。
第２図を参照して説明した素子側用エピウエハ11に通
常の洗浄処理を施した後に、それを５％以下の弗酸液17
（本発明では３％弗酸）中に浸し（第１図（ａ））、表
面に形成されている自然酸化膜（図示せず）を除去す
る。容器は石英を避けてテフロン製のものとする。
常の洗浄処理を施した後に、それを５％以下の弗酸液17
（本発明では３％弗酸）中に浸し（第１図（ａ））、表
面に形成されている自然酸化膜（図示せず）を除去す
る。容器は石英を避けてテフロン製のものとする。
次に、該ウエハを浸したまま、80℃程度に加熱した純
水18を加え（同図（ｂ））、弗酸を水で置換する。従っ
て、自然酸化膜が除去され、活性な表面が露出された該
ウエハ11は大気にさらされることがない。
水18を加え（同図（ｂ））、弗酸を水で置換する。従っ
て、自然酸化膜が除去され、活性な表面が露出された該
ウエハ11は大気にさらされることがない。
次いで、純水18をヒータ19を用いて90℃以上まで加熱
し（同図（ｃ））、10分〜30分放置し、表面に厚さ2nm
の酸化膜13（同図（ｅ）参照）を形成する。酸化膜13の
形成温度は上記の如くに低いものであるので、低抵抗率
シリコン15と高抵抗率エピシリコン16との間の不純物分
布プロファイルは乱されることなく、後述する低抵抗率
シリコン15のエッチングは均一になされる。
し（同図（ｃ））、10分〜30分放置し、表面に厚さ2nm
の酸化膜13（同図（ｅ）参照）を形成する。酸化膜13の
形成温度は上記の如くに低いものであるので、低抵抗率
シリコン15と高抵抗率エピシリコン16との間の不純物分
布プロファイルは乱されることなく、後述する低抵抗率
シリコン15のエッチングは均一になされる。
通常のウエハ乾燥器で水分を除去し、次いで同図
（ｅ）に示すように表面に１μｍの膜厚の熱酸化膜14を
通常のスチーム酸化によって形成した基板側シリコンウ
エハ12と重ね合わせ、知られた熱処理（900℃、10分）
で素子側用ウエハ11の表面の酸化膜13と前記熱酸化膜14
を界面として２枚のウエハを接着する。
（ｅ）に示すように表面に１μｍの膜厚の熱酸化膜14を
通常のスチーム酸化によって形成した基板側シリコンウ
エハ12と重ね合わせ、知られた熱処理（900℃、10分）
で素子側用ウエハ11の表面の酸化膜13と前記熱酸化膜14
を界面として２枚のウエハを接着する。
最後に、素子側用エピウエハ11の高抵抗率エピシリコ
ン層16の厚さが50μｍになるまで研削および研磨で薄く
し、しかる後に、弗酸／硝酸／酢酸（混合比1:3:8）の
混酸で、低抵抗率シリコンウエハ部分のみを選択的にエ
ッチングし、薄膜シリコン層、すなわち高抵抗率エピシ
リコン層16を得た。
ン層16の厚さが50μｍになるまで研削および研磨で薄く
し、しかる後に、弗酸／硝酸／酢酸（混合比1:3:8）の
混酸で、低抵抗率シリコンウエハ部分のみを選択的にエ
ッチングし、薄膜シリコン層、すなわち高抵抗率エピシ
リコン層16を得た。
ここで第４図を再び参照すると、ゲート酸化膜の膜圧
は50nm、シリコン層44の厚さは0.2μｍ、酸化膜42の厚
さは１μｍとし、10μｍのチャネル長と1130μｍのチャ
ネル幅を得た。このMOS FETのリーク電流を従来技術に
よる基板に形成したMOS FETのリーク電流を比較して下
記の表に示す結果を得た。測定条件として、ドレイン電
圧は5V、ゲート電圧は−5V、支持基板バイアスは−5Vに
設定した。
は50nm、シリコン層44の厚さは0.2μｍ、酸化膜42の厚
さは１μｍとし、10μｍのチャネル長と1130μｍのチャ
ネル幅を得た。このMOS FETのリーク電流を従来技術に
よる基板に形成したMOS FETのリーク電流を比較して下
記の表に示す結果を得た。測定条件として、ドレイン電
圧は5V、ゲート電圧は−5V、支持基板バイアスは−5Vに
設定した。
〔発明の効果〕 以上のように本発明によれば、素子側ウエハに形成さ
れた酸化膜13の膜厚がきわめて薄いために、薄膜化後に
応力が発生することはない。また、酸化膜の形成温度が
90℃前後と低いために、素子側ウエハの不純物プロファ
イルがくずれることはなく、エッチングにおいて低抵抗
シリコンのみがきっちりとエッチングされる。自然酸化
膜を除去したシリコン表面は、大気にさらされることが
なく、低温で、しかも純水中で酸化されるため、酸化膜
とシリコン表面が汚染することがなく、さらにはこの酸
化膜の膜厚が薄いために、表面の平坦性が劣化したり応
力を受けたりすることがない。
れた酸化膜13の膜厚がきわめて薄いために、薄膜化後に
応力が発生することはない。また、酸化膜の形成温度が
90℃前後と低いために、素子側ウエハの不純物プロファ
イルがくずれることはなく、エッチングにおいて低抵抗
シリコンのみがきっちりとエッチングされる。自然酸化
膜を除去したシリコン表面は、大気にさらされることが
なく、低温で、しかも純水中で酸化されるため、酸化膜
とシリコン表面が汚染することがなく、さらにはこの酸
化膜の膜厚が薄いために、表面の平坦性が劣化したり応
力を受けたりすることがない。
第１図は本発明実施例の図で、その（ａ）、（ｂ）およ
び（ｃ）は正面図、その（ｄ）と（ｅ）は断面図、 第２図は本発明の原理を示す図で、その（ａ）と（ｂ）
は断面図、その（ｃ）は平面図、 第３図はエピウエハを説明する図で、その（ａ）〜
（ｄ）は断面図、その（ｅ）は拡大断面図、 第４図は本発明の応用例であるMOS FETの断面図、 第５図は通常の厚いSOIウエハに形成したMOS FETの概
略構成図である。 図中、 11は素子側用エピウエハ、 12は基板側シリコンウエハ、 13は酸化膜、 14は熱酸化膜、 15は低抵抗率シリコン、 16は高抵抗率エピシリコン、 17は弗酸、 18は純水、 19はヒータ、 21は電気炉、 31は低抵抗率シリコンウエハ、 32は高抵抗率シリコン層、 33は支持側基板（ウエハ）、 34、35、36はSiO2膜、 41は支持基板、 42は酸化膜、 43は接着界面、 44はシリコン層、 45はソースとドレイン、 46はゲート酸化膜、 47はゲート を示す。
び（ｃ）は正面図、その（ｄ）と（ｅ）は断面図、 第２図は本発明の原理を示す図で、その（ａ）と（ｂ）
は断面図、その（ｃ）は平面図、 第３図はエピウエハを説明する図で、その（ａ）〜
（ｄ）は断面図、その（ｅ）は拡大断面図、 第４図は本発明の応用例であるMOS FETの断面図、 第５図は通常の厚いSOIウエハに形成したMOS FETの概
略構成図である。 図中、 11は素子側用エピウエハ、 12は基板側シリコンウエハ、 13は酸化膜、 14は熱酸化膜、 15は低抵抗率シリコン、 16は高抵抗率エピシリコン、 17は弗酸、 18は純水、 19はヒータ、 21は電気炉、 31は低抵抗率シリコンウエハ、 32は高抵抗率シリコン層、 33は支持側基板（ウエハ）、 34、35、36はSiO2膜、 41は支持基板、 42は酸化膜、 43は接着界面、 44はシリコン層、 45はソースとドレイン、 46はゲート酸化膜、 47はゲート を示す。
Claims (1)
- 【請求項１】表面に酸化膜を形成した２枚のシリコンウ
エハを重ね合わせ、熱処理により接着し、しかる後に片
方のシリコンウエハを薄膜化してシリコン・オン・イン
シュレータ（SOI）構造を作る貼合わせSOI基板の形成に
おいて、 素子側用ウエハ（11）の表面の自然酸化膜を弗酸（17）
中で除去し、 次いで該ウエハ（11）に該ウエハ（11）を大気にさらす
ことなく酸化膜（13）を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18023489A JP2766992B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18023489A JP2766992B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346227A JPH0346227A (ja) | 1991-02-27 |
| JP2766992B2 true JP2766992B2 (ja) | 1998-06-18 |
Family
ID=16079719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18023489A Expired - Lifetime JP2766992B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2766992B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3911901B2 (ja) | 1999-04-09 | 2007-05-09 | 信越半導体株式会社 | Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法 |
| TR200500923A2 (tr) * | 2005-03-16 | 2010-02-22 | T�Rk�Ye B�L�Msel Ve Tekn�K Ara�Tirma Kurumu | İleri Teknoloji Uygulamaları için Küçük Dielektrik Sabitli K |
| JP2007134616A (ja) * | 2005-11-14 | 2007-05-31 | Nec Electronics Corp | Ｓｏｉ基板およびその製造方法 |
-
1989
- 1989-07-14 JP JP18023489A patent/JP2766992B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346227A (ja) | 1991-02-27 |
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