JPH0547914A - 誘電体分離基板及びその製造方法 - Google Patents
誘電体分離基板及びその製造方法Info
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- JPH0547914A JPH0547914A JP20954791A JP20954791A JPH0547914A JP H0547914 A JPH0547914 A JP H0547914A JP 20954791 A JP20954791 A JP 20954791A JP 20954791 A JP20954791 A JP 20954791A JP H0547914 A JPH0547914 A JP H0547914A
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Abstract
(57)【要約】 （修正有）
【目的】 支持体５と単結晶島３との接合界面にボイド
のない誘電体分離基板を提供すること。 【構成】 単結晶分離島３の少なくとも底面に不純物高
濃度層７を有し、支持体５が単結晶半導体でなる誘電体
分離基板１において、接合面を前記高濃度層７の表面の
一部を酸化した酸化層８表面と、前記支持体５の絶縁膜
２０１を接合した。 【効果】 従来の接合方式誘電体分離基板にみられた未
接合領域（ボイド）の発生を低減することができ、集積
回路素子の製造歩留まりを向上できる。
のない誘電体分離基板を提供すること。 【構成】 単結晶分離島３の少なくとも底面に不純物高
濃度層７を有し、支持体５が単結晶半導体でなる誘電体
分離基板１において、接合面を前記高濃度層７の表面の
一部を酸化した酸化層８表面と、前記支持体５の絶縁膜
２０１を接合した。 【効果】 従来の接合方式誘電体分離基板にみられた未
接合領域（ボイド）の発生を低減することができ、集積
回路素子の製造歩留まりを向上できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路用の誘電
体分離基板に係わり、特に素子形成用単結晶能動層と支
持体ウエハとが直接接合して構成される誘電体分離基板
及びその製造方法さらに誘電体分離型半導体集積回路素
子に関するものである。
体分離基板に係わり、特に素子形成用単結晶能動層と支
持体ウエハとが直接接合して構成される誘電体分離基板
及びその製造方法さらに誘電体分離型半導体集積回路素
子に関するものである。
【０００２】
【従来の技術】素子間の絶縁耐圧が数１０Ｖ〜数１００
Ｖ、また、回路の出力電流が数１００ｍＡ以上と大きな
集積回路装置（パワ−ＩＣ）では、図４に示すように、
それぞれの素子４を酸化膜（ＳｉＯ2）のような誘電体
膜２０１で完全に分離した誘電体分離構造が適用され
る。図４は、集積回路装置を構成する代表的な素子であ
るＢip.トランジスタ及び ＭＯＳ ＦＥＴ の断面構造図
の略図であるが、これらの素子においてｐｎ接合の降伏
電圧を大きく維持するためには単結晶領域（分離島）３
の抵抗率を比較的大きくする必要がある。一方、この抵
抗率は素子の動作時の電流を制限し、いわゆる、動作抵
抗を大きくする問題を引き起こす。このため、通常、図
中に示すように単結晶領域（分離島）３と分離用の誘電
体膜２０１との間に高濃度の不純物を拡散した低抵抗領
域（ｐプラス）すなわち高濃度不純物層７を設け、この
層７を電流の流路とすることで前述の問題を解消してい
る。
Ｖ、また、回路の出力電流が数１００ｍＡ以上と大きな
集積回路装置（パワ−ＩＣ）では、図４に示すように、
それぞれの素子４を酸化膜（ＳｉＯ2）のような誘電体
膜２０１で完全に分離した誘電体分離構造が適用され
る。図４は、集積回路装置を構成する代表的な素子であ
るＢip.トランジスタ及び ＭＯＳ ＦＥＴ の断面構造図
の略図であるが、これらの素子においてｐｎ接合の降伏
電圧を大きく維持するためには単結晶領域（分離島）３
の抵抗率を比較的大きくする必要がある。一方、この抵
抗率は素子の動作時の電流を制限し、いわゆる、動作抵
抗を大きくする問題を引き起こす。このため、通常、図
中に示すように単結晶領域（分離島）３と分離用の誘電
体膜２０１との間に高濃度の不純物を拡散した低抵抗領
域（ｐプラス）すなわち高濃度不純物層７を設け、この
層７を電流の流路とすることで前述の問題を解消してい
る。
【０００３】ところで、パワ−ＩＣを作成する誘電体分
離基板は、これまでは図４のような多結晶シリコンから
なる支持体１０の表面に、誘電体膜２０１を介して半導
体素子４を形成するための複数の単結晶シリコン島３を
形成した複合構造のものが多かった。しかしながら、こ
のような複合構造の誘電体分離基板では、単結晶シリコ
ンと多結晶シリコンの熱膨張係数の違いから基板に反り
や歪みが発生してしまうという問題があった。
離基板は、これまでは図４のような多結晶シリコンから
なる支持体１０の表面に、誘電体膜２０１を介して半導
体素子４を形成するための複数の単結晶シリコン島３を
形成した複合構造のものが多かった。しかしながら、こ
のような複合構造の誘電体分離基板では、単結晶シリコ
ンと多結晶シリコンの熱膨張係数の違いから基板に反り
や歪みが発生してしまうという問題があった。
【０００４】そこで、近年ではこれらの問題点を解決す
る新しい構造の誘電体分離基板として、例えば特開昭６
１−５９８５２号公報等に記載され、その基本構造を図
５に示したように、単結晶シリコンウエハのように島領
域３と同じ材質の支持体ウエハ５を誘電体膜２０１を介
して接合する構造（以下、接合構造という）ものが用い
られるようになっている。図５において、半導体素子４
は底面と側面に不純物の高濃度層７を有する島状の単結
晶シリコン領域３内に形成され、該単結晶島３は、誘電
体膜２０１と２０２によりそれぞれ単結晶島３の底面、
及び側面を完全に絶縁された状態で単結晶シリコンから
なる支持体５の表面に形成される。誘電体膜２０２で絶
縁される各単結晶島３の隣接部分の分離溝６には多結晶
シリコン６０１が形成され、該単結晶島３は互いに連結
される。
る新しい構造の誘電体分離基板として、例えば特開昭６
１−５９８５２号公報等に記載され、その基本構造を図
５に示したように、単結晶シリコンウエハのように島領
域３と同じ材質の支持体ウエハ５を誘電体膜２０１を介
して接合する構造（以下、接合構造という）ものが用い
られるようになっている。図５において、半導体素子４
は底面と側面に不純物の高濃度層７を有する島状の単結
晶シリコン領域３内に形成され、該単結晶島３は、誘電
体膜２０１と２０２によりそれぞれ単結晶島３の底面、
及び側面を完全に絶縁された状態で単結晶シリコンから
なる支持体５の表面に形成される。誘電体膜２０２で絶
縁される各単結晶島３の隣接部分の分離溝６には多結晶
シリコン６０１が形成され、該単結晶島３は互いに連結
される。
【０００５】以下、このような接合構造の誘電体分離基
板の製造方法を図６にしたがって説明する。始めに、電
流の流路として素子の動作抵抗小さくするための不純物
の高濃度層７を形成した単結晶シリコンウエハ３０１を
用意する（ａ）。次いで、支持体５となる単結晶Ｓｉウ
エハを用意し、この両面に高耐圧を得るに必要な約２μ
ｍの誘電体膜２０１（ＳｉＯ2）を形成した後、前述の
単結晶シリコンウエハ３０１に貼り合わせ、高温の熱処
理を加えて２枚のウエハを接合する（ｂ）。この接合に
関しては、特公昭６２−２７０４０号公報に記載されて
いる。次に、研磨又はエッチング法で単結晶シリコン３
０１の不要部分を除去し、所望の電気特性をもつ半導体
素子を形成するに必要な厚み約３０μｍの単結晶シリコ
ン能動層を形成する。この後、ドライ・エッチング等の
方法により単結晶シリコン能動層の表面に約５μｍ幅の
分離溝６を作成し、素子形成領域となる単結晶島３を形
成し、さらに、単結晶島３側壁へも不純物を拡散して高
濃度層７を形成する（ｃ）。次いで、この表面全面を酸
化して単結晶島の横方向を絶縁するためのＳｉＯ2膜 ２
０２を形成する（ｄ）。気相成長（ＣＶＤ）法により多
結晶シリコン６０１を堆積し分離溝６を埋める（ｅ）。
この後、単結晶島３の表面側に形成された不要の多結晶
シリコン６０１やＳｉＯ2膜２０２を研磨、またはエッ
チング法で除去し、単結晶島３の表面を平坦にする
（ｆ）。このようにして形成した誘電体分離基板１に、
通常の半導体製造プロセスにより単結晶島３領域に素子
４を形成し、図５に示したパワ−ＩＣを完成する。
板の製造方法を図６にしたがって説明する。始めに、電
流の流路として素子の動作抵抗小さくするための不純物
の高濃度層７を形成した単結晶シリコンウエハ３０１を
用意する（ａ）。次いで、支持体５となる単結晶Ｓｉウ
エハを用意し、この両面に高耐圧を得るに必要な約２μ
ｍの誘電体膜２０１（ＳｉＯ2）を形成した後、前述の
単結晶シリコンウエハ３０１に貼り合わせ、高温の熱処
理を加えて２枚のウエハを接合する（ｂ）。この接合に
関しては、特公昭６２−２７０４０号公報に記載されて
いる。次に、研磨又はエッチング法で単結晶シリコン３
０１の不要部分を除去し、所望の電気特性をもつ半導体
素子を形成するに必要な厚み約３０μｍの単結晶シリコ
ン能動層を形成する。この後、ドライ・エッチング等の
方法により単結晶シリコン能動層の表面に約５μｍ幅の
分離溝６を作成し、素子形成領域となる単結晶島３を形
成し、さらに、単結晶島３側壁へも不純物を拡散して高
濃度層７を形成する（ｃ）。次いで、この表面全面を酸
化して単結晶島の横方向を絶縁するためのＳｉＯ2膜 ２
０２を形成する（ｄ）。気相成長（ＣＶＤ）法により多
結晶シリコン６０１を堆積し分離溝６を埋める（ｅ）。
この後、単結晶島３の表面側に形成された不要の多結晶
シリコン６０１やＳｉＯ2膜２０２を研磨、またはエッ
チング法で除去し、単結晶島３の表面を平坦にする
（ｆ）。このようにして形成した誘電体分離基板１に、
通常の半導体製造プロセスにより単結晶島３領域に素子
４を形成し、図５に示したパワ−ＩＣを完成する。
【０００６】更に他の従来技術として特開平２−５４５
５４号公報半導体装置の製造方法が挙げられる。この製
造方法は、先ず高濃度層のない表面に酸化層を有する２
枚のウエハを貼りあわせ、次いで一方を研磨して薄くし
た後、そこに不純物を拡散して高濃度層を形成し、さら
にその上にエピタキシャル成長により高抵抗層（低不純
物濃度層）を形成する方法である。
５４号公報半導体装置の製造方法が挙げられる。この製
造方法は、先ず高濃度層のない表面に酸化層を有する２
枚のウエハを貼りあわせ、次いで一方を研磨して薄くし
た後、そこに不純物を拡散して高濃度層を形成し、さら
にその上にエピタキシャル成長により高抵抗層（低不純
物濃度層）を形成する方法である。
【０００７】
【発明が解決しようとする課題】上記従来例は、支持体
となる単結晶Ｓｉウエハを貼り合わせ、高温の熱処理を
加えて２枚のウエハを接合する場合において、不純物の
高濃度層の変質に対する配慮が不足しており、接合面に
未接合の部分（ボイド）が発生し誘電体分離基板の製造
歩留まりが低下する問題があった。
となる単結晶Ｓｉウエハを貼り合わせ、高温の熱処理を
加えて２枚のウエハを接合する場合において、不純物の
高濃度層の変質に対する配慮が不足しており、接合面に
未接合の部分（ボイド）が発生し誘電体分離基板の製造
歩留まりが低下する問題があった。
【０００８】また、上記従来例により製作した誘電体分
離基板は、支持体ウエハと単結晶島底部の誘電体膜との
接合強度が弱く、この基板を用いた半導体集積回路素子
は、素子の動作、否動作によって生ずる熱サイクルで単
結晶島が支持体から剥離したり移動したりし、配線が断
線してしまうという問題があった。
離基板は、支持体ウエハと単結晶島底部の誘電体膜との
接合強度が弱く、この基板を用いた半導体集積回路素子
は、素子の動作、否動作によって生ずる熱サイクルで単
結晶島が支持体から剥離したり移動したりし、配線が断
線してしまうという問題があった。
【０００９】本発明の目的は、前述した問題点を解決し
てボイドのない誘電体分離基板及びその製造方法を提供
することにある。
てボイドのない誘電体分離基板及びその製造方法を提供
することにある。
【００１０】また、本発明の他の目的は、支持体ウエハ
と単結晶島底部の誘電体膜との接合強度が非常に大きい
誘電体分離型半導体集積回路素子を提供することにあ
る。
と単結晶島底部の誘電体膜との接合強度が非常に大きい
誘電体分離型半導体集積回路素子を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明者等は、接合界面
のボイド発生は高濃度層の不純物元素が砒素（Ａｓ）、
ボロン（Ｂ）など特定の元素で、かつ、その表面濃度が
およそ５×１０18atms／cm3以上の場合に円形状のボイ
ドが多数発生するということを実験により突き止めた。
このことから、接合時の熱処理により高濃度層表面から
不純物元素の一部が界面に飛散して接合を妨げるために
ボイドが発生すると推定される。
のボイド発生は高濃度層の不純物元素が砒素（Ａｓ）、
ボロン（Ｂ）など特定の元素で、かつ、その表面濃度が
およそ５×１０18atms／cm3以上の場合に円形状のボイ
ドが多数発生するということを実験により突き止めた。
このことから、接合時の熱処理により高濃度層表面から
不純物元素の一部が界面に飛散して接合を妨げるために
ボイドが発生すると推定される。
【００１２】それゆえ、本発明は、底面に高濃度の不純
物が拡散された低抵抗領域を有し上部に半導体素子が形
成される能動層と、この能動層を電気的に絶縁した状態
でその底面側を支持する支持体ウエハと、を備えた半導
体集積回路用の誘電体分離基板において、前記能動層の
高濃度不純物層の表面の一部を酸化して形成された酸化
膜と前記支持体用ウエハとが直接接合されたことを特徴
とするものである。
物が拡散された低抵抗領域を有し上部に半導体素子が形
成される能動層と、この能動層を電気的に絶縁した状態
でその底面側を支持する支持体ウエハと、を備えた半導
体集積回路用の誘電体分離基板において、前記能動層の
高濃度不純物層の表面の一部を酸化して形成された酸化
膜と前記支持体用ウエハとが直接接合されたことを特徴
とするものである。
【００１３】また本発明は、底面に表面濃度が５×１０
18atms/cm3以上の高濃度の不純物が拡散された低抵抗領
域を有し上部に半導体素子が形成される能動層と、この
能動層を電気的に絶縁した状態でその底面側を支持する
支持体ウエハと、を備えた半導体集積回路用の誘電体分
離基板において、前記能動層の高濃度不純物層の表面の
一部を酸化して形成された酸化膜と前記支持体用ウエハ
とが直接接合されたことを特徴とするものである。ここ
で、前記半導体はシリコンからなり、酸化膜は酸化シリ
コンからなるものがよい。また、高濃度の不純物はボロ
ンまたは砒素であるものがよい。
18atms/cm3以上の高濃度の不純物が拡散された低抵抗領
域を有し上部に半導体素子が形成される能動層と、この
能動層を電気的に絶縁した状態でその底面側を支持する
支持体ウエハと、を備えた半導体集積回路用の誘電体分
離基板において、前記能動層の高濃度不純物層の表面の
一部を酸化して形成された酸化膜と前記支持体用ウエハ
とが直接接合されたことを特徴とするものである。ここ
で、前記半導体はシリコンからなり、酸化膜は酸化シリ
コンからなるものがよい。また、高濃度の不純物はボロ
ンまたは砒素であるものがよい。
【００１４】また本発明は、半導体素子が形成される能
動層となる単結晶ウエハの表面に不純物の高濃度層を形
成する工程と、前記ウエハを酸化して前記高濃度層の表
面に酸化膜を形成する工程と、前記能動層を前記酸化膜
を介して他の単結晶ウエハより成りその表面に絶縁用の
膜が形成された支持体に接合する工程と、前記能動層の
不要部分を除去して素子の電気特性が得られる所望の厚
みに形成する工程と、前記能動層の表面に分離溝を形成
して単結晶島となる領域を形成する工程と、前記単結晶
島の溝壁面に前記不純物を拡散して高濃度不純物層を形
成する工程と、この溝壁面の高濃度不純物層に絶縁用の
膜を形成する工程と、前記分離溝に多結晶シリコンを堆
積させる工程と、表面の不要な多結晶シリコンや絶縁用
の膜を除去して素子を形成する単結晶島にする工程と、
を含む誘電体分離基板の製造方法である。
動層となる単結晶ウエハの表面に不純物の高濃度層を形
成する工程と、前記ウエハを酸化して前記高濃度層の表
面に酸化膜を形成する工程と、前記能動層を前記酸化膜
を介して他の単結晶ウエハより成りその表面に絶縁用の
膜が形成された支持体に接合する工程と、前記能動層の
不要部分を除去して素子の電気特性が得られる所望の厚
みに形成する工程と、前記能動層の表面に分離溝を形成
して単結晶島となる領域を形成する工程と、前記単結晶
島の溝壁面に前記不純物を拡散して高濃度不純物層を形
成する工程と、この溝壁面の高濃度不純物層に絶縁用の
膜を形成する工程と、前記分離溝に多結晶シリコンを堆
積させる工程と、表面の不要な多結晶シリコンや絶縁用
の膜を除去して素子を形成する単結晶島にする工程と、
を含む誘電体分離基板の製造方法である。
【００１５】また本発明は、相互に電気的に絶縁され、
かつ、少なくとも底面に高濃度の不純物が拡散された低
抵抗領域を有する複数個の半導体単結晶島領域に半導体
素子が形成され、前記単結晶島領域が電気的に絶縁され
状態で一方の側で支持体ウエハにより支持され、前記半
導体素子それぞれが半導体単結晶島領域の表面側に設け
られた電極で接続された誘電体分離型半導体の集積回路
素子において、前記半導体単結晶島領域の高濃度不純物
層の表面の一部を酸化して形成された酸化膜と前記支持
体用ウエハとが直接接合されたことを特徴とするもので
ある。ここで、半導体はシリコンであり、半導体単結晶
の島領域底部の高濃度不純物はボロン又は砒素であるも
のがよい。
かつ、少なくとも底面に高濃度の不純物が拡散された低
抵抗領域を有する複数個の半導体単結晶島領域に半導体
素子が形成され、前記単結晶島領域が電気的に絶縁され
状態で一方の側で支持体ウエハにより支持され、前記半
導体素子それぞれが半導体単結晶島領域の表面側に設け
られた電極で接続された誘電体分離型半導体の集積回路
素子において、前記半導体単結晶島領域の高濃度不純物
層の表面の一部を酸化して形成された酸化膜と前記支持
体用ウエハとが直接接合されたことを特徴とするもので
ある。ここで、半導体はシリコンであり、半導体単結晶
の島領域底部の高濃度不純物はボロン又は砒素であるも
のがよい。
【００１６】
【作用】熱処理による不純物高濃度層の変質の影響が接
合界面に及ぶのを、不純物高濃度層表面を酸化して形成
した酸化層が実質的に防ぐことから、接合界面のボイド
を低減でき、また、強度の大きな接合を達成することが
できる。
合界面に及ぶのを、不純物高濃度層表面を酸化して形成
した酸化層が実質的に防ぐことから、接合界面のボイド
を低減でき、また、強度の大きな接合を達成することが
できる。
【００１７】
【実施例】以下に、図面を参照して本発明を詳細に説明
する。図１は、本発明の一実施例である誘電体分離基板
１の製造方法を説明するための断面図である。本実施例
では基板材料にシリコン（Ｓｉ）を用いている。
する。図１は、本発明の一実施例である誘電体分離基板
１の製造方法を説明するための断面図である。本実施例
では基板材料にシリコン（Ｓｉ）を用いている。
【００１８】まず、ｐ型、直径４インチ、厚み５００μ
ｍの単結晶ウエハ３０１を用意し、その両面に表面濃度
およそ５×１０19atms／cm3のボロン（Ｂ）を拡散し不
純物高濃度層７を形成する（ａ）。次いで、後の接合熱
処理において高濃度層７の変質を防ぐために、このウエ
ハ３０１を酸化し、その表面に約１００ｎｍの二酸化シ
リコン（ＳｉＯ2）膜８を形成する（ｂ）。図２は、Ｓ
ｉＯ2膜８の膜厚と接合ウエハのボイドの面積率との関
係を実験的に求めたものである。ＳｉＯ2膜８の膜厚を
５０ｎｍ以上とすれば接合ウエハに発生するボイドを実
質的にゼロできることが分かった。単結晶島３を絶縁分
離するためＳｉＯ2膜２０１を両面に膜厚２．２μｍ形
成した厚み約５００μｍの支持体５とする単結晶ウエハ
を用意し、前述した従来法と同様のウエハ接合方法によ
り単結晶ウエハ３０１面に接合する（ｃ）。
ｍの単結晶ウエハ３０１を用意し、その両面に表面濃度
およそ５×１０19atms／cm3のボロン（Ｂ）を拡散し不
純物高濃度層７を形成する（ａ）。次いで、後の接合熱
処理において高濃度層７の変質を防ぐために、このウエ
ハ３０１を酸化し、その表面に約１００ｎｍの二酸化シ
リコン（ＳｉＯ2）膜８を形成する（ｂ）。図２は、Ｓ
ｉＯ2膜８の膜厚と接合ウエハのボイドの面積率との関
係を実験的に求めたものである。ＳｉＯ2膜８の膜厚を
５０ｎｍ以上とすれば接合ウエハに発生するボイドを実
質的にゼロできることが分かった。単結晶島３を絶縁分
離するためＳｉＯ2膜２０１を両面に膜厚２．２μｍ形
成した厚み約５００μｍの支持体５とする単結晶ウエハ
を用意し、前述した従来法と同様のウエハ接合方法によ
り単結晶ウエハ３０１面に接合する（ｃ）。
【００１９】図３は、接合後の界面近傍におけるボロン
及び酸素のウエハ厚み方向分布を示す。ボロンの高濃度
層７の表面はボロンを含んだ酸化層８で被覆された状態
となり、この面と支持体５の表面に形成した絶縁用Ｓｉ
Ｏ2膜２０１とを熱処理して接合した場合に界面にはボ
イドが発生しない。この後、単結晶３０１の不要部分を
研磨除去し、素子の電気特性が得られる所望の厚み、例
えば約３０μｍとする（ｄ）。この単結晶能動層の表面
に約２．５μｍのＳｉＯ2膜９を形成し、このＳｉＯ2膜
９をマスクとしてドライエッチング等の方法により分離
溝６を堀り、単結晶島３となる領域を形成する。さら
に、単結晶島３の壁面にボロンを拡散し表面濃度およそ
５×１０19atms／cm3の高濃度層７を形成する（ｅ）。
マスクとしたＳｉＯ2膜９を除去した後、この面を再度
酸化し、分離溝６に約２．２μｍの絶縁用のＳｉＯ2膜
２０２を形成する。この場合、単結晶島３の壁面に形成
したボロンの高濃度層７の一部が酸化され抵抗率の増大
が懸念されるが、素子の動作抵抗のほとんどが単結晶島
３底面の抵抗率で決まるため酸化の影響は小さい。
及び酸素のウエハ厚み方向分布を示す。ボロンの高濃度
層７の表面はボロンを含んだ酸化層８で被覆された状態
となり、この面と支持体５の表面に形成した絶縁用Ｓｉ
Ｏ2膜２０１とを熱処理して接合した場合に界面にはボ
イドが発生しない。この後、単結晶３０１の不要部分を
研磨除去し、素子の電気特性が得られる所望の厚み、例
えば約３０μｍとする（ｄ）。この単結晶能動層の表面
に約２．５μｍのＳｉＯ2膜９を形成し、このＳｉＯ2膜
９をマスクとしてドライエッチング等の方法により分離
溝６を堀り、単結晶島３となる領域を形成する。さら
に、単結晶島３の壁面にボロンを拡散し表面濃度およそ
５×１０19atms／cm3の高濃度層７を形成する（ｅ）。
マスクとしたＳｉＯ2膜９を除去した後、この面を再度
酸化し、分離溝６に約２．２μｍの絶縁用のＳｉＯ2膜
２０２を形成する。この場合、単結晶島３の壁面に形成
したボロンの高濃度層７の一部が酸化され抵抗率の増大
が懸念されるが、素子の動作抵抗のほとんどが単結晶島
３底面の抵抗率で決まるため酸化の影響は小さい。
【００２０】更に、ＣＶＤ法により多結晶シリコン６０
１を、分離溝６が完全に埋まるまで堆積する（ｆ）。最
後に、基板表面の不要なＳｉＯ2膜や多結晶シリコン６
０１を例えばドライエッチングなどの方法により除去し
誘電体分離基板１を完成する（ｇ）。この誘電体分離基
板１に通常の半導体製造プロセスによって単結晶島３領
域に素子４を形成し、図５に示したような集積回路素子
（パワーＩＣ）を完成する。
１を、分離溝６が完全に埋まるまで堆積する（ｆ）。最
後に、基板表面の不要なＳｉＯ2膜や多結晶シリコン６
０１を例えばドライエッチングなどの方法により除去し
誘電体分離基板１を完成する（ｇ）。この誘電体分離基
板１に通常の半導体製造プロセスによって単結晶島３領
域に素子４を形成し、図５に示したような集積回路素子
（パワーＩＣ）を完成する。
【００２１】以上の本実施例によれば、例えば５インチ
径の誘電体分離基板を５０枚製作した結果、ボイドのな
いウエハを４８枚得ることができ、誘電体分離基板の製
造歩留りを従来方法に比べおよそ１０倍以上向上でき
た。また、集積回路素子の熱サイクルテストの歩留まり
を６５％から９９．９９％に向上できた。
径の誘電体分離基板を５０枚製作した結果、ボイドのな
いウエハを４８枚得ることができ、誘電体分離基板の製
造歩留りを従来方法に比べおよそ１０倍以上向上でき
た。また、集積回路素子の熱サイクルテストの歩留まり
を６５％から９９．９９％に向上できた。
【００２２】
【発明の効果】本発明により不純物高濃度層の表面を酸
化して形成した酸化膜により、誘電体分離基板に発生す
るボイドを減少することができる。その結果、熱サイク
ル強度の大きな集積回路素子を得ることができる。
化して形成した酸化膜により、誘電体分離基板に発生す
るボイドを減少することができる。その結果、熱サイク
ル強度の大きな集積回路素子を得ることができる。
【図１】（ａ）〜（ｇ）は本発明の誘電体分離基板の製
造工程の一実施例を示す概略断面図である。
造工程の一実施例を示す概略断面図である。
【図２】本発明の不純物の高濃度層表面に形成したＳｉ
Ｏ2膜の膜厚と接合ウエハのボイド面積率の関係を説明
する図である。
Ｏ2膜の膜厚と接合ウエハのボイド面積率の関係を説明
する図である。
【図３】本発明の接合ウエハの接合界面近傍におけるに
ボロン不純物と酸素の厚み方向の分布を説明する図であ
る。
ボロン不純物と酸素の厚み方向の分布を説明する図であ
る。
【図４】従来の誘電体分離型の半導体集積回路素子を説
明する概略断面図である。
明する概略断面図である。
【図５】従来の誘電体分離型の半導体集積回路素子を説
明する概略断面図である。
明する概略断面図である。
【図６】（ａ）〜（ｆ）は従来の製造工程を説明する概
略断面図である。
略断面図である。
１ 誘電体分離基板 ２０１ 絶縁膜 ２０２ 絶縁膜 ３ 単結晶島 ４ 半導体素子 ５ 支持体 ６ 分離溝 ６０１ 多結晶半導体 ７ 不純物の高濃度層 ８ 不純物の高濃度層表面に形成した酸化層
Claims (7)
- 【請求項１】 底面に高濃度の不純物が拡散された低抵
抗領域を有し上部に半導体素子が形成される能動層と、
この能動層を電気的に絶縁した状態でその底面側を支持
する支持体ウエハと、を備えた半導体集積回路用の誘電
体分離基板において、前記能動層の高濃度不純物層の表
面の一部を酸化して形成された酸化膜と前記支持体用ウ
エハとが直接接合されたことを特徴とする誘電体分離基
板。 - 【請求項２】 底面に表面濃度が５×１０18atms/cm3以
上の高濃度の不純物が拡散された低抵抗領域を有し上部
に半導体素子が形成される能動層と、この能動層を電気
的に絶縁した状態でその底面側を支持する支持体ウエハ
と、を備えた半導体集積回路用の誘電体分離基板におい
て、前記能動層の高濃度不純物層の表面の一部を酸化し
て形成された酸化膜と前記支持体用ウエハとが直接接合
されたことを特徴とする誘電体分離基板。 - 【請求項３】 請求項１又は２において、前記半導体は
シリコンからなり、酸化膜は酸化シリコンからなること
を特徴とする誘電体分離基板。 - 【請求項４】 請求項１〜３のいずれかにおいて、高濃
度の不純物はボロンまたは砒素であることを特徴とする
誘電体分離基板。 - 【請求項５】 半導体素子が形成される能動層となる単
結晶ウエハの表面に不純物の高濃度層を形成する工程
と、前記ウエハを酸化して前記高濃度層の表面に酸化膜
を形成する工程と、前記能動層を前記酸化膜を介して他
の単結晶ウエハより成りその表面に絶縁用の膜が形成さ
れた支持体に接合する工程と、前記能動層の不要部分を
除去して素子の電気特性が得られる所望の厚みに形成す
る工程と、前記能動層の表面に分離溝を形成して単結晶
島となる領域を形成する工程と、前記単結晶島の溝壁面
に前記不純物を拡散して高濃度不純物層を形成する工程
と、この溝壁面の高濃度不純物層に絶縁用の膜を形成す
る工程と、前記分離溝に多結晶シリコンを堆積させる工
程と、表面の不要な多結晶シリコンや絶縁用の膜を除去
して素子を形成する単結晶島にする工程と、を含む誘電
体分離基板の製造方法。 - 【請求項６】 相互に電気的に絶縁され、かつ、少なく
とも底面に高濃度の不純物が拡散された低抵抗領域を有
する複数個の半導体単結晶島領域に半導体素子が形成さ
れ、前記単結晶島領域が電気的に絶縁され状態で一方の
側で支持体ウエハにより支持され、前記半導体素子それ
ぞれが半導体単結晶島領域の表面側に設けられた電極で
接続された誘電体分離型半導体の集積回路素子におい
て、前記半導体単結晶島領域の高濃度不純物層の表面の
一部を酸化して形成された酸化膜と前記支持体用ウエハ
とが直接接合されたことを特徴とする誘電体分離型半導
体の集積回路素子。 - 【請求項７】 請求項６において、半導体はシリコンで
あり、半導体単結晶の島領域底部の高濃度不純物はボロ
ン又は砒素である誘電体分離型半導体の集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20954791A JPH0547914A (ja) | 1991-08-21 | 1991-08-21 | 誘電体分離基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20954791A JPH0547914A (ja) | 1991-08-21 | 1991-08-21 | 誘電体分離基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547914A true JPH0547914A (ja) | 1993-02-26 |
Family
ID=16574620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20954791A Pending JPH0547914A (ja) | 1991-08-21 | 1991-08-21 | 誘電体分離基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547914A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977606A (en) * | 1992-11-06 | 1999-11-02 | Hitachi, Ltd. | Dielectric isolated high voltage semiconductor device |
| DE4441542B4 (de) * | 1993-11-26 | 2007-09-20 | Denso Corp., Kariya | SOI-Halbleitervorrichtung mit Inselbereichen und Verfahren zu deren Herstellung |
-
1991
- 1991-08-21 JP JP20954791A patent/JPH0547914A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977606A (en) * | 1992-11-06 | 1999-11-02 | Hitachi, Ltd. | Dielectric isolated high voltage semiconductor device |
| DE4441542B4 (de) * | 1993-11-26 | 2007-09-20 | Denso Corp., Kariya | SOI-Halbleitervorrichtung mit Inselbereichen und Verfahren zu deren Herstellung |
| DE4441542B8 (de) * | 1993-11-26 | 2008-05-29 | Denso Corp., Kariya | SOI-Halbleitervorrichtung mit Inselbereichen und Verfahren zu deren Herstellung |
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