JPH11214503A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11214503A JPH11214503A JP1129098A JP1129098A JPH11214503A JP H11214503 A JPH11214503 A JP H11214503A JP 1129098 A JP1129098 A JP 1129098A JP 1129098 A JP1129098 A JP 1129098A JP H11214503 A JPH11214503 A JP H11214503A
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Abstract
(57)【要約】
【課題】底部の結晶欠陥やオーバーエッチングの発生を
抑えて、形状が安定したトレンチによる素子分離が実現
できるＳＯＩ型の半導体装置の製造方法を提供するこ
と。 【解決手段】活性層側半導体基板１と支持側半導体基板
５を貼り合わせる前に、活性層側半導体基板１にトレン
チ２を形成し、このトレンチ２の側壁を酸化するのと同
一工程で、活性層側半導体基板１のトレンチ２が形成さ
れている方の面を酸化し、埋込酸化膜３を形成する。そ
の後、トレンチ２が形成されている方の活性層側半導体
基板１の主面と支持側半導体基板５の一主面とを貼り合
わせ、貼り合わされていない方の活性層側半導体基板の
一面をトレンチがあらわれる程度まで研磨する。
抑えて、形状が安定したトレンチによる素子分離が実現
できるＳＯＩ型の半導体装置の製造方法を提供するこ
と。 【解決手段】活性層側半導体基板１と支持側半導体基板
５を貼り合わせる前に、活性層側半導体基板１にトレン
チ２を形成し、このトレンチ２の側壁を酸化するのと同
一工程で、活性層側半導体基板１のトレンチ２が形成さ
れている方の面を酸化し、埋込酸化膜３を形成する。そ
の後、トレンチ２が形成されている方の活性層側半導体
基板１の主面と支持側半導体基板５の一主面とを貼り合
わせ、貼り合わされていない方の活性層側半導体基板の
一面をトレンチがあらわれる程度まで研磨する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のう
ち、特に、トレンチによって素子分離されたＳＯＩ基板
を有する半導体装置の製造方法に関するものである。
ち、特に、トレンチによって素子分離されたＳＯＩ基板
を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置の製造方法について図
面を参照して説明する。図５は、従来の半導体装置の製
造工程を説明する断面図である。まず、図５（ａ）に示
されるように、全表面に約２μｍ程度のシリコン酸化膜
１０２を形成したＰ型の活性層側半導体基板１０１の一
方の面と支持側半導体基板１０３の一方の面とを貼り合
わせ、その後、例えば温度：約１２００℃、時間：約１
２０分の条件で熱処理し、接合面の結晶性を回復させ
る。
面を参照して説明する。図５は、従来の半導体装置の製
造工程を説明する断面図である。まず、図５（ａ）に示
されるように、全表面に約２μｍ程度のシリコン酸化膜
１０２を形成したＰ型の活性層側半導体基板１０１の一
方の面と支持側半導体基板１０３の一方の面とを貼り合
わせ、その後、例えば温度：約１２００℃、時間：約１
２０分の条件で熱処理し、接合面の結晶性を回復させ
る。
【０００３】次に、図５（ｂ）に示されるように、活性
層側半導体基板１０１の厚さが約５μｍ程度になるま
で、支持側半導体基板１０３が貼り合わされていない方
の活性層側半導体基板１０１の表面を研磨する。
層側半導体基板１０１の厚さが約５μｍ程度になるま
で、支持側半導体基板１０３が貼り合わされていない方
の活性層側半導体基板１０１の表面を研磨する。
【０００４】次に、図５（ｃ）に示されるように、活性
層側半導体基板１０１に、支持側半導体基板１０３との
境界に形成されているシリコン酸化膜１０２による埋込
絶縁膜まで達する程度の深さを有するトレンチ１０４を
形成する。このトレンチ１０４の側壁を酸化した後、ト
レンチ１０４内をポリシリコン１０５等の誘電体で埋め
込む。
層側半導体基板１０１に、支持側半導体基板１０３との
境界に形成されているシリコン酸化膜１０２による埋込
絶縁膜まで達する程度の深さを有するトレンチ１０４を
形成する。このトレンチ１０４の側壁を酸化した後、ト
レンチ１０４内をポリシリコン１０５等の誘電体で埋め
込む。
【０００５】次に、図５（ｄ）に示されるように、レジ
スト１０６によりマスクを形成し、活性層側半導体基板
１０１の所定の領域に不純物、例えば、リンを注入し熱
拡散によりＮ型ウェル１０７を形成する。以上により、
従来の半導体装置の製造工程が終了する。
スト１０６によりマスクを形成し、活性層側半導体基板
１０１の所定の領域に不純物、例えば、リンを注入し熱
拡散によりＮ型ウェル１０７を形成する。以上により、
従来の半導体装置の製造工程が終了する。
【０００６】
【発明が解決しようとする課題】従来、貼り合わせた後
に研磨した活性層側半導体基板１０１は、場所によって
厚さにばらつきや基板の反りがあるので、トレンチ１０
４を形成するためにエッチングすると、エッチング深さ
にばらつきができたり、トレンチ１０４底部のコーナー
部分に応力がかかって、図６のトレンチ部のオーバーエ
ッチング例図に示されるように、シリコン酸化膜１０２
で形成された埋込絶縁膜までオーバーエッチングされた
り、あるいは、活性層までサイドエッチングされ、トレ
ンチ１０４の形状が悪化し結晶欠陥の原因になるという
問題があった。
に研磨した活性層側半導体基板１０１は、場所によって
厚さにばらつきや基板の反りがあるので、トレンチ１０
４を形成するためにエッチングすると、エッチング深さ
にばらつきができたり、トレンチ１０４底部のコーナー
部分に応力がかかって、図６のトレンチ部のオーバーエ
ッチング例図に示されるように、シリコン酸化膜１０２
で形成された埋込絶縁膜までオーバーエッチングされた
り、あるいは、活性層までサイドエッチングされ、トレ
ンチ１０４の形状が悪化し結晶欠陥の原因になるという
問題があった。
【０００７】また、トレンチ１０４を形成後の側壁酸化
時に、トレンチ１０４底部のコーナー部分が鋭角になっ
ているためこの部分に応力がかかり、図７の従来のトレ
ンチ部の結晶欠陥例図に示されるように、素子領域であ
る（１ １ １）面方向に結晶欠陥が走り、耐圧劣化や
リーク発生等の原因となるという問題があった。更に、
トレンチ１０４で囲まれた素子領域に活性層と逆導電型
で濃度が均一なウェルを形成する場合、耐圧をとるため
に活性層を厚くすると不純物拡散のための熱処理が、例
えば、温度：約１２００℃、時間：約９６０分程度必要
となり、製造に時間がかかるという問題があった。
時に、トレンチ１０４底部のコーナー部分が鋭角になっ
ているためこの部分に応力がかかり、図７の従来のトレ
ンチ部の結晶欠陥例図に示されるように、素子領域であ
る（１ １ １）面方向に結晶欠陥が走り、耐圧劣化や
リーク発生等の原因となるという問題があった。更に、
トレンチ１０４で囲まれた素子領域に活性層と逆導電型
で濃度が均一なウェルを形成する場合、耐圧をとるため
に活性層を厚くすると不純物拡散のための熱処理が、例
えば、温度：約１２００℃、時間：約９６０分程度必要
となり、製造に時間がかかるという問題があった。
【０００８】また、素子領域に約２００Ｖから３００Ｖ
程度の耐圧系のＰチャンネルＭＯＳトランジスタを形成
する場合、ドレイン−Ｎウェル間の接合から下方向に空
乏層が伸びるため、縦方向の耐圧を確保するためには、
従来、活性層あるいは埋込絶縁膜の厚さを厚くする必要
があった。しかし、活性層を厚くするとトレンチ１０４
による素子分離を形成するのが困難になり、また、埋込
絶縁膜を厚くすると基板の反りが大きくなることがある
という問題があった。
程度の耐圧系のＰチャンネルＭＯＳトランジスタを形成
する場合、ドレイン−Ｎウェル間の接合から下方向に空
乏層が伸びるため、縦方向の耐圧を確保するためには、
従来、活性層あるいは埋込絶縁膜の厚さを厚くする必要
があった。しかし、活性層を厚くするとトレンチ１０４
による素子分離を形成するのが困難になり、また、埋込
絶縁膜を厚くすると基板の反りが大きくなることがある
という問題があった。
【０００９】本発明は上記のような事情を考慮し、底部
の結晶欠陥やオーバーエッチングの発生を抑えて形状が
安定したトレンチによる素子分離を実現できるＳＯＩ型
の半導体装置の製造方法を実現することを目的としてい
る。
の結晶欠陥やオーバーエッチングの発生を抑えて形状が
安定したトレンチによる素子分離を実現できるＳＯＩ型
の半導体装置の製造方法を実現することを目的としてい
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の製造方法は、支持側半導体基板
と活性層側半導体基板を用意する工程と、前記活性層側
半導体基板の一表面にトレンチを形成する工程と、少な
くとも前記トレンチの側壁及び前記トレンチが形成され
ている前記活性層側半導体基板の一表面を酸化する工程
と、前記トレンチに誘電体を埋め込む工程と、前記支持
側半導体基板の一表面と、前記トレンチが形成されてい
る前記活性層側半導体基板の一表面とを貼り合わせる工
程と、前記トレンチの底部に達するまで前記活性側半導
体基板の他表面を研磨する工程とを具備したことを特徴
とするものである。
に本発明の半導体装置の製造方法は、支持側半導体基板
と活性層側半導体基板を用意する工程と、前記活性層側
半導体基板の一表面にトレンチを形成する工程と、少な
くとも前記トレンチの側壁及び前記トレンチが形成され
ている前記活性層側半導体基板の一表面を酸化する工程
と、前記トレンチに誘電体を埋め込む工程と、前記支持
側半導体基板の一表面と、前記トレンチが形成されてい
る前記活性層側半導体基板の一表面とを貼り合わせる工
程と、前記トレンチの底部に達するまで前記活性側半導
体基板の他表面を研磨する工程とを具備したことを特徴
とするものである。
【００１１】また、前記トレンチの側壁を酸化する工程
において、同一工程で前記活性層側半導体基板の全表面
を酸化することを特徴とするものである。更に、前記ト
レンチに誘電体を埋め込む工程の後に、前記トレンチが
形成されている前記活性層側半導体基板の一表面を酸化
する工程を具備することが望ましい。
において、同一工程で前記活性層側半導体基板の全表面
を酸化することを特徴とするものである。更に、前記ト
レンチに誘電体を埋め込む工程の後に、前記トレンチが
形成されている前記活性層側半導体基板の一表面を酸化
する工程を具備することが望ましい。
【００１２】また、支持側半導体基板と活性層側半導体
基板を用意する工程と、前記活性層側半導体基板の一表
面にトレンチを形成する工程と、少なくとも前記トレン
チの側壁及び前記トレンチが形成されている前記活性層
側半導体基板の一表面を酸化する工程と、前記トレンチ
に誘電体を埋め込む工程と、前記トレンチで囲まれた素
子領域に不純物を注入する工程と、前記支持側半導体基
板の一表面と、前記トレンチが形成されている前記活性
層側半導体基板の一表面とを貼り合わせる工程と、前記
トレンチの底部に達するまで前記活性層側半導体基板の
他表面を研磨する工程とを具備したことを特徴とする半
導体装置の製造方法がある。
基板を用意する工程と、前記活性層側半導体基板の一表
面にトレンチを形成する工程と、少なくとも前記トレン
チの側壁及び前記トレンチが形成されている前記活性層
側半導体基板の一表面を酸化する工程と、前記トレンチ
に誘電体を埋め込む工程と、前記トレンチで囲まれた素
子領域に不純物を注入する工程と、前記支持側半導体基
板の一表面と、前記トレンチが形成されている前記活性
層側半導体基板の一表面とを貼り合わせる工程と、前記
トレンチの底部に達するまで前記活性層側半導体基板の
他表面を研磨する工程とを具備したことを特徴とする半
導体装置の製造方法がある。
【００１３】更に、前記支持側半導体基板の一表面と前
記活性層側半導体基板の一表面とを貼り合わせる工程の
後に熱処理をして、前記熱処理と同一工程で前記素子領
域に注入した不純物を拡散させ、不純物拡散層を形成す
ることを特徴とするものである。
記活性層側半導体基板の一表面とを貼り合わせる工程の
後に熱処理をして、前記熱処理と同一工程で前記素子領
域に注入した不純物を拡散させ、不純物拡散層を形成す
ることを特徴とするものである。
【００１４】更に、前記不純物拡散層は、前記活性層側
半導体基板の表面から前記支持側半導体基板に向かって
不純物濃度が大きくなることが望ましい。また、前記活
性層側半導体基板の他表面を研磨する工程の後に、熱処
理して前記不純物を拡散させ不純物拡散層を形成するこ
とを特徴とするものである。
半導体基板の表面から前記支持側半導体基板に向かって
不純物濃度が大きくなることが望ましい。また、前記活
性層側半導体基板の他表面を研磨する工程の後に、熱処
理して前記不純物を拡散させ不純物拡散層を形成するこ
とを特徴とするものである。
【００１５】更に、前記不純物拡散層は、不純物濃度が
均一に分布していることが望ましい。また、前記不純物
拡散層を形成する工程において、前記不純物拡散層は前
記活性層側半導体基板の一表面からの深さが前記トレン
チと略同等であることが望ましい。
均一に分布していることが望ましい。また、前記不純物
拡散層を形成する工程において、前記不純物拡散層は前
記活性層側半導体基板の一表面からの深さが前記トレン
チと略同等であることが望ましい。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の第
1 の実施の形態にかかる半導体装置の製造方法について
説明する。図１は、本発明の第１の実施の形態にかかる
半導体装置の製造工程を説明した断面図である。
1 の実施の形態にかかる半導体装置の製造方法について
説明する。図１は、本発明の第１の実施の形態にかかる
半導体装置の製造工程を説明した断面図である。
【００１７】まず、図１（ａ）に示されるように、活性
層側半導体基板１の一方の主面に素子分離のためのトレ
ンチ２を深さ約５μｍ〜７μｍ程度形成する。次に、ト
レンチ２の側壁及び活性層側半導体基板１の全表面を酸
化し、トレンチ２側の主面に厚さ約２μｍ〜３μｍ程度
の埋込酸化膜３を形成する。次に、トレンチ２内に誘電
体、例えばポリシリコン４を埋め込む。
層側半導体基板１の一方の主面に素子分離のためのトレ
ンチ２を深さ約５μｍ〜７μｍ程度形成する。次に、ト
レンチ２の側壁及び活性層側半導体基板１の全表面を酸
化し、トレンチ２側の主面に厚さ約２μｍ〜３μｍ程度
の埋込酸化膜３を形成する。次に、トレンチ２内に誘電
体、例えばポリシリコン４を埋め込む。
【００１８】次に、図１（ｂ）に示されるように、活性
層側半導体基板１のトレンチ２が形成されている方の面
と支持側半導体基板５の一主面とを貼り合わせた後、接
合面の結晶性を回復させ、強度を増大させるために温
度：約１２００℃、時間：約１２０分の条件で熱処理す
る。
層側半導体基板１のトレンチ２が形成されている方の面
と支持側半導体基板５の一主面とを貼り合わせた後、接
合面の結晶性を回復させ、強度を増大させるために温
度：約１２００℃、時間：約１２０分の条件で熱処理す
る。
【００１９】次に、図１（ｃ）に示されるように、例え
ば、グラインダー加工及び鏡面研磨によって、支持側半
導体基板５と貼り合わされていない方の活性層側半導体
基板１の表面をトレンチ２があらわれる厚さ５μｍ〜７
μｍになるまで研磨及び平坦化する。以上により、本発
明の第１の実施の形態にかかる半導体装置の製造方法が
終了する。
ば、グラインダー加工及び鏡面研磨によって、支持側半
導体基板５と貼り合わされていない方の活性層側半導体
基板１の表面をトレンチ２があらわれる厚さ５μｍ〜７
μｍになるまで研磨及び平坦化する。以上により、本発
明の第１の実施の形態にかかる半導体装置の製造方法が
終了する。
【００２０】支持側半導体基板５と貼り合わせる前に活
性層側半導体基板１に素子分離のためのトレンチ２を形
成し、その後、トレンチ２の側壁を酸化するのと同一工
程で埋込酸化膜３を形成することによって、埋込酸化膜
３に向かってシリコンエッチングをする必要がなくなり
埋め込み酸化膜３のオーバーエッチングを防止すること
ができる。
性層側半導体基板１に素子分離のためのトレンチ２を形
成し、その後、トレンチ２の側壁を酸化するのと同一工
程で埋込酸化膜３を形成することによって、埋込酸化膜
３に向かってシリコンエッチングをする必要がなくなり
埋め込み酸化膜３のオーバーエッチングを防止すること
ができる。
【００２１】また、トレンチ２の側壁を酸化する際の埋
込酸化膜３とトレンチ２の境界部分にかかる応力を考慮
する必要がなくなるので、結晶欠陥が発生せず良好な形
状のトレンチ２による素子分離を実現することができ
る。
込酸化膜３とトレンチ２の境界部分にかかる応力を考慮
する必要がなくなるので、結晶欠陥が発生せず良好な形
状のトレンチ２による素子分離を実現することができ
る。
【００２２】尚、本実施の形態に限定されず、埋込酸化
膜３を形成するときには、少なくともトレンチ２が形成
されている側の活性層側半導体基板の主面を酸化すれば
よい。
膜３を形成するときには、少なくともトレンチ２が形成
されている側の活性層側半導体基板の主面を酸化すれば
よい。
【００２３】次に、第２の実施の形態にかかる半導体装
置の製造方法について図２を参照して説明する。図２
は、第２の実施の形態にかかる半導体装置の製造工程を
説明する断面図である。
置の製造方法について図２を参照して説明する。図２
は、第２の実施の形態にかかる半導体装置の製造工程を
説明する断面図である。
【００２４】まず、図２（ａ）に示されるように、Ｐ型
の活性層側半導体基板１の一方の主面に深さ約５μm 〜
７μm 程度のトレンチ２を形成する。次に、トレンチ２
の側壁及び活性層側半導体基板１の全表面を酸化し、ト
レンチ２側の主面に厚さ２μm 〜３μm 程度の埋込酸化
膜３を形成する。その後、トレンチ２内にポリシリコン
４を埋め込む。
の活性層側半導体基板１の一方の主面に深さ約５μm 〜
７μm 程度のトレンチ２を形成する。次に、トレンチ２
の側壁及び活性層側半導体基板１の全表面を酸化し、ト
レンチ２側の主面に厚さ２μm 〜３μm 程度の埋込酸化
膜３を形成する。その後、トレンチ２内にポリシリコン
４を埋め込む。
【００２５】次に、図２（ｂ）に示されるように、レジ
スト６によりマスクを形成し、トレンチ２で囲まれた所
定の素子領域にリン等の不純物７を注入する。次に、図
２（ｃ）に示されるように、レジスト６を除去した後、
活性層側半導体基板１のトレンチ２が形成されている方
の面と支持側半導体基板５の一主面とを貼り合わせた
後、例えば、温度：１２００℃、時間：１２０分の条件
で熱処理し、接合面の結晶性を回復させる。この時、同
時に素子領域に注入された不純物７が拡散し、Ｎ型ウェ
ル８が形成される。
スト６によりマスクを形成し、トレンチ２で囲まれた所
定の素子領域にリン等の不純物７を注入する。次に、図
２（ｃ）に示されるように、レジスト６を除去した後、
活性層側半導体基板１のトレンチ２が形成されている方
の面と支持側半導体基板５の一主面とを貼り合わせた
後、例えば、温度：１２００℃、時間：１２０分の条件
で熱処理し、接合面の結晶性を回復させる。この時、同
時に素子領域に注入された不純物７が拡散し、Ｎ型ウェ
ル８が形成される。
【００２６】次に、図２（ｄ）に示されるように、例え
ば、グラインダー加工及び鏡面研磨によって、支持側半
導体基板５と貼り合わされていない方の活性層側半導体
基板１の表面をトレンチ２があらわれる厚さ５μｍ〜７
μｍになるまで研磨及び平坦化する。以上により、本発
明の第２の実施の形態にかかる半導体装置の製造工程を
終了する。
ば、グラインダー加工及び鏡面研磨によって、支持側半
導体基板５と貼り合わされていない方の活性層側半導体
基板１の表面をトレンチ２があらわれる厚さ５μｍ〜７
μｍになるまで研磨及び平坦化する。以上により、本発
明の第２の実施の形態にかかる半導体装置の製造工程を
終了する。
【００２７】支持側半導体基板５と貼り合わせる前に活
性層側半導体基板１の素子領域に不純物７を注入してお
くことによって、半導体基板同士を貼り合わせた後に行
う接合面の結晶性を回復させるための熱処理と同一工程
で不純物７の拡散を行い、Ｎ型ウェル８を形成すること
ができる。従って、従来不純物７を拡散させるために行
っていた熱処理工程を省略し、製造工程数の削減を図る
ことができる。
性層側半導体基板１の素子領域に不純物７を注入してお
くことによって、半導体基板同士を貼り合わせた後に行
う接合面の結晶性を回復させるための熱処理と同一工程
で不純物７の拡散を行い、Ｎ型ウェル８を形成すること
ができる。従って、従来不純物７を拡散させるために行
っていた熱処理工程を省略し、製造工程数の削減を図る
ことができる。
【００２８】本実施の形態にかかる半導体装置のＮ型ウ
ェル８の不純物濃度分布は、不純物７を注入した方の面
を下にして支持側半導体基板５と貼り合わせるため、図
３に示されるように、表面から埋込酸化膜３に向かって
不純物濃度が高くなっている。このＮ型ウェル８に図４
に示されるようなＰチャネルＭＯＳトランジスタを形成
すると、ドレイン１１とＮ型ウェル８間の接合から空乏
層１２が下方に伸びる場合、Ｎ型ウェル８の底面に向か
うに従って不純物濃度が高くなるため、空乏層１２の伸
びが抑えられる。従って、従来と比べて、トランジスタ
の縦方向の耐圧を高くすることが可能である。
ェル８の不純物濃度分布は、不純物７を注入した方の面
を下にして支持側半導体基板５と貼り合わせるため、図
３に示されるように、表面から埋込酸化膜３に向かって
不純物濃度が高くなっている。このＮ型ウェル８に図４
に示されるようなＰチャネルＭＯＳトランジスタを形成
すると、ドレイン１１とＮ型ウェル８間の接合から空乏
層１２が下方に伸びる場合、Ｎ型ウェル８の底面に向か
うに従って不純物濃度が高くなるため、空乏層１２の伸
びが抑えられる。従って、従来と比べて、トランジスタ
の縦方向の耐圧を高くすることが可能である。
【００２９】そのため、従来と同等の耐圧を実現する場
合には、活性層の厚さや埋込酸化膜３の膜厚を小さくす
ることが可能である。次に、本発明の第３の実施の形態
にかかる半導体装置の製造方法について説明する。
合には、活性層の厚さや埋込酸化膜３の膜厚を小さくす
ることが可能である。次に、本発明の第３の実施の形態
にかかる半導体装置の製造方法について説明する。
【００３０】本発明の第３の実施の形態にかかる半導体
装置の製造工程は、活性層側半導体基板１にトレンチ２
を形成して支持側半導体基板５と貼り合わせ、他面を研
磨及び平坦化するまでは、図２で説明されている第２に
実施の形態にかかる半導体装置の製造工程と同様である
が、その後、Ｎ型ウェル８の不純物濃度分布を均一にす
るための熱処理工程を行って終了する。
装置の製造工程は、活性層側半導体基板１にトレンチ２
を形成して支持側半導体基板５と貼り合わせ、他面を研
磨及び平坦化するまでは、図２で説明されている第２に
実施の形態にかかる半導体装置の製造工程と同様である
が、その後、Ｎ型ウェル８の不純物濃度分布を均一にす
るための熱処理工程を行って終了する。
【００３１】第２の実施の形態の場合のように、支持側
半導体基板５と貼り合わせる前に活性層側半導体基板１
の素子領域に不純物７を注入しておくことによって、半
導体基板同士を貼り合わせた後に行う熱処理と同一工程
で不純物７の拡散を進めることができるため、貼り合わ
せて研磨した後に従来よりも短時間の熱処理を加えるだ
けで、均一な濃度分布を示すＮ型ウェル８を形成するこ
とができる。
半導体基板５と貼り合わせる前に活性層側半導体基板１
の素子領域に不純物７を注入しておくことによって、半
導体基板同士を貼り合わせた後に行う熱処理と同一工程
で不純物７の拡散を進めることができるため、貼り合わ
せて研磨した後に従来よりも短時間の熱処理を加えるだ
けで、均一な濃度分布を示すＮ型ウェル８を形成するこ
とができる。
【００３２】本発明は、上記第１乃至第３の実施の形態
に限定されず、トレンチ２内を埋め込んだ後に絶縁膜、
例えば酸化膜を形成し、埋込酸化膜３の厚さを確保する
ことも可能である。また、活性層側半導体基板１を研磨
及び平坦化した後に、酸化膜を形成し、トレンチ２上を
選択酸化してフィールド酸化膜を形成することも可能で
ある。
に限定されず、トレンチ２内を埋め込んだ後に絶縁膜、
例えば酸化膜を形成し、埋込酸化膜３の厚さを確保する
ことも可能である。また、活性層側半導体基板１を研磨
及び平坦化した後に、酸化膜を形成し、トレンチ２上を
選択酸化してフィールド酸化膜を形成することも可能で
ある。
【００３３】
【発明の効果】本発明によれば、支持側半導体基板と貼
り合わせる前に活性層側半導体基板にトレンチを形成す
ることによって、埋込酸化膜のオーバーエッチングやト
レンチの側壁酸化時の結晶欠陥の発生を抑制することが
できる。
り合わせる前に活性層側半導体基板にトレンチを形成す
ることによって、埋込酸化膜のオーバーエッチングやト
レンチの側壁酸化時の結晶欠陥の発生を抑制することが
できる。
【００３４】また、貼り合わせ前にウェルを形成するた
めの不純物を注入しておくことによって、接合面の結晶
性を回復させるために貼り合わせ後に行う熱処理と同一
工程で不純物を拡散させることが可能であり、製造工程
を削減して縦方向の耐圧の高いトランジスタを形成する
ことが可能である。
めの不純物を注入しておくことによって、接合面の結晶
性を回復させるために貼り合わせ後に行う熱処理と同一
工程で不純物を拡散させることが可能であり、製造工程
を削減して縦方向の耐圧の高いトランジスタを形成する
ことが可能である。
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造工程を説明する断面図。
の製造工程を説明する断面図。
【図２】本発明の第２の実施の形態にかかる半導体装置
の製造工程を説明する断面図。
の製造工程を説明する断面図。
【図３】本発明の第２の実施の形態にかかる半導体装置
のＮ型ウェルの深さ方向の濃度分布図。
のＮ型ウェルの深さ方向の濃度分布図。
【図４】本発明の第２の実施の形態にかかる半導体装置
の断面図。
の断面図。
【図５】従来の半導体装置の製造工程を説明する断面
図。
図。
【図６】従来のトレンチ部のオーバーエッチング例図。
【図７】従来のトレンチ部の結晶欠陥例図。
１，１０１…活性層側半導体基板、 ２，１０４…トレンチ、 ３…埋め込み酸化膜、 ４，１０５…ポリシリコン、 ５，１０３…支持側半導体基板、 ６，１０６…レジスト、 ７…不純物、 ８，１０７…Ｎ型ウェル、 ９…ゲート、 １０…ソース、 １１…ドレイン、 １２…空乏層、 １０２…シリコン酸化膜
Claims (9)
- 【請求項１】 支持側半導体基板と活性層側半導体基板
を用意する工程と、前記活性層側半導体基板の一表面に
トレンチを形成する工程と、少なくとも前記トレンチの
側壁及び前記トレンチが形成されている前記活性層側半
導体基板の一表面を酸化する工程と、前記トレンチに誘
電体を埋め込む工程と、前記支持側半導体基板の一表面
と、前記トレンチが形成されている前記活性層側半導体
基板の一表面とを貼り合わせる工程と、前記トレンチの
底部に達するまで前記活性側半導体基板の他表面を研磨
する工程とを具備したことを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記トレンチの側壁を酸化する工程にお
いて、同一工程で前記活性層側半導体基板の全表面を酸
化することを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記トレンチに誘電体を埋め込む工程の
後に、前記トレンチが形成されている前記活性層側半導
体基板の一表面を酸化する工程を具備したことを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項４】 支持側半導体基板と活性層側半導体基板
を用意する工程と、前記活性層側半導体基板の一表面に
トレンチを形成する工程と、少なくとも前記トレンチの
側壁及び前記トレンチが形成されている前記活性層側半
導体基板の一表面を酸化する工程と、前記トレンチに誘
電体を埋め込む工程と、前記トレンチで囲まれた素子領
域に前記活性層側半導体基板と逆導電型の不純物を注入
する工程と、前記支持側半導体基板の一表面と、前記ト
レンチが形成されている前記活性層側半導体基板の一表
面とを貼り合わせる工程と、前記トレンチの底部に達す
るまで前記活性層側半導体基板の他表面を研磨する工程
とを具備したことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記支持側半導体基板の一表面と前記活
性層側半導体基板の一表面とを貼り合わせる工程の後に
熱処理をして、前記熱処理と同一工程で前記素子領域に
注入した不純物を拡散させ、不純物拡散層を形成するこ
とを特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記不純物拡散層は、前記活性層側半導
体基板の表面から前記支持側半導体基板に向かって不純
物濃度が大きくなることを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項７】 前記活性層側半導体基板の他表面を研磨
する工程の後に、熱処理して前記不純物を拡散させ不純
物拡散層を形成することを特徴とする請求項４記載の半
導体装置の製造方法。 - 【請求項８】 前記不純物拡散層は、不純物濃度が均一
に分布していることを特徴とする請求項７記載の半導体
装置の製造方法。 - 【請求項９】 前記不純物拡散層を形成する工程におい
て、前記不純物拡散層は前記活性層側半導体基板の一表
面からの深さが前記トレンチと略同等であることを特徴
とする請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129098A JPH11214503A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129098A JPH11214503A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214503A true JPH11214503A (ja) | 1999-08-06 |
Family
ID=11773876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129098A Pending JPH11214503A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214503A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| KR100587038B1 (ko) * | 1999-11-04 | 2006-06-07 | 주식회사 하이닉스반도체 | 이중막 실리콘 기판의 제조 방법 |
| JP2008010668A (ja) * | 2006-06-29 | 2008-01-17 | Denso Corp | 貼り合わせ基板の製造方法およびそれによって製造される貼り合わせ基板 |
-
1998
- 1998-01-23 JP JP1129098A patent/JPH11214503A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587038B1 (ko) * | 1999-11-04 | 2006-06-07 | 주식회사 하이닉스반도체 | 이중막 실리콘 기판의 제조 방법 |
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| JP2008010668A (ja) * | 2006-06-29 | 2008-01-17 | Denso Corp | 貼り合わせ基板の製造方法およびそれによって製造される貼り合わせ基板 |
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