JP3109121B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体基板の製造方
法に関し、特に、絶縁体上に単結晶シリコン（Si）層が
形成された、いわゆるＳＯＩ（silicon on insulator）
基板の製造方法に関するものである。
法に関し、特に、絶縁体上に単結晶シリコン（Si）層が
形成された、いわゆるＳＯＩ（silicon on insulator）
基板の製造方法に関するものである。
【０００２】
【従来の技術】従来、いわゆる貼り合わせ法を用いたＳ
ＯＩ基板の製造方法において、単結晶Si層の厚さの制御
性を高めるために、研磨ストッパーとして、エッチング
特性が互いに異なる２種類の絶縁膜から成るものを用い
ることが提案されている（例えば、特願昭６３−３３１
３４０号）。このような２段ストッパー構造を用いた従
来のＳＯＩ基板の製造方法について説明すると次の通り
である。
ＯＩ基板の製造方法において、単結晶Si層の厚さの制御
性を高めるために、研磨ストッパーとして、エッチング
特性が互いに異なる２種類の絶縁膜から成るものを用い
ることが提案されている（例えば、特願昭６３−３３１
３４０号）。このような２段ストッパー構造を用いた従
来のＳＯＩ基板の製造方法について説明すると次の通り
である。
【０００３】すなわち、図１１に示すように、まず例え
ばｐ型のSi基板１０１の一方の主面の所定部分をエッチ
ング除去して矩形断面の凸部を形成した後、研磨ストッ
パーとしての二酸化シリコン（SiＯ2 ）膜１０２及び窒
化シリコン（Si3 Ｎ4 ）膜１０３を全面に順次形成す
る。次に、図１２に示すように、ＣＶＤ法により全面に
SiＯ2 膜１０４を形成し、さらにこのSiＯ2 膜１０４上
に平坦化用の物質層として多結晶Si膜１０５を厚く形成
した後、この多結晶Si膜１０５の表面を平坦化する。こ
の後、この多結晶Si膜１０５の平坦化された表面に支持
基板１０６を接着する。
ばｐ型のSi基板１０１の一方の主面の所定部分をエッチ
ング除去して矩形断面の凸部を形成した後、研磨ストッ
パーとしての二酸化シリコン（SiＯ2 ）膜１０２及び窒
化シリコン（Si3 Ｎ4 ）膜１０３を全面に順次形成す
る。次に、図１２に示すように、ＣＶＤ法により全面に
SiＯ2 膜１０４を形成し、さらにこのSiＯ2 膜１０４上
に平坦化用の物質層として多結晶Si膜１０５を厚く形成
した後、この多結晶Si膜１０５の表面を平坦化する。こ
の後、この多結晶Si膜１０５の平坦化された表面に支持
基板１０６を接着する。
【０００４】次に、SiＯ2 膜１０２を研磨ストッパーと
して用いてSi基板１０１を他方の主面側から研磨する。
これによって、図１３に示すように、島状の単結晶Si層
１０７が形成される。次に、図１４に示すように、ウエ
ットエッチング法により、単結晶Si層１０７の外側の部
分のSiＯ2 膜１０２をエッチング除去する。次に、Si3
Ｎ4 膜１０４を研磨ストッパーとして用いて単結晶Si層
１０７を仕上げ研磨する。これによって、図１５に示す
ように、単結晶Si層１０７を目的とする厚さにする。
して用いてSi基板１０１を他方の主面側から研磨する。
これによって、図１３に示すように、島状の単結晶Si層
１０７が形成される。次に、図１４に示すように、ウエ
ットエッチング法により、単結晶Si層１０７の外側の部
分のSiＯ2 膜１０２をエッチング除去する。次に、Si3
Ｎ4 膜１０４を研磨ストッパーとして用いて単結晶Si層
１０７を仕上げ研磨する。これによって、図１５に示す
ように、単結晶Si層１０７を目的とする厚さにする。
【０００５】この後、次のようにして、単結晶Si層１０
７に例えばｎチャネルＭＯＳトランジスタを形成する。
すなわち、図１６に示すように、単結晶Si層１０７上に
ゲート絶縁膜１０８を形成する。次に、ＣＶＤ法により
全面に多結晶Si膜を形成し、この多結晶Si膜に不純物を
ドープして低抵抗化した後、この多結晶Si膜をエッチン
グによりパターニングしてゲート電極１０９を形成す
る。次に、このゲート電極１０９をマスクとして単結晶
Si層１０７中に例えばリン（Ｐ）のようなｎ型不純物を
低濃度にイオン注入する。次に、ゲート電極１０９の側
壁にサイドウォールスペーサ１１０を形成した後、この
サイドウォールスペーサ１１０及びゲート電極１０９を
マスクとして単結晶Si層１０７中に例えばヒ素（As）の
ようなｎ型不純物を高濃度にイオン注入する。この後、
注入不純物の電気的活性化のための熱処理を行う。
７に例えばｎチャネルＭＯＳトランジスタを形成する。
すなわち、図１６に示すように、単結晶Si層１０７上に
ゲート絶縁膜１０８を形成する。次に、ＣＶＤ法により
全面に多結晶Si膜を形成し、この多結晶Si膜に不純物を
ドープして低抵抗化した後、この多結晶Si膜をエッチン
グによりパターニングしてゲート電極１０９を形成す
る。次に、このゲート電極１０９をマスクとして単結晶
Si層１０７中に例えばリン（Ｐ）のようなｎ型不純物を
低濃度にイオン注入する。次に、ゲート電極１０９の側
壁にサイドウォールスペーサ１１０を形成した後、この
サイドウォールスペーサ１１０及びゲート電極１０９を
マスクとして単結晶Si層１０７中に例えばヒ素（As）の
ようなｎ型不純物を高濃度にイオン注入する。この後、
注入不純物の電気的活性化のための熱処理を行う。
【０００６】これによって、サイドウォールスペーサ１
１０の下側の部分に例えばｎ- 型の低不純物濃度部１１
１ａ、１１２ａを有する例えばｎ+ 型のソース領域１１
１及びドレイン領域１１２がゲート電極１０９に対して
自己整合的に形成され、いわゆるＬＤＤ（lightly dope
d drain ）構造のｎチャネルＭＯＳトランジスタが形成
される。この状態における平面図を図１７に示す。図１
６は図１７の１６−１６線に沿っての断面に対応する。
なお、図１７においては、サイドウォールスペーサ１１
０の図示は省略されている。
１０の下側の部分に例えばｎ- 型の低不純物濃度部１１
１ａ、１１２ａを有する例えばｎ+ 型のソース領域１１
１及びドレイン領域１１２がゲート電極１０９に対して
自己整合的に形成され、いわゆるＬＤＤ（lightly dope
d drain ）構造のｎチャネルＭＯＳトランジスタが形成
される。この状態における平面図を図１７に示す。図１
６は図１７の１６−１６線に沿っての断面に対応する。
なお、図１７においては、サイドウォールスペーサ１１
０の図示は省略されている。
【０００７】
【発明が解決しようとする課題】上述の従来のＳＯＩ基
板の製造方法は次のような問題を有する。すなわち、１
段目の研磨ストッパーとしてのSiＯ2膜１０２をウエッ
トエッチング法によりエッチング除去していることか
ら、図１４に示すように、単結晶Si層１０７とその周囲
のSi3 Ｎ4 膜１０２との間に、この単結晶Si層１０７の
全周にわたって溝が形成される。この結果、後に形成さ
れるゲート電極１０９形成用の多結晶Si膜をパターニン
グするためにこの多結晶Si膜をエッチングした後におい
ても、この溝に図１６に示すように多結晶Si膜１１３が
残される。この溝は上述のように単結晶Si層１０７の全
周に形成されていることから、この溝に残された多結晶
Si膜１１３もまた単結晶Si層１０７の全周にわたってい
る（図１７参照）。このため、この多結晶Si膜１１３に
より、ソース領域１１１及びドレイン領域１１２の間が
ショートしてしまう。
板の製造方法は次のような問題を有する。すなわち、１
段目の研磨ストッパーとしてのSiＯ2膜１０２をウエッ
トエッチング法によりエッチング除去していることか
ら、図１４に示すように、単結晶Si層１０７とその周囲
のSi3 Ｎ4 膜１０２との間に、この単結晶Si層１０７の
全周にわたって溝が形成される。この結果、後に形成さ
れるゲート電極１０９形成用の多結晶Si膜をパターニン
グするためにこの多結晶Si膜をエッチングした後におい
ても、この溝に図１６に示すように多結晶Si膜１１３が
残される。この溝は上述のように単結晶Si層１０７の全
周に形成されていることから、この溝に残された多結晶
Si膜１１３もまた単結晶Si層１０７の全周にわたってい
る（図１７参照）。このため、この多結晶Si膜１１３に
より、ソース領域１１１及びドレイン領域１１２の間が
ショートしてしまう。
【０００８】この問題を解決するために、SiＯ2 膜１０
２を除去するためのエッチングを反応性イオンエッチン
グ（ＲＩＥ）法により行うことが考えられるが、この場
合にはエッチング速度のばらつきや単結晶Si層１０７の
表面の損傷（表面欠陥など）の発生が問題となるので、
この方法は採用し難い。従って、この発明の目的は、単
結晶シリコン層から成る島状の半導体領域の周囲に溝が
形成されることに起因するショートなどの不良を防止す
ることができる半導体基板の製造方法を提供することに
ある。
２を除去するためのエッチングを反応性イオンエッチン
グ（ＲＩＥ）法により行うことが考えられるが、この場
合にはエッチング速度のばらつきや単結晶Si層１０７の
表面の損傷（表面欠陥など）の発生が問題となるので、
この方法は採用し難い。従って、この発明の目的は、単
結晶シリコン層から成る島状の半導体領域の周囲に溝が
形成されることに起因するショートなどの不良を防止す
ることができる半導体基板の製造方法を提供することに
ある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、半導体基板の製造方法において、半導
体基板（１）の第１の主面上に互いにエッチング特性が
異なる第１の絶縁膜（２）及び第２の絶縁膜（３）を少
なくとも形成した後、第１の絶縁膜（１）及び第２の絶
縁膜（３）に開口（４）を形成し、開口（４）の部分に
おける半導体基板（１）上に選択エピタキシャル成長法
により単結晶シリコン層（５）を成長させ、単結晶シリ
コン層（５）上に第３の絶縁膜（６）を形成し、半導体
基板（１）上に平坦化用の物質層（８）を形成した後、
物質層（８）の表面を平坦化し、物質層（８）の平坦化
された表面に支持基板（９）を接着し、半導体基板
（１）の第２の主面側から半導体基板（１）を第１の絶
縁膜（２）を研磨ストッパーとして用いて研磨して単結
晶シリコン層（５）から成る島状の半導体領域を形成し
た後、第１の絶縁膜（２）をエッチング除去するように
したものである。
に、この発明は、半導体基板の製造方法において、半導
体基板（１）の第１の主面上に互いにエッチング特性が
異なる第１の絶縁膜（２）及び第２の絶縁膜（３）を少
なくとも形成した後、第１の絶縁膜（１）及び第２の絶
縁膜（３）に開口（４）を形成し、開口（４）の部分に
おける半導体基板（１）上に選択エピタキシャル成長法
により単結晶シリコン層（５）を成長させ、単結晶シリ
コン層（５）上に第３の絶縁膜（６）を形成し、半導体
基板（１）上に平坦化用の物質層（８）を形成した後、
物質層（８）の表面を平坦化し、物質層（８）の平坦化
された表面に支持基板（９）を接着し、半導体基板
（１）の第２の主面側から半導体基板（１）を第１の絶
縁膜（２）を研磨ストッパーとして用いて研磨して単結
晶シリコン層（５）から成る島状の半導体領域を形成し
た後、第１の絶縁膜（２）をエッチング除去するように
したものである。
【００１０】
【作用】上述のように構成されたこの発明の半導体基板
の製造方法によれば、第１の絶縁膜（２）及び第２の絶
縁膜（３）に形成された開口（４）の部分における半導
体基板（１）上に単結晶シリコン層（５）を成長させて
いるので、第１の絶縁膜（２）を研磨ストッパーとして
用いて半導体基板（１）を研磨して島状の単結晶シリコ
ン層（５）を形成した状態においては、第１の絶縁膜
（２）がこの単結晶シリコン層（５）の外側だけにこの
単結晶シリコン層（５）を取り囲むように形成された構
造となる。このため、その後にウエットエッチングを行
うことによりこの第１の絶縁膜（２）を完全に除去する
ことができることから、単結晶シリコン層（５）の周囲
に溝が形成されることがなくなり、従って素子形成のた
めに後に形成される導電層がこの溝に残されることもな
くなる。以上により、単結晶シリコン層（５）から成る
島状の半導体領域の周囲に溝が形成されることに起因す
るショートなどの不良を防止することができる。
の製造方法によれば、第１の絶縁膜（２）及び第２の絶
縁膜（３）に形成された開口（４）の部分における半導
体基板（１）上に単結晶シリコン層（５）を成長させて
いるので、第１の絶縁膜（２）を研磨ストッパーとして
用いて半導体基板（１）を研磨して島状の単結晶シリコ
ン層（５）を形成した状態においては、第１の絶縁膜
（２）がこの単結晶シリコン層（５）の外側だけにこの
単結晶シリコン層（５）を取り囲むように形成された構
造となる。このため、その後にウエットエッチングを行
うことによりこの第１の絶縁膜（２）を完全に除去する
ことができることから、単結晶シリコン層（５）の周囲
に溝が形成されることがなくなり、従って素子形成のた
めに後に形成される導電層がこの溝に残されることもな
くなる。以上により、単結晶シリコン層（５）から成る
島状の半導体領域の周囲に溝が形成されることに起因す
るショートなどの不良を防止することができる。
【００１１】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１〜図９はこの発明の一実施例
によるＳＯＩ基板の製造方法を示す。この実施例におい
ては、図１に示すように、まず例えばｐ型のSi基板１の
一方の主面上に、研磨ストッパーとしてのSiＯ2 膜２及
びSi3 Ｎ4 膜３を順次形成する。SiＯ2 膜２は例えば熱
酸化法により形成され、Si3 Ｎ4 膜３は例えばＣＶＤ法
により形成される。次に、図２に示すように、SiＯ2 膜
２及びSi3 Ｎ4 膜３の所定部分を例えばＲＩＥ法により
エッチング除去して開口４を形成する。この後、このＲ
ＩＥによりSi基板１の表面に生じた損傷を犠牲酸化やウ
エットエッチングなどにより除去する。
照しながら説明する。図１〜図９はこの発明の一実施例
によるＳＯＩ基板の製造方法を示す。この実施例におい
ては、図１に示すように、まず例えばｐ型のSi基板１の
一方の主面上に、研磨ストッパーとしてのSiＯ2 膜２及
びSi3 Ｎ4 膜３を順次形成する。SiＯ2 膜２は例えば熱
酸化法により形成され、Si3 Ｎ4 膜３は例えばＣＶＤ法
により形成される。次に、図２に示すように、SiＯ2 膜
２及びSi3 Ｎ4 膜３の所定部分を例えばＲＩＥ法により
エッチング除去して開口４を形成する。この後、このＲ
ＩＥによりSi基板１の表面に生じた損傷を犠牲酸化やウ
エットエッチングなどにより除去する。
【００１２】次に、図３に示すように、開口４の部分に
おけるSi基板１上に、選択エピタキシャル成長法により
例えばｐ型の単結晶Si層５を成長させる。次に、図４に
示すように、単結晶Si層５とSi3 Ｎ4 膜３との界面を少
なくするために、熱酸化法によりこの単結晶Si層５の表
面にSiＯ2 膜６を形成する。次に、図５に示すように、
ＣＶＤ法により全面に例えばSiＯ2 膜７を形成し、さら
にこのSiＯ2 膜７上に平坦化用の物質層として多結晶Si
膜８を厚く形成した後、この多結晶Si膜８の表面を平坦
化する。この後、この多結晶Si膜８の平坦化された表面
に支持基板９を接着する。この支持基板９としては例え
ばSi基板が用いられる。
おけるSi基板１上に、選択エピタキシャル成長法により
例えばｐ型の単結晶Si層５を成長させる。次に、図４に
示すように、単結晶Si層５とSi3 Ｎ4 膜３との界面を少
なくするために、熱酸化法によりこの単結晶Si層５の表
面にSiＯ2 膜６を形成する。次に、図５に示すように、
ＣＶＤ法により全面に例えばSiＯ2 膜７を形成し、さら
にこのSiＯ2 膜７上に平坦化用の物質層として多結晶Si
膜８を厚く形成した後、この多結晶Si膜８の表面を平坦
化する。この後、この多結晶Si膜８の平坦化された表面
に支持基板９を接着する。この支持基板９としては例え
ばSi基板が用いられる。
【００１３】次に、SiＯ2 膜２を研磨ストッパーとして
用いてSi基板１を他方の主面側から研磨する。これによ
って、図６に示すように、島状の単結晶Si層５が形成さ
れる。次に、図７に示すように、ウエットエッチング法
によりSiＯ2 膜２をエッチング除去する。この場合、こ
のSiＯ2 膜２は、単結晶Si層５の外側だけにこれを取り
囲むように平坦な状態で形成されていることから、この
エッチングにより容易に完全に除去され、従ってこのエ
ッチングにより単結晶Si層５の周囲に溝が形成されるお
それはない。次に、Si3 Ｎ4 膜３を研磨ストッパーとし
て用いて単結晶Si層５を仕上げ研磨する。これによっ
て、図８に示すように、単結晶Si層５を目的とする厚さ
にする。
用いてSi基板１を他方の主面側から研磨する。これによ
って、図６に示すように、島状の単結晶Si層５が形成さ
れる。次に、図７に示すように、ウエットエッチング法
によりSiＯ2 膜２をエッチング除去する。この場合、こ
のSiＯ2 膜２は、単結晶Si層５の外側だけにこれを取り
囲むように平坦な状態で形成されていることから、この
エッチングにより容易に完全に除去され、従ってこのエ
ッチングにより単結晶Si層５の周囲に溝が形成されるお
それはない。次に、Si3 Ｎ4 膜３を研磨ストッパーとし
て用いて単結晶Si層５を仕上げ研磨する。これによっ
て、図８に示すように、単結晶Si層５を目的とする厚さ
にする。
【００１４】この後、次のようにして、単結晶Si層５に
例えばＬＤＤ構造のｎチャネルＭＯＳトランジスタを形
成する。すなわち、図９に示すように、単結晶Si層５上
に熱酸化法によりSiＯ2 膜のようなゲート絶縁膜１０を
形成する。次に、ＣＶＤ法により全面に多結晶Si膜を形
成し、この多結晶Si膜に例えばＰのような不純物をドー
プして低抵抗化した後、この多結晶Si膜をエッチングに
よりパターニングしてゲート電極１１を形成する。次
に、このゲート電極１１をマスクとして単結晶Si層５中
に例えばＰのようなｎ型不純物を低濃度にイオン注入す
る。次に、例えばＣＶＤ法により全面に例えばSiＯ2 膜
を形成した後、このSiＯ2 膜を例えばＲＩＥ法によりエ
ッチバックして、ゲート電極１１の側壁にサイドウォー
ルスペーサ１２を形成する。次に、このサイドウォール
スペーサ１２及びゲート電極１１をマスクとして単結晶
Si層５中に例えばAsのようなｎ型不純物を高濃度にイオ
ン注入する。この後、注入不純物の電気的活性化のため
の熱処理を行う。
例えばＬＤＤ構造のｎチャネルＭＯＳトランジスタを形
成する。すなわち、図９に示すように、単結晶Si層５上
に熱酸化法によりSiＯ2 膜のようなゲート絶縁膜１０を
形成する。次に、ＣＶＤ法により全面に多結晶Si膜を形
成し、この多結晶Si膜に例えばＰのような不純物をドー
プして低抵抗化した後、この多結晶Si膜をエッチングに
よりパターニングしてゲート電極１１を形成する。次
に、このゲート電極１１をマスクとして単結晶Si層５中
に例えばＰのようなｎ型不純物を低濃度にイオン注入す
る。次に、例えばＣＶＤ法により全面に例えばSiＯ2 膜
を形成した後、このSiＯ2 膜を例えばＲＩＥ法によりエ
ッチバックして、ゲート電極１１の側壁にサイドウォー
ルスペーサ１２を形成する。次に、このサイドウォール
スペーサ１２及びゲート電極１１をマスクとして単結晶
Si層５中に例えばAsのようなｎ型不純物を高濃度にイオ
ン注入する。この後、注入不純物の電気的活性化のため
の熱処理を行う。
【００１５】これによって、サイドウォールスペーサ１
２の下側の部分に例えばｎ- 型の低不純物濃度部１３
ａ、１４ａを有する例えばｎ+型のソース領域１３及び
ドレイン領域１４がゲート電極１１に対して自己整合的
に形成され、ＬＤＤ構造のｎチャネルＭＯＳトランジス
タが形成される。この状態における平面図を図１０に示
す。図９は図１０の９−９線に沿っての断面に対応す
る。なお、図１０においては、サイドウォールスペーサ
１２の図示は省略されている。
２の下側の部分に例えばｎ- 型の低不純物濃度部１３
ａ、１４ａを有する例えばｎ+型のソース領域１３及び
ドレイン領域１４がゲート電極１１に対して自己整合的
に形成され、ＬＤＤ構造のｎチャネルＭＯＳトランジス
タが形成される。この状態における平面図を図１０に示
す。図９は図１０の９−９線に沿っての断面に対応す
る。なお、図１０においては、サイドウォールスペーサ
１２の図示は省略されている。
【００１６】以上のように、この実施例によれば、研磨
ストッパーとしてのSiＯ2 膜２及びSi3 Ｎ4 膜３に形成
された開口４の部分におけるSi基板１上に選択エピタキ
シャル成長法により単結晶Si層５を成長させているの
で、SiＯ2 膜２を研磨ストッパーとして用いてSi基板１
を研磨して島状の単結晶Si層５を形成した状態において
は、SiＯ2 膜２がこの単結晶Si層５の外側だけにこれを
取り囲むように形成された構造となる。従って、その後
に行われるウエットエッチングによりこのSiＯ2 膜２を
完全に除去することができる。このため、単結晶Si層５
の周囲に溝が形成されることがなくなり、従ってゲート
電極１１の形成のために後に形成される多結晶Si膜がこ
の溝に残されることもなくなる。これによって、ソース
領域１３及びドレイン領域１４の間のショート不良を防
止することができる。この実施例によるＳＯＩ基板の製
造方法によれば、例えばＳＯＩ構造のＭＯＳＬＳＩなど
を容易に製造することができる。
ストッパーとしてのSiＯ2 膜２及びSi3 Ｎ4 膜３に形成
された開口４の部分におけるSi基板１上に選択エピタキ
シャル成長法により単結晶Si層５を成長させているの
で、SiＯ2 膜２を研磨ストッパーとして用いてSi基板１
を研磨して島状の単結晶Si層５を形成した状態において
は、SiＯ2 膜２がこの単結晶Si層５の外側だけにこれを
取り囲むように形成された構造となる。従って、その後
に行われるウエットエッチングによりこのSiＯ2 膜２を
完全に除去することができる。このため、単結晶Si層５
の周囲に溝が形成されることがなくなり、従ってゲート
電極１１の形成のために後に形成される多結晶Si膜がこ
の溝に残されることもなくなる。これによって、ソース
領域１３及びドレイン領域１４の間のショート不良を防
止することができる。この実施例によるＳＯＩ基板の製
造方法によれば、例えばＳＯＩ構造のＭＯＳＬＳＩなど
を容易に製造することができる。
【００１７】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、研磨
ストッパーとしてSiＯ2 膜２及びSi3 Ｎ4 膜３から成る
ものを用いたが、他の２種類の絶縁膜の組み合わせを用
いることが可能であることは勿論、エッチング特性が互
いに異なる３種類以上の絶縁膜から成る研磨ストッパー
を用いることも可能である。また、上述の実施例におい
ては、単結晶Si層５にｎチャネルＭＯＳトランジスタを
形成する場合について説明したが、この単結晶Si層５に
は、ｐチャネルＭＯＳトランジスタは勿論、ＭＯＳトラ
ンジスタ以外の素子を形成することも可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、研磨
ストッパーとしてSiＯ2 膜２及びSi3 Ｎ4 膜３から成る
ものを用いたが、他の２種類の絶縁膜の組み合わせを用
いることが可能であることは勿論、エッチング特性が互
いに異なる３種類以上の絶縁膜から成る研磨ストッパー
を用いることも可能である。また、上述の実施例におい
ては、単結晶Si層５にｎチャネルＭＯＳトランジスタを
形成する場合について説明したが、この単結晶Si層５に
は、ｐチャネルＭＯＳトランジスタは勿論、ＭＯＳトラ
ンジスタ以外の素子を形成することも可能である。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、単結晶シリコン層から成る島状の半導体領域の周囲
に溝が形成されることに起因するショートなどの不良を
防止することができる。
ば、単結晶シリコン層から成る島状の半導体領域の周囲
に溝が形成されることに起因するショートなどの不良を
防止することができる。
【図１】この発明の一実施例によるＳＯＩ基板の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図２】この発明の一実施例によるＳＯＩ基板の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図３】この発明の一実施例によるＳＯＩ基板の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図４】この発明の一実施例によるＳＯＩ基板の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図５】この発明の一実施例によるＳＯＩ基板の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図６】この発明の一実施例によるＳＯＩ基板の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図７】この発明の一実施例によるＳＯＩ基板の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図８】この発明の一実施例によるＳＯＩ基板の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図９】この発明の一実施例によるＳＯＩ基板の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１０】図９に対応する平面図である。
【図１１】２段ストッパー構造を用いた従来のＳＯＩ基
板の製造方法を説明するための断面図である。
板の製造方法を説明するための断面図である。
【図１２】２段ストッパー構造を用いた従来のＳＯＩ基
板の製造方法を説明するための断面図である。
板の製造方法を説明するための断面図である。
【図１３】２段ストッパー構造を用いた従来のＳＯＩ基
板の製造方法を説明するための断面図である。
板の製造方法を説明するための断面図である。
【図１４】２段ストッパー構造を用いた従来のＳＯＩ基
板の製造方法を説明するための断面図である。
板の製造方法を説明するための断面図である。
【図１５】２段ストッパー構造を用いた従来のＳＯＩ基
板の製造方法を説明するための断面図である。
板の製造方法を説明するための断面図である。
【図１６】２段ストッパー構造を用いた従来のＳＯＩ基
板の製造方法を説明するための断面図である。
板の製造方法を説明するための断面図である。
【図１７】図１６に対応する平面図である。
１ Si基板 ２ SiＯ2 膜 ３ Si3 Ｎ4 膜 ４ 開口 ５ 単結晶Si層 ６ SiＯ2 膜 ８ 多結晶Si膜 ９ 支持基板 １１ ゲート電極 １３ ソース領域 １４ ドレイン領域
Claims (1)
- 【請求項１】 半導体基板の第１の主面上に互いにエッ
チング特性が異なる第１の絶縁膜及び第２の絶縁膜を少
なくとも形成した後、上記第１の絶縁膜及び上記第２の
絶縁膜に開口を形成し、上記開口の部分における上記半
導体基板上に選択エピタキシャル成長法により単結晶シ
リコン層を成長させ、上記単結晶シリコン層上に第３の
絶縁膜を形成し、上記半導体基板上に平坦化用の物質層
を形成した後、上記物質層の表面を平坦化し、上記物質
層の上記平坦化された表面に支持基板を接着し、上記半
導体基板の第２の主面側から上記半導体基板を上記第１
の絶縁膜を研磨ストッパーとして用いて研磨して上記単
結晶シリコン層から成る島状の半導体領域を形成した
後、上記第１の絶縁膜をエッチング除去するようにした
ことを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8789691A JP3109121B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8789691A JP3109121B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04299531A JPH04299531A (ja) | 1992-10-22 |
| JP3109121B2 true JP3109121B2 (ja) | 2000-11-13 |
Family
ID=13927655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8789691A Expired - Fee Related JP3109121B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109121B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101712058B1 (ko) * | 2015-03-12 | 2017-03-13 | 오창택 | 부착형 분리 수거함 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102213795B (zh) * | 2010-04-15 | 2014-07-30 | 上海圭光科技有限公司 | 光波导的外延制备方法 |
-
1991
- 1991-03-27 JP JP8789691A patent/JP3109121B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101712058B1 (ko) * | 2015-03-12 | 2017-03-13 | 오창택 | 부착형 분리 수거함 |
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| Publication number | Publication date |
|---|---|
| JPH04299531A (ja) | 1992-10-22 |
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