JPH1092922A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】素子分離領域間にエピタキシャル成長層を形成
する工程を有する半導体装置の製造方法におけるを解決
できる半導体装置の製造方法を提供する。また、素子分
離領域間の分離幅を狭くできる半導体装置及びその製造
方法を提供する 【解決手段】素子分離領域間の基板にエピタキシャル成
長層を形成した後、素子分離領域の上に這いあがったエ
ピタキシャル層を、半導体基板表面から突出している素
子分離領域を研磨停止層として研磨する。半導体基板に
素子分離領域を形成した後、素子分離領域の互いに対向
する端部の上部をそれぞれエッチングなどで除去して、
両素子分離領域の対向する側の端部に凹部を形成した
後、半導体基板面にエピタキシャル成長によりエピタキ
シャル層を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表面の不純物濃度
が低く、基板内部の不純物濃度が高い高性能の半導体装
置の製造方法及び半導体装置に関する。

【０００２】

【従来の技術】半導体集積回路の微細化に伴い、しきい
値の低下など、ＭＯＳＦＥＴのゲート長縮小に起因した
短チャネル効果が顕著になり問題となっている。短チャ
ネル効果抑制のために、トランジスタの電極部の接合の
深さを浅くしたり、基板不純物濃度を高くするなどの工
夫が行われてきた。しかし、基板不純物濃度を高くする
としきい値は高くなる。

【０００３】現在、微細化に伴い電源電圧も低下させる
傾向にあるが、電源電圧を低下させた場合、電源電圧と
ほぼ同等にしきい値を低下させなければ、高速化を図る
ことができないことが示されている。このため、基板不
純物濃度を基板表面から奥に行くほど高くするなど、イ
オンインプランテーションによる不純物分布の最適化に
より、しきい値の低下と短チャネル効果の抑制の両立を
図ってきた。しかしながら、不純物の活性化を行うアニ
ールにより不純物は拡散するため、より急峻な不純物分
布を形成することは難しくなりつつある。

【０００４】このような問題を解決するため、半導体の
エピタキシャル成長を利用し、基板表面に垂直な方向の
不純物分布を任意に形成する技術が開発されてきた。

【０００５】

【発明が解決しようとする課題】しかしながら、この技
術では、素子分離領域を形成した後に、エピタキシャル
層を成長させた場合、素子分離領域上にも半導体が成長
することが認められる。素子分離領域上に這いあがって
成長したエピタキシャルはみ出し層は、互いに接近して
ショートしたり、耐圧が低下する場合があり、歩留まり
の低下を招いていた。この場合、素子分離領域上に半導
体を成長させずに十分なエピタキシャル成長膜厚を得る
ことは難しい。

【０００６】そのため、フォトリソグラフィーと異方性
エッチングにより素子分離領域の半導体を除去するなど
の方法を採用する場合があり、この場合は、工程の増加
によるコストアップや、合わせずれを考慮した設計レイ
アウトの採用によるチップ面積の増大などの問題があ
る。

【０００７】また、ＬＯＣＯＳによる素子分離法は、Ｌ
ＯＣＯＳを製造する際に窒化シリコン膜で覆われている
部分の末端にも酸化膜が食い込み、バーズビークが生じ
るため、バーズビークの面積が不要な面積となり、分離
幅が広くなり、高集積化には不利である。

【０００８】本発明は、上記事情に鑑みなされたもの
で、第１の目的は、素子分離領域間にエピタキシャル成
長層を形成する工程を有する半導体装置の製造方法にお
ける上記ショートや耐圧低下が生じる問題、コストアッ
プやチップ面積の増大の問題をを解決できる半導体装置
の製造方法を提供することにある。

【０００９】また、第２の目的は、素子分離領域間の分
離幅を狭くできる半導体装置及びその製造方法を提供す
ることにある。

【００１０】

【課題を解決するための手段】本発明は、上記第１の目
的を達成するため、半導体基板に半導体基板面より突出
した素子分離領域を形成する工程と、該素子分離領域で
区画された半導体基板面に単結晶の半導体をエピタキシ
ャル成長させる工程と、少なくとも上記素子分離領域の
上に成長したエピタキシャル層を素子分離領域を研磨停
止層として研磨する工程とを有することを特徴とする半
導体装置の製造方法を提供する。

【００１１】この発明の半導体装置の製造方法は、素子
分離領域間の基板にエピタキシャル成長層を形成した
後、素子分離領域の上に這いあがったエピタキシャル層
を、半導体基板表面から突出している素子分離領域を研
磨停止層として研磨する。これにより、素子分離領域を
構成する材料は、半導体より研磨され難いので、素子分
離領域上に乗っているエピタキシャル層の大部分又は全
部を確実に除去することができる。

【００１２】従って、ショートや耐圧の低下するおそれ
のある素子分離領域上に成長したエピタキシャルはみ出
し層を、リソグラフィーとエッチングを用いずに簡単に
除去することができ、コストダウンを図ることができる
と共に、合わせずれを考慮する必要がないので、チップ
面積を増大させることはない。

【００１３】また、本発明は、上記第２の目的を達成す
るため、半導体基板に半導体基板面より突出し、互いに
所定間隔距離を置いて半導体基板面を間に挟んだ素子分
離領域を形成する工程と、該素子分離領域の基板より突
出している互いに対向する端部の上部を除去して凹部を
形成する工程と、該素子分離領域で区画された半導体基
板面に単結晶の半導体をエピタキシャル成長させ、該凹
部をエピタキシャル成長層で埋める工程と、上記該エピ
タキシャル成長層を素子分離領域を研磨停止層として研
磨する工程と該エピタキシャル成長層にトランジスタを
形成する工程とを有することを特徴とする半導体装置の
製造方法を提供する。

【００１４】この発明の半導体装置の製造方法は、半導
体基板に素子分離領域を形成した後、素子分離領域の互
いに対向する端部の上部をそれぞれエッチングなどで除
去して、両素子分離領域の対向する側の端部に凹部を形
成した後、半導体基板面にエピタキシャル成長によりエ
ピタキシャル層を形成する。このエピタキシャル層は、
素子分離領域の上にも成長し、素子分離領域の端部に形
成した凹部を埋め、素子分離領域の上に乗り上げて成長
する。そして、成長したエピタキシャル層を素子分離領
域を研磨停止層として研磨することにより、素子分離領
域の分離幅より凹部の部分だけ幅が広く、素子分離領域
上に乗り上げた部分を除去したエピタキシャル層を得る
ことができる。そのエピタキシャル層にトランジスタを
形成すれば、トランジスタの有効領域は素子分離幅より
広がり、事実上素子分離幅が狭まることになり、集積度
を向上させる上で有効である。

【００１５】従って、本発明の第２の目的を達成する半
導体装置は、半導体基板表面に互いに離間して形成さ
れ、互いに対向する端部の上端部がそれぞれ削られて凹
部が形成された素子分離領域と、半導体基板面の上に成
長され、該素子分離領域の凹部を埋めて、該素子分離領
域と同一の平面に形成されているエピタキシャル成長層
と該エピタキシャル成長層に形成されている電界効果型
トランジスタとを有する。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明するが、本発明は、下記の実施の形態に限定され
るものではない。 ［第１実施形態］本実施形態では、ＬＯＣＯＳ法で形成
した素子分離領域間の半導体基板面にエピタキシャル成
長層を形成し、素子分離領域に乗り上げて成長したエピ
タキシャルはみ出し成長層を、素子分離領域を研磨停止
層として研磨して除去する方法であり、図１、図２を参
照して説明する。これらの図は、相補型の電界効果型ト
ランジスタ（ＣＭＯＳ）に本発明を適用した例を示す。

【００１７】まず、図１（ａ）に示すように、半導体基
板１０に例えば活性領域となる部分をシリコン窒化膜で
保護しながら熱酸化する方法で素子分離絶縁膜（素子分
離領域）２１を形成する。その後、シリコン窒化膜を除
去して図１（ａ）に示すような半導体基板面を素子分離
絶縁膜２１で区画した半導体構造を得ることができる。
この素子分離絶縁膜２１全体の厚さは、例えば３００ｎ
ｍ程度であり、基板１０面からの突出高さは約１００ｎ
ｍ程度（リセスＬＯＣＯＳ法を採用した場合）である。
また、素子分離絶縁膜２１の端部はいわゆるバーズビー
クが生じて、端縁に行くに従い漸次厚みが薄くなってい
る。

【００１８】次に、ＣＭＯＳの各ウエルの形成を行う。
まず、図１（ｂ）に示すように、ＮＭＯＳを形成する領
域をレジストＲ１で覆った状態で、例えば砒素をイオン
注入してＮウエル１１を形成する。また、図１（ｃ）に
示すように、ＰＭＯＳを形成する領域をレジストＲ２で
覆った状態で、例えばホウ素をイオン注入してＰウエル
１２を形成する。

【００１９】そして、図１（ｄ）に示すように、半導体
基板と同じ単結晶のエピタキシャル成長を従来法に従い
例えば高真空ＣＶＤ装置により行い、エピタキシャル層
１３を形成する。このとき、エピタキシャル層１３の厚
さは、例えば３０〜１００ｎｍ程度が好ましく、典型的
には５０ｎｍ程度である。エピタキシャル層１３の厚さ
が薄すぎると、後の熱処理で基板からの不純物が拡散し
て所望の低濃度不純物とならない場合があり、一方、厚
すぎると、不純物のプロファイルが作り難くなり、短チ
ャネル化が生じ、好ましくない。エピタキシャル層の成
長の際に、素子分離領域のバーズビークを這いあがり、
素子分離絶縁層２１の上に乗り上げているエピタキシャ
ルはみ出し層１３ａが形成される。このエピタキシャル
はみ出し層１３ａは、素子分離絶縁層の上にはい上がっ
てくるので、互いにショートしたり、耐圧が低下する原
因となる。

【００２０】次に、図２（ｅ）に示すように、研磨を行
って、エピタキシャルはみ出し層１１３ａの大部分を除
去する。この研磨はＣＭＰ（化学的機械研磨方法）を用
いることが好ましいが、機械研磨でもよい。ＣＭＰを用
いると、エピタキシャル層１３と素子分離絶縁膜２１と
の研磨速度の違いを利用して、エピタキシャル層を選択
的に研磨することができる。この場合、素子分離領域２
１を構成するシリコン酸化膜は研磨され難いので、研磨
停止層として機能する。そのため、エピタキシャル層が
過剰に研磨されることはない。また、エピタキシャル層
１３の厚さを制御するため、素子分離絶縁膜２１を若干
研磨して、図２（ｅ）に示すように、素子分離絶縁層２
１とエピタキシャル層１３とが同一平面になるようにす
ることができる。エピタキシャル層１３と素子分離絶縁
膜２１を同一平面とすることにより、トランジスタ形成
面を含むウエハ全体に段差がなくなり、ゲート加工等が
容易になる。

【００２１】次に、トランジスタの形成工程に入る。ま
ず、図２（ｆ）に示すように、エピタキシャル層を熱酸
化してゲート酸化膜２２を形成する。ゲート酸化膜２２
の厚さは、例えば５ｎｍ程度である。その後図２（ｇ）
に示すように、従来法と同様に、例えば多結晶シリコ
ン、タングステンシリサイドを堆積した後フォトリソグ
ラフィでパターニングしてゲート電極３１を形成し、図
２（ｈ）に示すように、ソース・ドレイン１５をイオン
注入などで形成してＣＭＯＳトランジスタを形成するこ
とができる。

【００２２】このように形成された半導体装置は、半導
体基板面にエピタキシャル層が積層されているから、エ
ピタキシャル層の不純物濃度は、表面では低く、表面と
垂直方向に深くなるに従い基板からの不純物の拡散によ
り濃度が高くなるという急峻な不純物分布に容易に形成
することができるため、しきい値の低下と短チャネル効
果の抑制を両立することができる。エピタキシャル層の
表面の不純物濃度は、例えば１０¹⁶〜１０¹⁷ｃｍ^-3程度
とすることができる。

【００２３】また、素子分離領域の上のエピタキシャル
層の大部分は除去されているため、エピタキシャル層間
のショートは生じず、歩留まりが高い。しかも、上記工
程ではリソグラフィーとエッチングを使用していないの
で、コストダウンが図られている。しかも、リソグラフ
ィの合わせずれを考慮しなくてよいので、その分チップ
面積を縮小することができる。また、エピタキシャル層
の厚さが研磨により、ウエハ全体に亘って均一化されて
いるので、トランジスタの性能のばらつきなどが少な
く、この点でも歩留まりが向上する。更に、研磨自身に
ダスト除去作用があるため、ダストが表面に付着してい
ても、歩留まり向上を望むことができる。 ［第２実施形態］上記工程では、素子分離絶縁膜として
ＬＯＣＯＳを用いたが、図３に示すように、トレンチ分
離法を適用した半導体装置に対しても本発明は適用可能
である。

【００２４】この半導体装置は、基板１０の表面にトレ
ンチ分離領域２１’が形成され、トレンチ素子分離領域
２１’の間の基板面は、トレンチ素子分離領域の上面よ
り下に位置し、ウエル１１が形成されている。この素子
分離領域２１’間の基板面にはエピタキシャル層１３が
形成され、このエピタキシャル層１３とトレンチ素子分
離領域２１’の面は研磨により同一平面に形成されてい
る。エピタキシャル層１３の上にはゲート絶縁膜２２を
介してゲート電極３１が積層され、ゲート電極３１の側
部にはサイドウオール２３が形成されている。また、エ
ピタキシャル層１３の中にはチャネル領域を挟んでソー
ス・ドレイン１５、ＬＤＤ１６が形成されている。

【００２５】このような半導体装置の製造は、例えばシ
リコン窒化膜などで活性領域となる半導体基板面を覆っ
ておき、トレンチを半導体基板に反応性イオンエッチン
グで形成する。その後、トレンチを絶縁膜で埋め込んだ
後、一旦平坦化した後、シリコン窒化膜を除去して半導
体基板面を露出させる。次に、エピタキシャル成長さ
せ、エピタキシャル層１３が素子分離領域２１’の上に
はみ出した部分を、ＣＭＰ等で平坦化し、その後、通常
の製造方法により、トランジスタをエピタキシャル層に
形成して図３に示すような半導体装置を製造することが
できる。

【００２６】この半導体装置は、トレンチ素子分離であ
るので、バーズビークがなく、高集積化が容易である。
また、第１実施形態と同様に、半導体基板面にエピタキ
シャル層が形成されているから、エピタキシャル層の不
純物濃度は、表面では低く、表面と垂直方向に行くに従
い基板からの不純物の拡散により濃度が高くなるという
急峻な不純物分布に容易に形成することができるため、
しきい値の低下と短チャネル効果の抑制を両立すること
ができる。 ［第３実施形態］この実施形態は、図４に示すような断
面構造のトランジスタを得るものである。このトランジ
スタは、図面上一対の素子分離領域２１、２１が互いに
所定間隔離間して半導体基板１０上に形成され、これら
の素子分離領域２１の互いに対向する側の端部の約上半
分が半導体基板面とほぼ同一面となるように削られて凹
部２１ａが形成され、この凹部２１ａは半導体基板１０
面から成長したエピタキシャル層１３が満たしている。
エピタキシャル層１３の上面１３ｂと素子分離領域２１
の上面２１ｂとは同一の平面に形成されている。エピタ
キシャル層１３の上には、ゲート絶縁膜２２を介してゲ
ート電極３１が設けられ、ゲート電極３１の側壁には、
サイドウオール２３が形成されている。エピタキシャル
層１３にはソース・ドレイン１５とＬＤＤ１６が形成さ
れ、エピタキシャル層１３の下の基板にはウエル１１が
形成されている。上記エピタキシャル層１３の厚さは１
００ｎｍ以上が好ましい。これは、素子分離領域の凹部
２１ａを埋めるエピタキシャル層１３を良質にするため
である。

【００２７】このような素子分離領域２１の端部を削っ
て埋めたエピタキシャル層１３に形成されているトラン
ジスタは、素子分離領域のバーズビーク間の離間距離よ
りもトランジスタが形成されている領域の方が端部を削
った分幅が広く、実際上の分離幅を小さくすることがで
き、集積度の向上に有利である。また、素子分離領域２
１の上面とエピタキシャル層１３の上面とが平坦化され
ているので、ゲート加工などのフォトリソグラフィーが
容易であり、精度よく製造することができる。更に、ソ
ース・ドレイン１５は、素子分離領域の端部を削って埋
められたエピタキシャル層に一部または全部があり、ソ
ース・ドレイン１５の下に絶縁層２１がある構造である
から、一部ＳＯＩ化した構造といえる。そのため、ソー
ス・ドレインの容量を小さくすることができ、高速化に
有利である。従って、本実施態様のトランジスタは、高
性能で、かつ高集積化が容易である。

【００２８】次に、図４に示したようなトランジスタを
製造するプロセスについて図５、図６を参照して説明す
る。まず、図５（ａ）に示すように、半導体基板１０に
素子分離領域２１を形成する。シリコン窒化膜を保護膜
とする熱酸化法でＬＯＣＯＳ２１を形成する。この場
合、ＬＯＣＯＳ２１間の離間距離は、通常よりも後に形
成する凹部の幅の分だけ狭くてよい。また、ＬＯＣＯＳ
２１の半導体基板面からの突出高さは、１００ｎｍ以
上、好ましくは１００〜１５０ｎｍ程度がよい。これ
は、エピタキシャル層を１００ｎｍ以上形成することが
好ましいからである。その後、イオンインプランテーシ
ョンにより半導体に不純物を導入してウエル１１を形成
する。

【００２９】次に、図５（ｂ）に示すように、素子分離
領域２１の端部を削るために、素子分離領域２１の対向
する端部相互が開口するようにレジストＲ１をパターニ
ングする。その後、図５（ｃ）に示すように、反応性イ
オンエッチングなどで素子分離領域２１の端部の厚さの
約半分を除去し、ほぼ半導体基板１０面とエッチングで
削られた凹部２１ａの高さとが等しくなるようにエッチ
ングする。

【００３０】そして、半導体の単結晶をエピタキシャル
成長させる。このエピタキシャル成長により、エピタキ
シャル層１３が素子分離領域の端部に形成した凹部２１
ａを埋めながら成長し、最終的に凹部２１ａを超えて素
子分離領域上面の上にはみ出し部１３ａを形成するまで
成長させる。

【００３１】ついで、図６（ｅ）に示すように、ＣＭＰ
などの研磨法を用いて、素子分離領域２１を研磨停止層
としてエピタキシャル層１３と素子分離領域２１を研磨
し、図６に示すように、素子分離領域２１とエピタキシ
ャル層１３の面を平坦化し、エピタキシャルはみ出し部
１３ａを除去する。

【００３２】その後、エピタキシャル層１３に、通常の
方法でトランジスタを形成する。例えば、熱酸化法でゲ
ート酸化膜２２を形成した後、多結晶シリコン、タング
ステンシリサイド、シリコン酸化膜を堆積した後、フォ
トリソグラフィによりこれらをパターニングしてゲート
電極３１を形成する。次に、ＬＤＤ１６用のイオン注入
を行った後、シリコン酸化膜を堆積した後、エッチバッ
クすることでゲート電極の側部にサイドウオール２３を
形成する。その後、ソース・ドレインのイオン注入を行
ってソース・ドレイン１５を形成してトランジスタを完
成する。以上の工程により、図４に示したような構造の
トランジスタを製造することができる。

【００３３】以上の第３実施形態では、素子分離領域と
して、ＬＯＣＯＳを用いたが、図３に示したようなトレ
ンチ素子分離でも同様な構造を実現することができる。
以上の工程によれば、バーズビークが無駄な面積となる
ＬＯＣＯＳの有効面積を増大し、バーズビークが生じな
いとして設計したのと同様の最小の素子分離幅とするこ
とができ、集積度の向上に有効である。

【００３４】

【発明の効果】第１発明の半導体装置の製造方法によれ
ば、リソグラフィとエッチングを用いることなく、素子
分離領域の上にはみ出したエピタキシャル層を簡単に除
去することができる。

【００３５】第２の発明の半導体装置は、素子分離領域
を有効領域化して集積度の向上、トランジスタの高性能
化を達成することができる。第２の発明の半導体装置の
製造方法は、かかる半導体装置を容易にかつ確実に製造
することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、第１発明の製造方法の工程
を示すそれぞれ断面図である。

【図２】（ｅ）〜（ｈ）は、図１に続く第１発明の製造
工程を示すそれぞれ断面図である。

【図３】第１発明の別の実施態様を示す断面図である。

【図４】第２発明の半導体装置の一形態を示す断面図で
ある。

【図５】（ａ）〜（ｄ）は、図４の半導体装置の製造工
程を示すそれぞれ示す断面図である。

【図６】（ｅ）は、図５の続きの工程を示す断面図であ
る。

【符号の説明】

１０…基板、１１，１２…ウエル、１３…エピタキシャ
ル層、２１，２１’…素子分離絶縁膜（素子分離領
域）、２１ａ…凹部

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板に半導体基板面より突出した素
   子分離領域を形成する工程と、 該素子分離領域で区画された半導体基板面に単結晶の半
   導体をエピタキシャル成長させる工程と、 少なくとも上記素子分離領域の上に成長したエピタキシ
   ャル層を素子分離領域を研磨停止層として研磨する工程
   とを有することを特徴とする半導体装置の製造方法。
2. 【請求項２】素子分離領域とエピタキシャル層とが同一
   平面になるように平坦化する請求項１記載の半導体装置
   の製造方法。
3. 【請求項３】半導体基板に半導体基板面より突出し、互
   いに所定間隔距離を置いて半導体基板面を間に挟んだ素
   子分離領域を形成する工程と、 該素子分離領域の基板より突出している互いに対向する
   端部の上部を除去して凹部を形成する工程と、 該素子分離領域で区画された半導体基板面に単結晶の半
   導体をエピタキシャル成長させ、該凹部をエピタキシャ
   ル成長層で埋める工程と、 上記該エピタキシャル成長層を素子分離領域を研磨停止
   層として研磨する工程と、 該エピタキシャル成長層にトランジスタを形成する工程
   とを有することを特徴とする半導体装置の製造方法。
4. 【請求項４】半導体基板表面に互いに離間して形成さ
   れ、互いに対向する端部の上端部がそれぞれ削られて凹
   部が形成された素子分離領域と、 半導体基板面の上に成長され、該素子分離領域の凹部を
   埋めて、該素子分離領域と同一の平面に形成されている
   エピタキシャル成長層と該エピタキシャル成長層に形成
   されている電界効果型トランジスタとを有することを特
   徴とする半導体装置。