JP4318775B2 - Ｍｏｓトランジスタ構造体及びその製造法 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、半導体処理工程技術の改良に関する。さらに詳細に言えば本発明は、改良された半導体構造体と、半導体構造体やそれらと同等の構造体を製造するために付随する改良された方法とに関する。なおさらに詳細に言えば本発明は、０．１マイクロメートル以下のチヤンネル長と適切に明確である境界を備えた接合の形状とを有する、ＣＭＯＳトランジスタの半導体構造体とそれを製造するために付随する方法とに関する。
【０００２】
【発明が解決しようとする課題】
チヤンネルおよびソース／ドレインの構造体を形成するのにイオン注入を用いる従来のトランジスタ製造の処理工程では、チヤンネル長が０．１マイクロメートル以下であるＣＭＯＳトランジスタの形成をするのに必要である、境界面が要求されるように明確である形状は得られない。
【０００３】
１つの利用可能な製造法および構造体は、従来のイオン注入によるチヤンネル形成法である。この形成法は、Ｖｔ（閾値電圧）を制御する作用を行う。この処理工程およびその結果得られる構造体の問題点は、接合の形状があまりにも深くそして接合の境界が十分には明確ではないことである。イオン注入およびその後に行われる注入体の焼鈍し段階において、非常に薄い層の寸法および特性を制御することは実際的ではない。
【０００４】
デルタ（delta)型に不純物添加されたチヤンネルによってもまた、０．１マイクロメートル以下のチヤンネル長を有するトランジスタの場合には、不十分な形状しか得られない。この処理工程および得られる構造体では、基板の上側表面に、不純物が添加されていないエピタクシャル層がチヤンネルとして形成される。この処理工程が有する問題点は、Ｖｔの制御が本質的に不純物が添加されていない層の厚さにより支配されることである。チヤンネル長が０．１マイクロメートル以下である場合、基板の添加不純物が拡散し、もしエピタクシャル・シリコンの層が厚くないならば、Ｖｔが好ましくない位に高いという結果が得られるであろう。もしエピタクシャル・シリコン層が厚いならば、その場合には、有害な短チヤンネル効果が過度に現れるであろう。
【０００５】
要請されていることは、０．１マイクロメートル以下のチヤンネル長を有するトランジスタの場合、適切である形状が得られる構造体とそれに付随する製造法とを得ることである。
【０００６】
前記の問題点を意識しながら、本発明が開発された。
【０００７】
【課題を解決するための手段】
本発明は、ＣＭＯＳトランジスタの製造に関する。具体的に言えば本発明は、０．１マイクロメートル以下のチヤンネル長を有するＣＭＯＳトランジスタとそれに付随する製造法に関する。前記で説明した種々の問題点に対する解決法は、基本的には、使い捨てゲートＣＭＯＳトランジスタ製造処理工程の中でソース／ドレインを形成する前に、不純物が添加されたエピタクシャル・シリコン層を用いることである。これらの層により、Ｖｔを好ましいように制御することができる。
【０００８】
本発明により、ゲート長が０．１マイクロメートル以下であるデバイスに応用することを意図しながら、使い捨てゲートＣＭＯＳトランジスタ構造体とその製造法が開示される。ゲート長が短い場合、トランジスタが良好な特性を有するためには、ソース／ドレインとチヤンネルとの境界が明確である形状が必要である。Ｖｃｃが低い場合および仕事関数がギャップ内にある（mid-gap work function)ゲート（ＴｉＮ）の場合、反対導電型の不純物が表面に添加されたチヤンネル（「埋込み層」）の埋込みチヤンネルの設計が望ましい。本発明では、チヤンネルの境界が明確な形状を保持したまま反対導電型の不純物が添加された表面層を形成するために、反対導電型の不純物が添加された（基板の導電型と反対の導電型の不純物が添加された）エピタクシャル・シリコンが用いられる。ソース／ドレインの境界が明確な形状を有する浅いソース／ドレイン接合は、盛り上がった（または、高くなった）ソース／ドレインの設計を用いて形成することができる。１つの問題点は、境界が明確なソース／ドレイン領域とチヤンネルとを接続することである。本発明では、境界が明確なソース／ドレイン領域とチヤンネルとを接続するのに、３種類の構造体とそれらに付随する方法とが開示される。これらの３種類の構造体は、反対導電型の不純物が添加されたエピタクシャル・シリコンで出発して、（１）ソース／ドレインからのドライブ・イン（drive-in）、（２）デグレーズ（deglaze)により除去される局所的酸化により定められる、チヤンネルの中の反対導電型の不純物が添加されたエピタクシャルの中の凹部、（３）後で重なり合った領域となるソース／ドレインを露出するために、パッド酸化物のアンダカット（undercut）、を行うことにより得られる。技術（２）および技術（３）により、短チヤンネル・トランジスタの良好な特性が結果として得られるという付加的な利点が得られる。
【０００９】
したがって前記の説明により本発明は、不純物が添加されたシリコン基板と、この基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層とを有する、トランシスタ構造体を包含している。エピタクシャル層の上に、ゲートが形成される。このゲートは、ゲートの下のエピタクシャル層の中にチヤンネル領域を定める。エピタクシャル・シリコン層の上でゲートの向かい合った両側に、不純物が添加された層が形成される。この不純物添加層は、ゲートから絶縁された分離される。エピタクシャル層の下側部分とシリコン基板とを備えた層により、ゲートの向かい合った両側に、ソース領域およびドレイン領域が形成される。ソース領域およびドレイン領域の一部分が、ゲートの向かい合った両側でチヤンネル領域と接触する。ゲートの一部分が、ソース領域の一部分およびドレイン領域の一部分と重なり合う。
【００１０】
さらに本発明は、不純物が添加されたシリコン基板と、基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、その中に凹部が定められているエピタクシャル層とを有する、トランシスタ構造体を包含している。エピタクシャル層の上の凹部の中に、ゲートが形成される。ゲートは、ゲートの下のエピタクシャル層の中にチヤンネル領域を定める。チヤンネル領域は凹部を包含している。エピタクシャル・シリコン層の上でゲートの向かい合った両側に、不純物が添加された層が形成される。この不純物添加層は、ゲートから絶縁されて分離される。この層は、ゲートの向かい合った両側にそれぞれ、ソース領域およびドレイン領域を形成する。ソース領域およびドレイン領域の一部分が、ゲートの向かい合った両側でチヤンネル領域と接触する。ゲートの第１部分がソース領域の一部分と重なり、そしてゲートの第２部分がドレイン領域の一部分と重なる。
【００１１】
さらに本発明は、不純物が添加されたシリコン基板と、基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、エピタクシャル層の上に配置されたゲートとを有する、トランシスタ構造体を包含している。ゲートは、ゲートの下のエピタクシャル層の中にチヤンネル領域を定める。エピタクシャル・シリコン層の上でゲートの向かい合った両側に、不純物が添加された層が形成される。この不純物添加層は、ゲートから絶縁されて分離される。この層は、ゲートの向かい合った両側のそれぞれに、ソース領域およびドレイン領域を形成する。ソース領域およびドレイン領域の一部分が、ゲートの向かい合った両側でチヤンネル領域と接触する。エピタクシャル層とゲート層との間のエピタクシャル層の上に、パッド酸化物層が形成される。ソース領域およびドレイン領域の一部分の上にもまた、パッド酸化物層が形成される。ゲートの第１部分がパッド酸化物層によりソース領域から分離され、そしてゲートの第２部分がパッド酸化物層によりドレイン領域から分離される。ゲートの第１部分がソース領域の一部分と重なり、そしてゲートの第２部分がドレイン領域の一部分と重なる。
【００１２】
さらに本発明は、不純物が添加されたシリコン基板と、基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、エピタクシャル層の上に形成されたゲートとを有する、ゲート構造体を包含している。ゲートは、ゲートの下のエピタクシャル層の中にチヤンネル領域を定める。ゲートの一方側のエピタクシャル層の中および不純物が添加されたシリコン基板の中に、ソース領域が形成される。ゲートのソース領域とは反対側のエピタクシャル層の中および不純物が添加されたシリコン基板の中に、ドレイン領域が形成される。ソース領域の一部分およびドレイン領域の一部分のおのおのが、ゲートの向かい合った両側でチヤンネル領域と接触する。ゲートの第１部分がソース領域の一部分と重なり、そしてゲートの第２部分がドレイン領域の一部分と重なる。
【００１３】
本発明の主要な目的は、反対導電型の不純物が添加されたエピタクシャル・シリコン層をチヤンネルとして有するトランジスタ構造体を得ることであり、それにより境界が明確な形状のチヤンネルを形成することができる。
【００１４】
本発明のさらに別の目的は、反対導電型の不純物が添加されたエピタクシャル・シリコン層をチヤンネルとして有し、および盛り上がったソース／ドレイン層を有する、トランジスタ構造体を得ることであり、それにより境界が明確な形状のチヤンネルを形成することができる。本発明のこれらおよびその他の目的、特徴および利点は、添付図面を参照しての下記説明により当業者には容易に理解されるであろう。
【００１５】
【発明の実施の形態】
前記で説明した処理工程段階および構造体は、集積回路を製造する工程の流れを必ずしも完全には示したものではない。この分野で最近用いられている集積回路製造技術と共に、本発明を実施することができる。そして通常用いられている多くの処理工程段階が、本発明を理解するのに必要であることが予想される。当業者には、本発明はまた種々の集積回路処理工程や構造体およびデバイスにも応用できることが理解されるであろう。
【００１６】
本発明は、反対の導電型（ＮＭＯＳに対してＮ形、およびＰＭＯＳに対してＰ形）である２重（dual）不純物添加エピタクシャル層を基板として有する。この基板は、矛盾がなくそして制御可能であるＶｔの調整を可能にする、反対導電型不純物添加層としての役割を果たす。本発明のゲート構造体を形成する際に２重不純物添加エピタクシャル層を用いることにより、ゲート長が０．１マイクロメートル以下であるデバイスの適切な形状のソース／ドレインを形成することができる。２重不純物添加エピタクシャル層とは、ＮＭＯＳトランジスタに対して１つの種類の不純物添加エピタクシャル層が存在し、そしてＰＭＯＳトランジスタに対して異なる種類の不純物添加エピタクシャル層が存在する、層であることを意味する。反対導電型不純物添加層はまた、ソース／ドレイン領域への接続を得るのに役立つ。図１〜図１１Ｄは、本発明による最終構造体を形成するのに含まれる主要な段階、およびいくつかのまた別の段階を示した図である。使い捨てゲート処理工程に関して下記で説明されるように、非使い捨てゲート処理工程に関してもまた、反対導電型不純物添加エピタクシャル層を用いることができる。ソース／ドレイン領域への接続のためのいくつかの構造体がまた開示される。
【００１７】
主要な段階を全体的にまず説明し、次にさらに詳細な説明を行う。最初の段階は、それぞれの基板の上にＮ形エピタクシャル層およびＰ形エピタクシャル層を形成する段階である。これらのエピタクシャル層は、酸化物により形成された分離領域により分離される。図１〜図３を見よ。次に、２重不純物添加エピタクシャル層の上に、使い捨てゲート領域およびソース／ドレイン領域が形成される。ポリシリコンまたは窒化シリコン（Ｓｉ3 Ｎ4）のいずれかで形成された使い捨てゲートを用いることができ、この使い捨てゲート材料の種類に応じて、処理工程がそれに伴って変化する。図４〜図６を見よ。次に、使い捨てゲートが除去される。図７を見よ。そして最終のゲート材料を形成する前に、ソース／ドレイン領域への接続が形成される。図８〜図１１を見よ。その結果得られるトランジスタ構造体は、ゲート長が０．１マイクロメートル以下である場合に要求される明確な境界を備えた好ましい形状を有し、および要求された動作特性を有し、そして従来の処理工程技術または利用可能な処理工程技術を用いて製造することができる。
【００１８】
トランジスタ構造体を形成するのに使い捨てゲートを用いて、本発明を説明する。使い捨てゲートにより、処理工程において利点が得られる。例えば使い捨てゲートを用いることにより、永久的ゲートに対して有害な処理工程パラメータの下で処理が行われることはない。けれども、使い捨てゲートを用いないトランジスタ製造工程に対しても、本発明を用いることができる。
【００１９】
図１〜図３は、２重不純物添加エピタクシャル層の形成を示した図である。図１は、２重不純物添加エピタクシャル層が形成された後の構造体の図である。Ｎ形ウエル領域３０は、図示されている酸化物トレンチ分離構造体のような既知のまたは利用可能な分離構造体３４により、Ｐ形ウエル領域から分離される。これらのＮ形ウエル領域およびＰ形ウエル領域は、既知の処理工程または利用可能な処理工程のいずれかにより、シリコン基板３５の中に形成される。Ｐ形ウエル領域３２の上にＮ形エピタクシャル・シリコン３６の層が形成され、そしてＮ形ウエル領域３０の上にＰ形エピタクシャル・シリコン３８の層が形成される。
【００２０】
２重不純物添加エピタクシャル層３６および３８の形成は、種々の方法で行うことができる。このような２つの方法がここで説明される。第１の方法は、図２Ａ、図２Ｂに示されている。この方法はまた、テキサス・インスツルーメンツ社、ケース番号第ＴＩ−２３２２６号、 年 月 日受付けの出願中米国特許出願シリアル番号第 号、に開示されている。この出願中特許は、本出願の譲渡人に譲渡されており、そしてその内容は本出願の中に取り込まれている。この第１の方法に従う２重不純物添加エピタクシャル層３６および３８を形成する際、Ｎ形ウエル領域３０およびＰ形ウエル領域３２が形成された後、これら２つの領域の一方が、ＬＰＣＶＤ−ＴＥＯＳ酸化物のようなキャップ酸化物４０で約１５０オングストロームの厚さに被覆される。キャップ酸化物４０は、分離酸化物３４の一部分の上にまで延長される。図２Ａに示されているように、Ｎ形ウエル領域３０はキャップ酸化物４０により被覆され、それによりＰ形ウエル領域３２の上にＮ形不純物添加エピタクシャル層３６を形成することができる。キャップ酸化物４０は、ＣＶＤ処理工程またはプラズマで増強されたＣＶＤ処理工程のような、既知のまたは利用可能な堆積法により形成される。
【００２１】
Ｎ形不純物添加エピタクシャル・シリコン層３６は、分離酸化物３４の上またはキャップ酸化物４０の上には形成されない。Ｎ形不純物添加エピタクシャル・シリコン層３６は選択的エピタクシャル成長により形成され、そしてこの形成の期間中に（Ｎ形に対して）リンまたはヒ素のような既知の添加不純物がその場で添加される。Ｎ形不純物添加エピタクシャル層３６は、約３００オングストロームの厚さにまで形成される。次に、ＨＦを用いた湿式化学エッチングにより、キャップ酸化物４０がＮ形ウエル領域３０の表面から除去される。次にキャップ酸化物４２が、Ｐ形ウエル領域３２の上のＮ形不純物添加エピタクシャル層３６の上に形成される。キャップ酸化物４２は、分離酸化物３４の少なくとも一部分の上に延長される。
【００２２】
次に図２Ｂに示されているように、Ｐ形不純物添加エピタクシャル層３８がＮ形ウエル領域３０の上に約３００オングストロームの厚さに形成される。Ｐ形不純物添加エピタクシャル・シリコン層は選択的エピタクシャル成長により形成され、そしてその形成の期間中に（Ｐ形に対して）ホウ素によりその場で不純物添加が行われる。次にキャップ酸化物４２が、他の露出された構造体に影響を与えることなくＮ形不純物添加エピタクシャル層３６から除去され、その結果、図１に実質的に示された構造体が形成される。キャップ酸化物は、ＨＦを用いた湿式化学エッチングにより除去される。
【００２３】
図３Ａ〜図３Ｄは、２重不純物添加エピタクシャル層を形成するまた別の方法を示した図である。この方法では、Ｎ形不純物添加エピタクシャル・シリコン層３６がＰ形ウエル領域３２とＮ形ウエル領域３０との両方の上に全体的に形成され、そして次にＮ形ウエル領域３０から除去され、それによりＮ形ウエル領域３０の上にＰ形不純物添加エピタクシャル層３８を形成することができる。
【００２４】
図３Ａに示されているように、Ｎ形ウエル領域３０とＰ形ウエル領域３２との両方の上に、Ｎ形不純物添加エピタクシャル層３６がまず形成される。Ｎ形不純物添加エピタクシャル・シリコン層３６は選択的エピタクシャル成長により形成され、そしてこの形成の期間中に（Ｎ形に対して）リンまたはヒ素のような既知の添加不純物がその場で添加される。Ｎ形不純物添加エピタクシャル・シリコン層３６は、約３００オングストロームの厚さにまで形成される。次にすべての表面の上に、酸化物３７の薄い層が約１５０オングストロームの厚さに堆積される。次にＳｉ3 Ｎ4 の層３９が、約１５０オングストロームの厚さに堆積される。次に、層３９がパターンに形成されそしてエッチングが行われて、図３Ｂに示されているように窒化物が除去される。Ｎ形不純物添加エピタクシャル・シリコン層３６の全体が酸化され、それにより図３Ｃに示されているように、Ｎ形ウエル領域３０の上側表面に達するまで、Ｎ形ウエル領域３０の上のＮ形不純物添加層３６を完全に消費する。次に、酸化物層４１が例えばＨＦでエッチングすることにより除去され、この除去は、形成された酸化物層４１を下のＮ形ウエル領域３０に達するまで行われる。したがってＮ形ウエル領域３０の上には、Ｎ形不純物添加エピタクシャル層３６は残らない。図３Ｄを見よ。次にＮ形ウエル領域３０の上に、Ｐ形不純物添加エピタクシャル・シリコンの層３８が成長される。次に酸化物の層が約１５０オングストロームの厚さ（図示されていない）にまで形成される。不純物添加エピタクシャル・シリコン層３６および３８の上の酸化物層の上側表面に達するまで、窒化物が例えばＨ3 ＰＯ4 を用いることにより層３６からエッチングにより除去される。次に図３Ｅに示されているように、不純物添加エピタクシャル・シリコン層３６および３８の上側表面から酸化物層が除去される。
【００２５】
このトレンチ分離構造体の場合には、分離構造体３４が形成された後、２重不純物添加エピタクシャル層３６および３８が形成される。その理由は、典型的な場合には、分離構造体を形成するのに高い温度の段階を必要とし、そのためにＮ形不純物添加エピタクシャル層３６およびＰ形不純物添加エピタクシャル層３８から添加不純物の好ましくない拡散が起こるからである。
【００２６】
次に、図４の使い捨てゲート構造体５０が形成される。図４の使い捨てゲート５２は、窒化物またはポリシリコンのいずれかであることができる。図５Ａ〜図５Ｃは窒化物のゲートの形成を示した図面であり、そして図６Ａ〜図６Ｄはポリシリコンのゲートの形成を示した図面である。図４に示されているように、不純物添加されたエピタクシャル・シリコン層３６および３８の上に、盛り上がったソース／ドレイン層５４、５６が形成される。Ｎ形不純物添加エピタクシャル・シリコン層３６の上に、厚さが約３００オングストロームの盛り上がったＮ＋形ソース／ドレイン層５４が形成される。Ｎ形不純物添加エピタクシャル・シリコン層３６は、Ｐ形ウエル領域３２の上に形成される。Ｎ＋形ソース／ドレイン層５４は、不純物が添加されていないシリコンの選択的エピタクシャル成長により形成される。次に、不純物が添加されていないシリコン層に対し、当業者には既知であるまたは利用可能であるパターン形成およびイオン注入により適切に不純物添加が行われる。
【００２７】
Ｐ形不純物添加エピタクシャル・シリコン層３８の上に、厚さが約３００オングストロームの盛り上がったＰ＋形ソース／ドレイン層５６が形成される。Ｐ形不純物添加エピタクシャル・シリコン層３８は、Ｎ形ウエル領域３０の上に形成される。Ｐ＋形ソース／ドレイン層５６は、不純物が添加されていないシリコンの選択的エピタクシャル成長により形成される。次に、不純物が添加されていないシリコン層に対し、当業者には既知であるまたは利用可能であるパターン形成およびイオン注入により適切に不純物添加が行われる。
【００２８】
ポリシリコンまたは窒化物のゲート５２は、パッド酸化物５８の層の上に約５０オングストロームの厚さに形成される。ポリシリコンの使い捨てゲート５２に関して、ゲート５２をまわりの材料から分離するために、酸化物または窒化物の側壁６０が形成される。隣接するゲートを絶縁する酸化物が事前のゲート・デグレーズ処理工程から保護されるように、窒化物の側壁６０が用いられることが好ましい。事前のゲート・デグレーズ処理工程は酸化物をＨＦでエッチングして、ゲート酸化物の成長の前に、下にあるＳｉを露出する工程である。窒化物の使い捨てゲートに関して、酸化物の側壁が形成される。
【００２９】
盛り上がったソース／ドレイン層５４および５６の形成を含むゲート構造体５０の形成は、既知のまたは利用可能な処理工程で実行することができる。図５Ａ〜図５Ｃは、窒化シリコン（Ｓｉ3 Ｎ4 、下記では「窒化物」と呼ばれる）の使い捨てゲート構造体を形成する好ましい方法を示した図である。ゲート構造体の形成は、Ｐ形ウエル領域３２の上のゲート構造体に関してだけ説明される。Ｎ形ウエル領域３０の上のゲート構造体の形成は実質的に同じであり、そして分離して説明する必要はないであろう。エピタクシャル・シリコン層３６の上に、パッド酸化物層５８および窒化物層６２が形成される。パッド酸化物層５８の厚さは約５０オングストロームであり、そして使い捨てゲート材料層６２の厚さは約２０００オングストロームである。次に、２個の層５８および６２がパターンに形成され、そしてＮ形エピタクシャル層３６の上側表面で停止するようにプラズマ・エッチングが（好ましくは異方的に）行われる。この段階により、エピタクシャル・シリコン層３６の上のパッド酸化物層５８と、パッド酸化物層５８の上の窒化物ゲート材料層６２との、ゲート積層構造体６４が形成される。次に、例えば側壁材料層（酸化物）のブランケット（blanket)を堆積しそしてプラズマ・ブランケット・エッチング・バックをできれば異方的に行うことにより、ＳｉＯ2 のような酸化物側壁スペーサ構造体６６が形成される。このエッチング・バック段階は、Ｎ形不純物添加エピタクシャル層３６の上で停止する。プラナ・フィールド・エッチング・バックにより、使い捨て窒化物ゲート構造体６４の上に側壁スペーサ６６が形成される。図５Ｂを見よ。酸化物側壁スペーサ６６は盛り上がったソース／ドレイン層６８を一定の間隔距離だけ離すのに必要である。そうでないと、後の段階で用いられる高温リン・エッチング剤が盛り上がったソース／ドレイン層６８に対してエッチングを行うであろう。次に、Ｎ＋形の盛り上がったソース／ドレイン領域６８が、層５４に関して前記で説明されたようにして形成される。図５Ｃを見よ。
【００３０】
図６Ａ〜図６Ｄは、ポリシリコンの使い捨てゲート構造体の形成を説明した図である。このゲート構造体の形成は、Ｐ形ウエル領域の上のゲート構造体についてだけ示されている。Ｎ形ウエル領域の上のゲート構造体についても実質的に同様であり、したがって分離して説明する必要はない。Ｎ形不純物が添加されたエピタクシャル・シリコン３６の上に、パッド酸化物層７０および使い捨てゲート材料層７２（ポリシリコン）が形成される。パッド酸化物層７０の厚さは約７０オングストロームであり、そして使い捨てゲート材料層の厚さは約２０００オングストロームである。次に、ポリシリコン層７２がパターンに形成され、そしてパッド酸化物層７０の上側表面で停止するプラズマ・エッチングが（好ましくは異方的に）行われる。図６Ａを見よ。次に図６Ｂに示されているように、酸化物または窒化物の側壁スペーサ構造体７４が形成される。窒化物スペーサ７４は、例えば側壁スペーサ材料層のブランケットを堆積しそしてできれば異方的にプラズマ・ブランケット・エッチング・バックを行うことにより、形成されることが好ましい。このエッチング・バック段階は、パッド酸化物層７０の上で停止する。プラナ・フィールド・エッチング・バックにより、使い捨てポリシリコン・ゲート側壁の上に側壁スペーサ７４が形成される。次に、既知のまたは利用可能なデグレーズ処理工程が実行されて、Ｎ形不純物添加エピタクシャル・シリコン層３６の上およびスペーサ７４の下のパッド酸化物が除去されるが、しかしポリシリコン・ゲート材料７２の下のパッド酸化物は実質的に除去されない。したがって、側壁スペーサ７４の下に、切り欠き（notch)７６が形成される。図６Ｃを見よ。酸化物デグレーズ処理工程は、Ｎ形不純物添加エピタクシャル・シリコン層３６をエッチングすることはない。デグレーズ処理工程は、処理工程の期間中の酸化物のエッチング速度の知識に基づいた、時間を限ったエッチングである。したがって形成される切り欠きの深さは、要求されるように調整可能である。次に、層５４に関して前記で説明したように、Ｎ＋形の（もしＮ形ウエル領域の上ならばＰ＋形の）盛り上がったソース／ドレイン層７８が形成される。図６Ｄを見よ。このソース／ドレイン形成の期間中に、ポリシリコン７２の上側表面の上に、厚さが約３００オングストロームのシリコンの層７３が形成される。この層はソース／ドレイン形成の際の副産物であり、この処理工程に悪い影響を与えることはなく、そしてこの層は除去されない。Ｎ＋形の盛り上がったソース／ドレイン層の足指（toe)に似た部分８０が、デグレーズ処理工程によりスペーサ７４の下に形成された切り欠き７６の中に延長されるであろう。足指部分８０は、多分、側壁７４に接触するであろう。
【００３１】
次に、図４のゲートおよびソース／ドレイン構造体５０は、そして前記の図５および図６で説明された処理工程により形成される時、図７Ａに示されているように平坦化される。まず、ＬＰＣＶＤ−ＴＥＯＳのような酸化物層８２が堆積されて、（側壁スペーサ７４の下の切り欠き７６、および側壁スペーサと盛り上がったソース／ドレイン層７８との間の空間、のような）すべての空洞が充填される。典型的な場合には、酸化物層８２は約２０００オングストロームの厚さにまで堆積される。その後、例えば既知のまたは利用可能な化学的機械的研磨段階により、その形状が平坦化される。この平坦化は、使い捨てゲート材料層７２（図示されていない）の上側表面で停止する。次に、既知のまたは利用可能な湿式エッチングまたはプラズマ・エッチングにより、使い捨てゲート層７２が除去される。このゲート材料が除去されることにより、トレンチ８４が形成される。ポリシリコンの使い捨てゲート材料層７２を除去する処理工程の１つの例は、塩素を含むエッチング処理工程（トリメチル水酸化アンモニウム＋（ＣＨ3 ）3 ＮＣＨ2 ＣＨ2 ＯＨ・ＯＨ−）を用いることである。
【００３２】
使い捨てゲート７２がポリシリコンである場合、平坦化と使い捨てゲートの除去とが行われた後に得られる構造体が図７Ａに示されている。側壁スペーサ７４が残って露出し、そしてポリシリコン・ゲート材料層７２の下にあったパッド酸化物も露出する。パッド酸化物７０はトレンチ８４の底部壁を形成し、そして側壁スペーサ７４はトレンチ８４の側壁を形成する。
【００３３】
使い捨てゲートが図５の６２のように窒化物である場合、平坦化と使い捨てゲート６２の除去とが行われた後に得られる構造体が図７Ｂに示されている。窒化物ゲート材料層６２の除去により定められるトレンチ８８の側壁の上に、窒化物側壁スペーサ８６が形成される。トレンチ８８の側壁が酸化物であるために、窒化物側壁スペーサ８６は必要である。窒化物側壁スペーサ８６は、後で行われるパッド酸化物デグレーズ処理工程に対して露出される。窒化物側壁スペーサ８６は、例えば窒化物層の整合した堆積と異方的エッチング・バックとによる、既知のまたは利用可能な処理工程により形成される。
【００３４】
Ｎ＋形ソース／ドレイン領域３６に永久的ゲート材料を接続するのに用いられる構造体およびそれに付随する処理工程が、前記で説明されそして図７Ａに示されたＰ形ウエルの上のポリシリコン使い捨てゲート構造体に関して説明される。図８〜図１１Ｄは、この材料を示した図である。Ｐ＋形ソース／ドレイン領域に永久的ゲート材料を接続するのに用いられる構造体およびそれに付随する処理工程、または窒化物の使い捨てゲート構造体に対する構造体およびそれに付随する処理工程は、実質的に同じであり、したがって分離して説明することはしない。
【００３５】
図８Ａ〜図８Ｃは、ゲート酸化物および置換えゲートまたは永久的ゲートを形成する第１方法および付随する構造体を示した図である。図８Ａは、パッド酸化物デグレーズ処理工程の後の図７Ａの構造体の図である。ここでは、パッド酸化物７０は完全に除去されている。側壁スペーサの内側端部がデグレーズ処理工程においていくらかアンダカットされ、それにより横方向に広がった切り欠き９０が形成される。パッド酸化物デグレーズ段階は、ゲート酸化物の成長の前の表面形成として実行される。
【００３６】
パッド酸化物デグレーズ段階の後、ゲート酸化物９１の成長が行われ、そして永久的ゲート材料９２が既知のまたは利用可能な方式で堆積されそしてパターンに形成されそしてエッチングが行われて、使い捨てポリシリコン・ゲート層材料７２を除去することにより定められたトレンチ８４を充填するプラグが形成される。図８Ｂを見よ。永久的ゲート材料９２は、ポリシリコン、金属、またはＴｉＮ／Ｗまたはポリシリコン／ＴｉＮ／Ｗのような多数の材料の積層体であることができる。永久的ゲート材料９２は、最初は、厚さが約１０００オングストローム〜２０００オングストロームを有する層に形成される。次にこの永久的ゲート材料９２に対して、フォトレジストでもってパターンに形成され、そしてプラズマでエッチングが行われることにより、永久的ゲート構造体が形成される。このプラズマ・エッチングは、異方的に行われることが好ましい。永久的ゲート材料９２はトレンチ８４を完全に充填し、そして側壁スペーサ７４およびパッド酸化物７０と接触に、そしてスペーサの内側端部の下に形成された横方向の切り欠き９０を充填する。横方向の切り欠き９０を充填することにより、ゲート材料はスペーサ７４の下の途中にまで延長され、したがって、Ｎ＋形ソース／ドレイン層にさらに接近する。既知のまたは利用可能なダマシーン（Damascene)処理工程を用いてまた、永久的ゲート構造体を形成することができる。この段階におけるゲートの底部の線路幅は凹部とほぼ同じである、または凹部よりも大きな幅を有し、そして切り欠き９０を有する。この線路幅の寸法は、０．１マイクロメートルないし数マイクロメートルであることができる。
【００３７】
永久的ゲート構造体９４がトレンチの中に形成された後、ドライブ・イン段階を実行することにより、要求されたトランジスタ接合９６および９８が形成される。許容できるドライブ・イン段階は、Ｎ2 ガス雰囲気中で１０００℃で２５秒間実行される焼鈍しを有する。盛り上がったソース／ドレイン層７８により、Ｎ形不純物が添加されたエピタクシャル層３６およびＰ形ウエル３２の中に添加不純物が拡散することが得られる。図８Ｃの左側のソース領域の間の接合９６は、パッド酸化物７０の下の位置およびゲート９２の下の位置まで広がり、そしてソース領域９６とゲート９２との間に重なり部分１００が形成される。同様に、図８Ｃの右側のドレイン接合の拡散領域の形状９８は、パッド酸化物７０の下の位置およびゲート９２の下の位置まで広がり、そしてゲート９２とドレインとの間に重なり部分１０２が形成される。ドライブ・イン段階により形成された接合９６、９８の境界は必ずしも極めて明確なものではない。Ｎ形不純物が添加されたエピタクシャル・シリコン層３６は、Ｖｔ調整特性を改良するように設計され、そしてソース／ドレイン抵抗の抵抗値を小さくするのに役立つ。このことにより、要求された動作特性を得るのに必要なドライブ・インの範囲を最小にすることができる。
【００３８】
図９Ａおよび図９Ｂは、永久的ゲート材料をＮ＋形ソース／ドレイン領域に接続する第２構造体および付随する処理工程を示した図である。基本的には、トレンチ８４の底部に凹部１０４が形成され、それにより水平方向の界面と垂直方向の界面との組み合わせによりゲートをソース／ドレインに横方向に接続することが可能になる。再び図７Ａから出発して、トレンチ８４の底部のパッド酸化物７０が、既知のまたは利用可能な湿式エッチング工程または乾式エッチング工程を用いて除去される。トレンチ８４の底部において犠牲酸化物１０６の成長が行われる。犠牲酸化物１０６の成長の際、Ｎ形不純物添加エピタクシャル・シリコン３６の一部分が消費される。図９Ａを見よ。犠牲酸化物１０６の成長が行われる処理工程は、乾燥Ｏ2 雰囲気ガスの中で約８５０℃で熱酸化する段階を有する。
【００３９】
図９Ｂに示されているように、例えば酸化物デグレーズ処理工程のような既知のまたは利用可能な湿式エッチング処理工程または乾式エッチング処理工程を用いて、犠牲酸化物１０６が除去される。犠牲酸化物１０６を除去することにより、トレンチ８４の底部に（Ｎ形不純物添加エピタクシャル層３６の中に）凹部１０４が形成される。凹部１０４は、事実上垂直に配向した側壁１０８と事実上に水平に配向した底部表面１１０とを有する。犠牲酸化物を除去することによりまた、スペーサ７４の下で横方向に延長された切り欠き１１２が形成される。犠牲酸化物１０６の除去により形成された凹部１０４の寸法に応じて、側壁１０８が側壁スペーサ構造体７４の下にまたはそれを越えて広がることができる。ゲート酸化物層１１４が凹部１０４の中に２０オングストローム〜２００オングストロームの厚さにまで成長される。
【００４０】
ゲート酸化物１１４が成長された後、例えば図８に関して前記で説明された材料のような永久的ゲート材料１１６で、トレンチ８４および凹部１０４が充填される。ゲート材料１１６はゲート酸化物１１４の上に配置され、そして凹部１０４の垂直方向に配向した側壁１０８を被覆し、そして切り欠き１１２を完全に充填する。次に、図８Ａ〜図８Ｃに関して前記で説明したように、永久的ゲート材料１１６がパターンに形成され、そしてエッチングが行われる。またはそれとは異なって、ダマシーン平坦化処理工程を用いて、前記で示された頂部がＴ型のゲート構造体を有しない同様に充填された凹部を得ることができる。永久的ゲート１１６は、実質的に垂直な界面１０８を通して（ゲート酸化物１１４を通しておよび凹部１０４の側壁１０８を通して）、そしてＮ形不純物が添加されたエピタクシャル・シリコン層３６から向かい合った盛り上がったＮ＋形ソース／ドレイン領域７８まで、Ｎ形不純物が添加されたエピタクシャル・シリコン層３６と接する。ドライブ・インは必要ではない。凹部１０４の実質的に垂直な側壁１０８を通して向かい合った盛り上がったＮ＋形ソース／ドレイン領域７８に接続することにより、実効的にゼロ接合深さの設計が得られ、したがって、例えばゲート長が小さくなると共に閾値電圧が減少する、ゲート長が小さくなると共に出力抵抗値が減少する、およびゲート長が小さくなると共にサブ・スレスショールド・スイング（sub-threshold swing)の劣化といった、短チヤンネル効果が改善される。
【００４１】
（酸化および酸化物エッチングによる）部分的除去の後に残るＮ形エピタクシャル・シリコン３６が、Ｖｔ調整のために設計される。凹部１０４は、チヤンネル１１８と向かい合うソース／ドレイン領域７８との間に重なりを得る役割を果たす。したがって、Ｎ形エピタクシャル・シリコン３６の中の単位面積当たりのＮ形添加不純物の総数は、前記の図８Ａ〜図８Ｃに関して説明した方法よりも多い。この方法は、Ｎ形不純物が添加されたエピタクシャル・シリコン３６をソース／ドレイン延長体として用いる。したがってこの方法では、必要な境界の明確な形状が得られる。凹部１０４を形成するのに用いられる余分の酸化段階が原因となって、Ｎ＋形ソース／ドレイン層３６からの添加不純物の付加的拡散が生ずることがある。
【００４２】
図１０Ａおよび図１０Ｂは、永久的ゲート材料をＮ＋形ソース／ドレイン領域に接続する第３の構造体および付随する処理工程を示した図である。再び図７Ａから出発して、デグレーズ段階が実行されてパッド酸化物７０および一部分の充填酸化物８２が除去され、それにより図１０Ａに示されているように、トレンチ８４の底部のＮ形不純物添加エピタクシャル層３６の上側表面が露出され、および側壁スペーサ７４の下に切り欠き１２０が形成され、そして向かい合い盛り上がったＮ＋形ソース／ドレイン層７８のおのおのの一部分１２２が露出される。
【００４３】
露出されたＮ形不純物添加エピタクシャル・シリコン層３６の上側表面の上および向かい合い盛り上がったソース／ドレイン層７８の傾斜した側壁の露出した部分１２２の上に、ゲート酸化物層１２２が形成される。ゲート酸化物層１２４の厚さは約２０オングストローム〜１００オングストロームであり、そしてゲート酸化物層１２４は、後で堆積されるゲート材料１２６を向かい合ったソース／ドレイン層７８から分離する役割を果たす。次に、トレンチ８４の中に永久的ゲート材料１２６が堆積される。永久的ゲート材料１２６は、側壁スペーサ７４の下に形成された切り欠き１２０を含めてトレンチ８４を完全に充填する。次に図１０Ｂに示されているように、永久的ゲート材料１２６が前記で説明されたようにパターンに形成されそしてエッチングが行われて、ゲート生成体１２８が得られる。永久的ゲート材料１２６は、向かい合う盛り上がったソース／ドレイン層７８の傾斜し事実上垂直な部分１２２の上に成長されたゲート酸化物１２４と接触する。したがってこの構造体は、ゲート１２６とドレインとの間に重なりを構成する。この技術はＮ形不純物添加エピタクシャル・シリコン層３６を必要としないが、しかしＮ形不純物添加エピタクシャル・シリコン層３６はソース／ドレインの抵抗値を小さくするのに役立つ。前記で説明した短チヤンネル効果はまた、この方法と構造体とにより改善される。
【００４４】
前記の実施例は盛り上がったソース／ドレイン層７８を用いた実施例であったが、しかし盛り上がったソース／ドレイン層７８は必要であるわけではない。図１１Ａ〜図１１Ｄは、永久的ゲート材料１３０をＮ＋形ソース／ドレイン領域１３２、１３４に接続する処理工程の１つの実施例を示した図である。この実施例では、ソース／ドレイン領域は盛り上がっていなく、そして処理工程は図１０Ａおよび図１０Ｂで説明した処理工程と同様である。図１１Ａには、窒化物側壁スペーサ構造体１３８と共に形成された使い捨てポリシリコン・ゲート構造体１３６が示されている。これらはすべては、パッド酸化物１４０の層の上に形成される。パッド酸化物層１４０は、Ｎ形不純物が添加されたエピタクシャル・シリコン１４２の層の上に配置される。Ｎ形不純物が添加されたエピタクシャル・シリコン層１４２は、Ｐ形ウエル１４４の上に配置される。ソース／ドレイン領域１３２、１３４は注入段階により形成され、そしてＮ＋形領域が形成される。向かい合ったソース／ドレイン１３２、１３４とチヤンネル１４６との接合は、向かい合った側壁スペーサ１３８の下に全体的に形成される。
【００４５】
図１１Ｂは、充填酸化物１４８が取り付けられ、そして例えば化学的機械的研磨段階により平坦化が行われた後の、使い捨てポリシリコン・ゲート構造体を示した図である。次に使い捨てポリシリコン・ゲート材料１３６が、湿式エッチングまたはプラズマ・エッチングを用いて除去される。使い捨てポリシリコン材料のこの除去により、トレンチ１５０が形成される。トレンチ１５０の側壁は窒化物側壁スペーサ１３８で形成され、そしてトレンチ１５０の底部はパッド酸化物層１４０の上側表面により形成される。
【００４６】
次にデグレーズ段階において、パッド酸化物層１４０がＮ形不純物添加エピタクシャル・シリコン層１４２の表面に達するまで除去され、そしてまた側壁スペーサ１３８の一部分の下からも除去されて、側壁スペーサ１３８の下に切り欠き１５２が形成される。この切り欠きは、トレンチ１５０の一方側においてソース１３２とチヤンネル１４６との間に形成された接合にわたって広がり、およびトレンチ１５０の他方側においてドレイン１３４とチヤンネル１４６との間に形成された接合にわたって広がっている。これらの接合は、Ｎ形不純物添加エピタクシャル・シリコン層１４２の上側表面にまで広がっている。図１１Ｃを見よ。次に、Ｎ＋形ソース領域１３２の部分１５４およびＮ＋形ドレイン領域１３４の部分１５６が露出される。次に、厚さが約２０オングストローム〜１００オングストロームのゲート酸化物層１５８が、Ｎ形不純物添加エピタクシャル・シリコン層１４２の露出された表面の上に形成される。
【００４７】
図１１Ｄに示されているように、例えば前記で説明された永久的ゲートに対して用いられた材料のような永久的ゲート材料１６０が堆積されて、切り欠き１５２を含むトレンチ１５０が充填される。永久的ゲート材料１６０が、露出された向かい合ったソース部分１５４およびドレイン部分１５６の上と共に、それらの間に配置されているゲート酸化物１５８の上に広がっている。それぞれの接合を通るチヤンネル１４６の両端の上でデグレーズ段階の期間中に露出されるＮ形不純物添加エピタクシャル・シリコン層１４２の長さは、ゲート材料１６０とソース領域１３２との間に生ずる重なり１５４と、ゲート材料１６０とドレイン領域１３４との間に生ずる重なり１５６との合計である。
【００４８】
この設計の利点は、処理工程のコストが安く、そして非常に効率的であることである。ＮＭＯＳトランジスタの製造において使い捨て（置き換え）ゲートを用いることは、「置き換えゲート処理工程により製造されたゲート長が１００ｎｍ以下の金属ゲートＮＭＯＳトランジスタ（Sub-100nm Gate Length Metal Gate NMOS Transistors Fabricated by a Replacement Gate Process）」、ＩＥＤＭ９７−８２１、０−７８０３−４１００−７／９７ｃＩＥＥＥ、に開示されている。この文献の内容は本発明の中に取り込まれており、そして本発明の一部分として付録「Ａ」として添付されている。
【００４９】
本発明が例示された実施例を参照して説明されたが、この説明は本発明の範囲がこれらの実施例に限定されることを意味するものではない。前記説明に基づけば当業者には、例示された実施例を種々に変更した実施例および種々に組み合わせた実施例およびその他の実施例の可能であることが分かるであろう。したがって、本発明はこのような変更実施例および他の実施例をすべてその範囲内に包含するものと理解しなければならない。
【００５０】
以上の説明に関して更に以下の項を開示する。
（１） 不純物が添加されたシリコン基板と、
前記基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、
前記エピタクシャル層の上に形成され、そしてその下の前記エピタクシャル層の中にチヤンネル領域を定めている、ゲートと、
前記エピタクシャル層の上で前記ゲートの向かい合う両側の前記ゲートから分離されて形成され、および前記エピタクシャル層の下側部分および前記ゲートの１つの側のシリコン基板と共にソース領域を形成し、および前記ゲートの反対の側の前記エピタクシャル層の下側部分と共にドレイン領域を形成し、および前記ソース領域の部分と前記ドレイン領域の部分とが前記ゲートの向かい合う両側の前記チヤンネル領域と接触している、層と、
前記ソース領域の一部分および前記ドレイン領域の一部分と重なりあう前記ゲートの一部分と、
を有する、ＭＯＳトランジスタ構造体。
【００５１】
（２） 第１項記載のトランジスタ構造体において、
前記ゲートの両側に形成された側壁スペーサ構造体と、
前記スペーサ構造体のおのおのの下に形成され横方向に延長された切り欠きと、
前記切り欠きの中に延長されおよび前記切り欠きを充填する部分を有するゲートと、
前記ゲートと前記エピタクシャル・シリコン層との間に同じ広がりを有して配置されたゲート酸化物の層と、を有し、および
前記ゲートの前記部分の１つの部分が前記ソース領域の前記部分の１つに重なり合う前記切り欠きの中に延長されおよび前記切り欠きを充填し、および前記ゲートの前記部分の他の部分が前記ドレイン領域に重なり合う前記切り欠きの中に延長されおよび前記切り欠きを充填する、
前記トランジスタ構造体。
【００５２】
（３） 第２項記載のトランジスタ構造体において、前記ゲートが前記側壁スペーサ構造体を通して横方向の外側に延長された上側部分を定める、前記トランジスタ構造体。
【００５３】
（４） シリコン基板を用意する段階と、
前記シリコン基板の上に不純物が添加されたエピタクシャル・シリコンの第１層を配置する段階と、
前記不純物添加エピタクシャル・シリコン層の上にゲート酸化物の層を配置する段階と、
側壁を有する使い捨てゲートを前記ゲート酸化物の上に形成する段階と、
前記ゲート酸化物の上で外方向に延長された前記使い捨てゲートの上に側壁スペーサを形成する段階と、
前記エピタクシャル・シリコン層からおよび前記側壁スペーサの下から、前記ゲート酸化物を除去する段階と、
前記エピタクシャル・シリコンの前記第１層の上に、エピタクシャル・シリコンの盛り上がった第２層を形成する段階と、
エピタクシャル・シリコンの前記第２層の上および前記ゲートの上に、層間誘電体を形成する段階と、
前記ゲートの上から前記層間誘電体を除去する段階と、
凹部を形成するために、前記使い捨てゲートを除去する段階と、
不純物が添加されたエピタクシャル・シリコンの前記第１層を露出するために、および前記側壁スペーサをアンダカットして前記凹部の対向して横方向に延長された切り欠き部分を形成するために、前記ゲート酸化物を除去する段階と、
不純物が添加されたエピタクシャル・シリコンの前記第１層に取り付けるために、および前記対向して横方向に延長された切り欠きの中に延長されるように、永久的ゲート材料を前記凹部の中に堆積する段階と、
を有する、ＭＯＳトランジスタ構造体の製造法。
【００５４】
（５） 不純物が添加されたシリコン基板と、
前記基板の上に形成されおよびその中に凹部が定められる、反対導電型の不純物が添加されたエピタクシャル・シリコン層と、
前記凹部の上の前記エピタクシャル層の上に形成され、およびその下の前記エピタクシャル層の中に前記凹部を包含するチヤンネル領域を定める、ゲートと、
前記ゲートの向かい合う両側の前記エピタクシャル層の上に前記ゲートから分離されて形成され、および前記ゲートの向かい合う両側のおのおのにソース領域およびドレイン領域を形成し、前記ソース領域の部分と前記ドレイン領域の部分とが前記ゲートの向かい合う両側において前記チヤンネル領域と接触している、層と、
前記ソース領域の一部分および前記ドレイン領域の一部分と重なりあう前記ゲートの一部分と、
を有する、ＭＯＳトランジスタ構造体。
【００５５】
（６） 第５項記載のトランジスタ構造体において、
前記ゲートの両側に形成された側壁スペーサ構造体と、
前記スペーサ構造体のおのおのの下に形成され横方向に延長された切り欠きと、
前記切り欠きの中に延長されおよび前記切り欠きを充填する部分を有するゲートと、
前記ゲートと前記エピタクシャル・シリコン層との間に同じ広がりを有して配置されたゲート酸化物の層と、をされに有し、および
前記ゲートの前記部分の１つの部分が一方の前記切り欠きの中に延長されおよび一方の前記切り欠きを充填し、および前記ゲートの前記部分の他の部分が他方の前記切り欠きの中に延長されおよび他方の前記切り欠きを充填する、
前記トランジスタ構造体。
【００５６】
（７） シリコン基板を用意する段階と、
前記シリコン基板の上に不純物が添加されたエピタクシャル・シリコンの第１層を配置する段階と、
前記不純物添加エピタクシャル・シリコン層の上にゲート酸化物の層を配置する段階と、
前記ゲート酸化物の上に側壁を有する使い捨てゲートを形成する段階と、
前記ゲート酸化物の上で外方向に延長された前記使い捨てゲートの上に側壁スペーサを形成する段階と、
前記エピタクシャル・シリコン層からおよび前記側壁スペーサの下から、前記ゲート酸化物を除去する段階と、
エピタクシャル・シリコンの前記第１層の上にエピタクシャル・シリコンの盛り上がった第２層を形成する段階と、
エピタクシャル・シリコンの前記第２層の上および前記ゲートの上に層間誘電体を形成する段階と、
前記ゲートの上から前記層間誘電体を除去する段階と、
凹部を形成するために、前記使い捨てゲートを除去する段階と、
前記第１エピタクシャル・シリコン基板を露出するために、前記パッド酸化物を除去する段階と、
前記第１エピタクシャル・シリコン基板層と共に前記第１エピタクシャル・シリコン基板層の中の下方に延長された、酸化物を形成する段階と、
前記第１エピタクシャル・シリコン基板層の中に凹部を定めるために、および前記側壁スペーサをアンダカットして前記凹部の向かい合って横方向に延長された切り欠き部分を形成するために、前記酸化物を除去する段階と、
前記露出された第１エピタクシャル・シリコン基板層の中に、ゲート酸化物を形成する段階と、
前記第１エピタクシャル・シリコン基板層の中の凹部に取り付けるために、および前記向かい合って横方向に延長された切り欠きの中に延長されるように、永久的ゲート材料を堆積する段階と、
を有する、ＭＯＳトランジスタ構造体の製造法。
【００５７】
（８） 不純物が添加されたシリコン基板と、
前記基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、
前記エピタクシャル層の上に形成され、およびその下の前記エピタクシャル層の中にチヤンネル領域を定める、ゲートと、
前記ゲートの向かい合う両側の前記エピタクシャル層の上に前記ゲートから絶縁されて形成され、および前記ゲートの向かい合う両側のおのおのにソース領域およびドレイン領域を形成し、および前記ソース領域の部分と前記ドレイン領域の部分とが前記ゲートの向かい合う両側において前記チヤンネル領域と接触している、層と、
前記エピタクシャル層と前記ゲート層との間の前記エピタクシャル層の上に形成され、およびまた前記ソース領域の一部分と前記ドレイン領域の一部分との上に形成された、ゲート酸化物層と、
前記パッド酸化物層により前記ソース領域から分離された前記ゲートの第１部分と、
前記ゲート酸化物層により前記ドレイン領域から分離された前記ゲートの第２部分と、を有し、および
前記ゲートの前記第１部分が前記ソース領域の一部分と重なり、および
前記ゲートの前記第２部分が前記ドレイン領域の一部分と重なる、
ＭＯＳトランジスタ構造体。
【００５８】
（９） 第８項記載のトランジスタ構造体において、
前記ゲートの両側に形成された側壁スペーサ構造体と、
前記スペーサ構造体のおのおのの下に形成され横方向に延長された切り欠きと、
前記切り欠きの中に延長されおよび前記切り欠きを充填する部分を有するゲートと、を有する、前記トランジスタ構造体。
【００５９】
（１０） シリコン基板を用意する段階と、
前記シリコン基板の上に不純物が添加されたエピタクシャル・シリコンの第１層を配置する段階と、
前記不純物添加エピタクシャル・シリコン層の上にパッド酸化物の層を配置する段階と、
前記パッド酸化物の上に側壁を有する使い捨てゲートを形成する段階と、
前記ゲート酸化物の上で外方向に延長された前記使い捨てゲートの上に側壁スペーサを形成する段階と、
前記第１エピタクシャル・シリコン層からおよび前記側壁スペーサの下から、前記パッド酸化物を除去する段階と、
前記エピタクシャル・シリコンの前記第１層の上にエピタクシャル・シリコンの盛り上がった第２層を形成する段階と、
エピタクシャル・シリコンの前記第２層の上および前記ゲートの上に層間誘電体を形成する段階と、
前記ゲートの上から前記層間誘電体を除去する段階と、
凹部を形成するために、前記使い捨てゲートを除去する段階と、
前記第１エピタクシャル・シリコン基板を露出するためにおよびエピタクシャル・シリコンの前記第２層の部分を露出するために、前記パッド酸化物を除去する段階と、
前記第１エピタクシャル・シリコン基板層の上およびエピタクシャル・シリコンの前記第２層の露出された部分の上に、ゲート酸化物を形成する段階と、
前記第１エピタクシャル・シリコン基板層およびエピタクシャル・シリコンの前記第２層に取り付けるために、前記凹部の中に永久的ゲート材料を堆積する段階と、
を有する、ＭＯＳトランジスタ構造体の製造法。
【００６０】
（１１） 反対導電型の不純物が添加された（基板の導電型と反対型の不純物が添加された）エピタクシャル・シリコン３６、３８を用いて、ＣＭＯＳトランジスタの中に埋込み層が形成され、一方、境界が明確なチヤンネル形状が保持される。盛り上がった（すなわち、高くなった）ソース／ドレイン５４、５６設計を用いて、境界が明確なソース／ドレイン形状を有する浅いソース／ドレイン接合を形成することができる。本発明は、不純物が添加された基板３５と、基板３５の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層３６、３８と、を有するトランジスタ構造体を包含している。エピタクシャル層３６、３８の上に、ゲート５２が形成される。ゲート５２は、ゲート５２の下のエピタクシャル層３６、３８の中にチヤンネル領域を定める。ゲート５２の向かい合う両側のエピタクシャル・シリコン層３６、３８の上に、層７８が形成される。層７８は、ゲート５２から電気的に分離される。
【図面の簡単な説明】
【図１】 本発明による２重不純物添加エピタクシャル・シリコン層（Ｎ形不純物添加エピタクシャル・シリコン層およびＰ形不純物添加エピタクシャル・シリコン層）を有するシリコン基板構造体の横断面図。
【図２】 基板の上に２重不純物添加エピタクシャル・シリコン層を形成する１つの方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図。
【図３】 基板の上に２重不純物添加エピタクシャル・シリコン層を形成するまた別の方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図、ＣはＢの次の段階の図、ＤはＣの次の段階の図、ＥはＤの次の段階の図。
【図４】 本発明に従って形成された部分的トランジスタの横断面図。
【図５】 使い捨て窒化物ゲート材料を用いた図４に示されたのと同様な部分的トランジスタの形成を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図、ＣはＢの次の段階の図。
【図６】 使い捨てポリシリコン・ゲート材料を用いた図４に示されたのと同様な部分的トランジスタの形成を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図、ＣはＢの次の段階の図、ＤはＣの次の段階の図。
【図７】 窒化物またはポリシリコンの使い捨て材料の除去段階を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図。
【図８】 使い捨てポリシリコン・ゲートが除去された後の第１構造体および永久的ゲート構造体を形成する方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図、ＣはＢの次の段階の図。
【図９】 使い捨てポリシリコン・ゲートが除去された後の第２構造体および永久的ゲート構造体を形成する方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図。
【図１０】 使い捨てポリシリコン・ゲートが除去された後の第３構造体および永久的ゲート構造体を形成する方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図。
【図１１】 トランジスタの形成において盛り上がったソース／ドレイン層が用いられない場合の構造体および永久的ゲート構造体を形成する方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図、ＣはＢの次の段階の図、ＤはＣの次の段階の図。
【符号の説明】
３５ 不純物が添加されたシリコン基板
３６、３８ 反対導電型の不純物が添加されたエピタクシャル・シリコン
５２、７２、９２ ゲート
５４、５６ ソース／ドレイン
６６、７４ 側壁スペーサ構造体
７８ 層
【発明の属する技術分野】
本発明は、半導体処理工程技術の改良に関する。さらに詳細に言えば本発明は、改良された半導体構造体と、半導体構造体やそれらと同等の構造体を製造するために付随する改良された方法とに関する。なおさらに詳細に言えば本発明は、０．１マイクロメートル以下のチヤンネル長と適切に明確である境界を備えた接合の形状とを有する、ＣＭＯＳトランジスタの半導体構造体とそれを製造するために付随する方法とに関する。
【０００２】
【発明が解決しようとする課題】
チヤンネルおよびソース／ドレインの構造体を形成するのにイオン注入を用いる従来のトランジスタ製造の処理工程では、チヤンネル長が０．１マイクロメートル以下であるＣＭＯＳトランジスタの形成をするのに必要である、境界面が要求されるように明確である形状は得られない。
【０００３】
１つの利用可能な製造法および構造体は、従来のイオン注入によるチヤンネル形成法である。この形成法は、Ｖｔ（閾値電圧）を制御する作用を行う。この処理工程およびその結果得られる構造体の問題点は、接合の形状があまりにも深くそして接合の境界が十分には明確ではないことである。イオン注入およびその後に行われる注入体の焼鈍し段階において、非常に薄い層の寸法および特性を制御することは実際的ではない。
【０００４】
デルタ（delta)型に不純物添加されたチヤンネルによってもまた、０．１マイクロメートル以下のチヤンネル長を有するトランジスタの場合には、不十分な形状しか得られない。この処理工程および得られる構造体では、基板の上側表面に、不純物が添加されていないエピタクシャル層がチヤンネルとして形成される。この処理工程が有する問題点は、Ｖｔの制御が本質的に不純物が添加されていない層の厚さにより支配されることである。チヤンネル長が０．１マイクロメートル以下である場合、基板の添加不純物が拡散し、もしエピタクシャル・シリコンの層が厚くないならば、Ｖｔが好ましくない位に高いという結果が得られるであろう。もしエピタクシャル・シリコン層が厚いならば、その場合には、有害な短チヤンネル効果が過度に現れるであろう。
【０００５】
要請されていることは、０．１マイクロメートル以下のチヤンネル長を有するトランジスタの場合、適切である形状が得られる構造体とそれに付随する製造法とを得ることである。
【０００６】
前記の問題点を意識しながら、本発明が開発された。
【０００７】
【課題を解決するための手段】
本発明は、ＣＭＯＳトランジスタの製造に関する。具体的に言えば本発明は、０．１マイクロメートル以下のチヤンネル長を有するＣＭＯＳトランジスタとそれに付随する製造法に関する。前記で説明した種々の問題点に対する解決法は、基本的には、使い捨てゲートＣＭＯＳトランジスタ製造処理工程の中でソース／ドレインを形成する前に、不純物が添加されたエピタクシャル・シリコン層を用いることである。これらの層により、Ｖｔを好ましいように制御することができる。
【０００８】
本発明により、ゲート長が０．１マイクロメートル以下であるデバイスに応用することを意図しながら、使い捨てゲートＣＭＯＳトランジスタ構造体とその製造法が開示される。ゲート長が短い場合、トランジスタが良好な特性を有するためには、ソース／ドレインとチヤンネルとの境界が明確である形状が必要である。Ｖｃｃが低い場合および仕事関数がギャップ内にある（mid-gap work function)ゲート（ＴｉＮ）の場合、反対導電型の不純物が表面に添加されたチヤンネル（「埋込み層」）の埋込みチヤンネルの設計が望ましい。本発明では、チヤンネルの境界が明確な形状を保持したまま反対導電型の不純物が添加された表面層を形成するために、反対導電型の不純物が添加された（基板の導電型と反対の導電型の不純物が添加された）エピタクシャル・シリコンが用いられる。ソース／ドレインの境界が明確な形状を有する浅いソース／ドレイン接合は、盛り上がった（または、高くなった）ソース／ドレインの設計を用いて形成することができる。１つの問題点は、境界が明確なソース／ドレイン領域とチヤンネルとを接続することである。本発明では、境界が明確なソース／ドレイン領域とチヤンネルとを接続するのに、３種類の構造体とそれらに付随する方法とが開示される。これらの３種類の構造体は、反対導電型の不純物が添加されたエピタクシャル・シリコンで出発して、（１）ソース／ドレインからのドライブ・イン（drive-in）、（２）デグレーズ（deglaze)により除去される局所的酸化により定められる、チヤンネルの中の反対導電型の不純物が添加されたエピタクシャルの中の凹部、（３）後で重なり合った領域となるソース／ドレインを露出するために、パッド酸化物のアンダカット（undercut）、を行うことにより得られる。技術（２）および技術（３）により、短チヤンネル・トランジスタの良好な特性が結果として得られるという付加的な利点が得られる。
【０００９】
したがって前記の説明により本発明は、不純物が添加されたシリコン基板と、この基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層とを有する、トランシスタ構造体を包含している。エピタクシャル層の上に、ゲートが形成される。このゲートは、ゲートの下のエピタクシャル層の中にチヤンネル領域を定める。エピタクシャル・シリコン層の上でゲートの向かい合った両側に、不純物が添加された層が形成される。この不純物添加層は、ゲートから絶縁された分離される。エピタクシャル層の下側部分とシリコン基板とを備えた層により、ゲートの向かい合った両側に、ソース領域およびドレイン領域が形成される。ソース領域およびドレイン領域の一部分が、ゲートの向かい合った両側でチヤンネル領域と接触する。ゲートの一部分が、ソース領域の一部分およびドレイン領域の一部分と重なり合う。
【００１０】
さらに本発明は、不純物が添加されたシリコン基板と、基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、その中に凹部が定められているエピタクシャル層とを有する、トランシスタ構造体を包含している。エピタクシャル層の上の凹部の中に、ゲートが形成される。ゲートは、ゲートの下のエピタクシャル層の中にチヤンネル領域を定める。チヤンネル領域は凹部を包含している。エピタクシャル・シリコン層の上でゲートの向かい合った両側に、不純物が添加された層が形成される。この不純物添加層は、ゲートから絶縁されて分離される。この層は、ゲートの向かい合った両側にそれぞれ、ソース領域およびドレイン領域を形成する。ソース領域およびドレイン領域の一部分が、ゲートの向かい合った両側でチヤンネル領域と接触する。ゲートの第１部分がソース領域の一部分と重なり、そしてゲートの第２部分がドレイン領域の一部分と重なる。
【００１１】
さらに本発明は、不純物が添加されたシリコン基板と、基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、エピタクシャル層の上に配置されたゲートとを有する、トランシスタ構造体を包含している。ゲートは、ゲートの下のエピタクシャル層の中にチヤンネル領域を定める。エピタクシャル・シリコン層の上でゲートの向かい合った両側に、不純物が添加された層が形成される。この不純物添加層は、ゲートから絶縁されて分離される。この層は、ゲートの向かい合った両側のそれぞれに、ソース領域およびドレイン領域を形成する。ソース領域およびドレイン領域の一部分が、ゲートの向かい合った両側でチヤンネル領域と接触する。エピタクシャル層とゲート層との間のエピタクシャル層の上に、パッド酸化物層が形成される。ソース領域およびドレイン領域の一部分の上にもまた、パッド酸化物層が形成される。ゲートの第１部分がパッド酸化物層によりソース領域から分離され、そしてゲートの第２部分がパッド酸化物層によりドレイン領域から分離される。ゲートの第１部分がソース領域の一部分と重なり、そしてゲートの第２部分がドレイン領域の一部分と重なる。
【００１２】
さらに本発明は、不純物が添加されたシリコン基板と、基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、エピタクシャル層の上に形成されたゲートとを有する、ゲート構造体を包含している。ゲートは、ゲートの下のエピタクシャル層の中にチヤンネル領域を定める。ゲートの一方側のエピタクシャル層の中および不純物が添加されたシリコン基板の中に、ソース領域が形成される。ゲートのソース領域とは反対側のエピタクシャル層の中および不純物が添加されたシリコン基板の中に、ドレイン領域が形成される。ソース領域の一部分およびドレイン領域の一部分のおのおのが、ゲートの向かい合った両側でチヤンネル領域と接触する。ゲートの第１部分がソース領域の一部分と重なり、そしてゲートの第２部分がドレイン領域の一部分と重なる。
【００１３】
本発明の主要な目的は、反対導電型の不純物が添加されたエピタクシャル・シリコン層をチヤンネルとして有するトランジスタ構造体を得ることであり、それにより境界が明確な形状のチヤンネルを形成することができる。
【００１４】
本発明のさらに別の目的は、反対導電型の不純物が添加されたエピタクシャル・シリコン層をチヤンネルとして有し、および盛り上がったソース／ドレイン層を有する、トランジスタ構造体を得ることであり、それにより境界が明確な形状のチヤンネルを形成することができる。本発明のこれらおよびその他の目的、特徴および利点は、添付図面を参照しての下記説明により当業者には容易に理解されるであろう。
【００１５】
【発明の実施の形態】
前記で説明した処理工程段階および構造体は、集積回路を製造する工程の流れを必ずしも完全には示したものではない。この分野で最近用いられている集積回路製造技術と共に、本発明を実施することができる。そして通常用いられている多くの処理工程段階が、本発明を理解するのに必要であることが予想される。当業者には、本発明はまた種々の集積回路処理工程や構造体およびデバイスにも応用できることが理解されるであろう。
【００１６】
本発明は、反対の導電型（ＮＭＯＳに対してＮ形、およびＰＭＯＳに対してＰ形）である２重（dual）不純物添加エピタクシャル層を基板として有する。この基板は、矛盾がなくそして制御可能であるＶｔの調整を可能にする、反対導電型不純物添加層としての役割を果たす。本発明のゲート構造体を形成する際に２重不純物添加エピタクシャル層を用いることにより、ゲート長が０．１マイクロメートル以下であるデバイスの適切な形状のソース／ドレインを形成することができる。２重不純物添加エピタクシャル層とは、ＮＭＯＳトランジスタに対して１つの種類の不純物添加エピタクシャル層が存在し、そしてＰＭＯＳトランジスタに対して異なる種類の不純物添加エピタクシャル層が存在する、層であることを意味する。反対導電型不純物添加層はまた、ソース／ドレイン領域への接続を得るのに役立つ。図１〜図１１Ｄは、本発明による最終構造体を形成するのに含まれる主要な段階、およびいくつかのまた別の段階を示した図である。使い捨てゲート処理工程に関して下記で説明されるように、非使い捨てゲート処理工程に関してもまた、反対導電型不純物添加エピタクシャル層を用いることができる。ソース／ドレイン領域への接続のためのいくつかの構造体がまた開示される。
【００１７】
主要な段階を全体的にまず説明し、次にさらに詳細な説明を行う。最初の段階は、それぞれの基板の上にＮ形エピタクシャル層およびＰ形エピタクシャル層を形成する段階である。これらのエピタクシャル層は、酸化物により形成された分離領域により分離される。図１〜図３を見よ。次に、２重不純物添加エピタクシャル層の上に、使い捨てゲート領域およびソース／ドレイン領域が形成される。ポリシリコンまたは窒化シリコン（Ｓｉ3 Ｎ4）のいずれかで形成された使い捨てゲートを用いることができ、この使い捨てゲート材料の種類に応じて、処理工程がそれに伴って変化する。図４〜図６を見よ。次に、使い捨てゲートが除去される。図７を見よ。そして最終のゲート材料を形成する前に、ソース／ドレイン領域への接続が形成される。図８〜図１１を見よ。その結果得られるトランジスタ構造体は、ゲート長が０．１マイクロメートル以下である場合に要求される明確な境界を備えた好ましい形状を有し、および要求された動作特性を有し、そして従来の処理工程技術または利用可能な処理工程技術を用いて製造することができる。
【００１８】
トランジスタ構造体を形成するのに使い捨てゲートを用いて、本発明を説明する。使い捨てゲートにより、処理工程において利点が得られる。例えば使い捨てゲートを用いることにより、永久的ゲートに対して有害な処理工程パラメータの下で処理が行われることはない。けれども、使い捨てゲートを用いないトランジスタ製造工程に対しても、本発明を用いることができる。
【００１９】
図１〜図３は、２重不純物添加エピタクシャル層の形成を示した図である。図１は、２重不純物添加エピタクシャル層が形成された後の構造体の図である。Ｎ形ウエル領域３０は、図示されている酸化物トレンチ分離構造体のような既知のまたは利用可能な分離構造体３４により、Ｐ形ウエル領域から分離される。これらのＮ形ウエル領域およびＰ形ウエル領域は、既知の処理工程または利用可能な処理工程のいずれかにより、シリコン基板３５の中に形成される。Ｐ形ウエル領域３２の上にＮ形エピタクシャル・シリコン３６の層が形成され、そしてＮ形ウエル領域３０の上にＰ形エピタクシャル・シリコン３８の層が形成される。
【００２０】
２重不純物添加エピタクシャル層３６および３８の形成は、種々の方法で行うことができる。このような２つの方法がここで説明される。第１の方法は、図２Ａ、図２Ｂに示されている。この方法はまた、テキサス・インスツルーメンツ社、ケース番号第ＴＩ−２３２２６号、 年 月 日受付けの出願中米国特許出願シリアル番号第 号、に開示されている。この出願中特許は、本出願の譲渡人に譲渡されており、そしてその内容は本出願の中に取り込まれている。この第１の方法に従う２重不純物添加エピタクシャル層３６および３８を形成する際、Ｎ形ウエル領域３０およびＰ形ウエル領域３２が形成された後、これら２つの領域の一方が、ＬＰＣＶＤ−ＴＥＯＳ酸化物のようなキャップ酸化物４０で約１５０オングストロームの厚さに被覆される。キャップ酸化物４０は、分離酸化物３４の一部分の上にまで延長される。図２Ａに示されているように、Ｎ形ウエル領域３０はキャップ酸化物４０により被覆され、それによりＰ形ウエル領域３２の上にＮ形不純物添加エピタクシャル層３６を形成することができる。キャップ酸化物４０は、ＣＶＤ処理工程またはプラズマで増強されたＣＶＤ処理工程のような、既知のまたは利用可能な堆積法により形成される。
【００２１】
Ｎ形不純物添加エピタクシャル・シリコン層３６は、分離酸化物３４の上またはキャップ酸化物４０の上には形成されない。Ｎ形不純物添加エピタクシャル・シリコン層３６は選択的エピタクシャル成長により形成され、そしてこの形成の期間中に（Ｎ形に対して）リンまたはヒ素のような既知の添加不純物がその場で添加される。Ｎ形不純物添加エピタクシャル層３６は、約３００オングストロームの厚さにまで形成される。次に、ＨＦを用いた湿式化学エッチングにより、キャップ酸化物４０がＮ形ウエル領域３０の表面から除去される。次にキャップ酸化物４２が、Ｐ形ウエル領域３２の上のＮ形不純物添加エピタクシャル層３６の上に形成される。キャップ酸化物４２は、分離酸化物３４の少なくとも一部分の上に延長される。
【００２２】
次に図２Ｂに示されているように、Ｐ形不純物添加エピタクシャル層３８がＮ形ウエル領域３０の上に約３００オングストロームの厚さに形成される。Ｐ形不純物添加エピタクシャル・シリコン層は選択的エピタクシャル成長により形成され、そしてその形成の期間中に（Ｐ形に対して）ホウ素によりその場で不純物添加が行われる。次にキャップ酸化物４２が、他の露出された構造体に影響を与えることなくＮ形不純物添加エピタクシャル層３６から除去され、その結果、図１に実質的に示された構造体が形成される。キャップ酸化物は、ＨＦを用いた湿式化学エッチングにより除去される。
【００２３】
図３Ａ〜図３Ｄは、２重不純物添加エピタクシャル層を形成するまた別の方法を示した図である。この方法では、Ｎ形不純物添加エピタクシャル・シリコン層３６がＰ形ウエル領域３２とＮ形ウエル領域３０との両方の上に全体的に形成され、そして次にＮ形ウエル領域３０から除去され、それによりＮ形ウエル領域３０の上にＰ形不純物添加エピタクシャル層３８を形成することができる。
【００２４】
図３Ａに示されているように、Ｎ形ウエル領域３０とＰ形ウエル領域３２との両方の上に、Ｎ形不純物添加エピタクシャル層３６がまず形成される。Ｎ形不純物添加エピタクシャル・シリコン層３６は選択的エピタクシャル成長により形成され、そしてこの形成の期間中に（Ｎ形に対して）リンまたはヒ素のような既知の添加不純物がその場で添加される。Ｎ形不純物添加エピタクシャル・シリコン層３６は、約３００オングストロームの厚さにまで形成される。次にすべての表面の上に、酸化物３７の薄い層が約１５０オングストロームの厚さに堆積される。次にＳｉ3 Ｎ4 の層３９が、約１５０オングストロームの厚さに堆積される。次に、層３９がパターンに形成されそしてエッチングが行われて、図３Ｂに示されているように窒化物が除去される。Ｎ形不純物添加エピタクシャル・シリコン層３６の全体が酸化され、それにより図３Ｃに示されているように、Ｎ形ウエル領域３０の上側表面に達するまで、Ｎ形ウエル領域３０の上のＮ形不純物添加層３６を完全に消費する。次に、酸化物層４１が例えばＨＦでエッチングすることにより除去され、この除去は、形成された酸化物層４１を下のＮ形ウエル領域３０に達するまで行われる。したがってＮ形ウエル領域３０の上には、Ｎ形不純物添加エピタクシャル層３６は残らない。図３Ｄを見よ。次にＮ形ウエル領域３０の上に、Ｐ形不純物添加エピタクシャル・シリコンの層３８が成長される。次に酸化物の層が約１５０オングストロームの厚さ（図示されていない）にまで形成される。不純物添加エピタクシャル・シリコン層３６および３８の上の酸化物層の上側表面に達するまで、窒化物が例えばＨ3 ＰＯ4 を用いることにより層３６からエッチングにより除去される。次に図３Ｅに示されているように、不純物添加エピタクシャル・シリコン層３６および３８の上側表面から酸化物層が除去される。
【００２５】
このトレンチ分離構造体の場合には、分離構造体３４が形成された後、２重不純物添加エピタクシャル層３６および３８が形成される。その理由は、典型的な場合には、分離構造体を形成するのに高い温度の段階を必要とし、そのためにＮ形不純物添加エピタクシャル層３６およびＰ形不純物添加エピタクシャル層３８から添加不純物の好ましくない拡散が起こるからである。
【００２６】
次に、図４の使い捨てゲート構造体５０が形成される。図４の使い捨てゲート５２は、窒化物またはポリシリコンのいずれかであることができる。図５Ａ〜図５Ｃは窒化物のゲートの形成を示した図面であり、そして図６Ａ〜図６Ｄはポリシリコンのゲートの形成を示した図面である。図４に示されているように、不純物添加されたエピタクシャル・シリコン層３６および３８の上に、盛り上がったソース／ドレイン層５４、５６が形成される。Ｎ形不純物添加エピタクシャル・シリコン層３６の上に、厚さが約３００オングストロームの盛り上がったＮ＋形ソース／ドレイン層５４が形成される。Ｎ形不純物添加エピタクシャル・シリコン層３６は、Ｐ形ウエル領域３２の上に形成される。Ｎ＋形ソース／ドレイン層５４は、不純物が添加されていないシリコンの選択的エピタクシャル成長により形成される。次に、不純物が添加されていないシリコン層に対し、当業者には既知であるまたは利用可能であるパターン形成およびイオン注入により適切に不純物添加が行われる。
【００２７】
Ｐ形不純物添加エピタクシャル・シリコン層３８の上に、厚さが約３００オングストロームの盛り上がったＰ＋形ソース／ドレイン層５６が形成される。Ｐ形不純物添加エピタクシャル・シリコン層３８は、Ｎ形ウエル領域３０の上に形成される。Ｐ＋形ソース／ドレイン層５６は、不純物が添加されていないシリコンの選択的エピタクシャル成長により形成される。次に、不純物が添加されていないシリコン層に対し、当業者には既知であるまたは利用可能であるパターン形成およびイオン注入により適切に不純物添加が行われる。
【００２８】
ポリシリコンまたは窒化物のゲート５２は、パッド酸化物５８の層の上に約５０オングストロームの厚さに形成される。ポリシリコンの使い捨てゲート５２に関して、ゲート５２をまわりの材料から分離するために、酸化物または窒化物の側壁６０が形成される。隣接するゲートを絶縁する酸化物が事前のゲート・デグレーズ処理工程から保護されるように、窒化物の側壁６０が用いられることが好ましい。事前のゲート・デグレーズ処理工程は酸化物をＨＦでエッチングして、ゲート酸化物の成長の前に、下にあるＳｉを露出する工程である。窒化物の使い捨てゲートに関して、酸化物の側壁が形成される。
【００２９】
盛り上がったソース／ドレイン層５４および５６の形成を含むゲート構造体５０の形成は、既知のまたは利用可能な処理工程で実行することができる。図５Ａ〜図５Ｃは、窒化シリコン（Ｓｉ3 Ｎ4 、下記では「窒化物」と呼ばれる）の使い捨てゲート構造体を形成する好ましい方法を示した図である。ゲート構造体の形成は、Ｐ形ウエル領域３２の上のゲート構造体に関してだけ説明される。Ｎ形ウエル領域３０の上のゲート構造体の形成は実質的に同じであり、そして分離して説明する必要はないであろう。エピタクシャル・シリコン層３６の上に、パッド酸化物層５８および窒化物層６２が形成される。パッド酸化物層５８の厚さは約５０オングストロームであり、そして使い捨てゲート材料層６２の厚さは約２０００オングストロームである。次に、２個の層５８および６２がパターンに形成され、そしてＮ形エピタクシャル層３６の上側表面で停止するようにプラズマ・エッチングが（好ましくは異方的に）行われる。この段階により、エピタクシャル・シリコン層３６の上のパッド酸化物層５８と、パッド酸化物層５８の上の窒化物ゲート材料層６２との、ゲート積層構造体６４が形成される。次に、例えば側壁材料層（酸化物）のブランケット（blanket)を堆積しそしてプラズマ・ブランケット・エッチング・バックをできれば異方的に行うことにより、ＳｉＯ2 のような酸化物側壁スペーサ構造体６６が形成される。このエッチング・バック段階は、Ｎ形不純物添加エピタクシャル層３６の上で停止する。プラナ・フィールド・エッチング・バックにより、使い捨て窒化物ゲート構造体６４の上に側壁スペーサ６６が形成される。図５Ｂを見よ。酸化物側壁スペーサ６６は盛り上がったソース／ドレイン層６８を一定の間隔距離だけ離すのに必要である。そうでないと、後の段階で用いられる高温リン・エッチング剤が盛り上がったソース／ドレイン層６８に対してエッチングを行うであろう。次に、Ｎ＋形の盛り上がったソース／ドレイン領域６８が、層５４に関して前記で説明されたようにして形成される。図５Ｃを見よ。
【００３０】
図６Ａ〜図６Ｄは、ポリシリコンの使い捨てゲート構造体の形成を説明した図である。このゲート構造体の形成は、Ｐ形ウエル領域の上のゲート構造体についてだけ示されている。Ｎ形ウエル領域の上のゲート構造体についても実質的に同様であり、したがって分離して説明する必要はない。Ｎ形不純物が添加されたエピタクシャル・シリコン３６の上に、パッド酸化物層７０および使い捨てゲート材料層７２（ポリシリコン）が形成される。パッド酸化物層７０の厚さは約７０オングストロームであり、そして使い捨てゲート材料層の厚さは約２０００オングストロームである。次に、ポリシリコン層７２がパターンに形成され、そしてパッド酸化物層７０の上側表面で停止するプラズマ・エッチングが（好ましくは異方的に）行われる。図６Ａを見よ。次に図６Ｂに示されているように、酸化物または窒化物の側壁スペーサ構造体７４が形成される。窒化物スペーサ７４は、例えば側壁スペーサ材料層のブランケットを堆積しそしてできれば異方的にプラズマ・ブランケット・エッチング・バックを行うことにより、形成されることが好ましい。このエッチング・バック段階は、パッド酸化物層７０の上で停止する。プラナ・フィールド・エッチング・バックにより、使い捨てポリシリコン・ゲート側壁の上に側壁スペーサ７４が形成される。次に、既知のまたは利用可能なデグレーズ処理工程が実行されて、Ｎ形不純物添加エピタクシャル・シリコン層３６の上およびスペーサ７４の下のパッド酸化物が除去されるが、しかしポリシリコン・ゲート材料７２の下のパッド酸化物は実質的に除去されない。したがって、側壁スペーサ７４の下に、切り欠き（notch)７６が形成される。図６Ｃを見よ。酸化物デグレーズ処理工程は、Ｎ形不純物添加エピタクシャル・シリコン層３６をエッチングすることはない。デグレーズ処理工程は、処理工程の期間中の酸化物のエッチング速度の知識に基づいた、時間を限ったエッチングである。したがって形成される切り欠きの深さは、要求されるように調整可能である。次に、層５４に関して前記で説明したように、Ｎ＋形の（もしＮ形ウエル領域の上ならばＰ＋形の）盛り上がったソース／ドレイン層７８が形成される。図６Ｄを見よ。このソース／ドレイン形成の期間中に、ポリシリコン７２の上側表面の上に、厚さが約３００オングストロームのシリコンの層７３が形成される。この層はソース／ドレイン形成の際の副産物であり、この処理工程に悪い影響を与えることはなく、そしてこの層は除去されない。Ｎ＋形の盛り上がったソース／ドレイン層の足指（toe)に似た部分８０が、デグレーズ処理工程によりスペーサ７４の下に形成された切り欠き７６の中に延長されるであろう。足指部分８０は、多分、側壁７４に接触するであろう。
【００３１】
次に、図４のゲートおよびソース／ドレイン構造体５０は、そして前記の図５および図６で説明された処理工程により形成される時、図７Ａに示されているように平坦化される。まず、ＬＰＣＶＤ−ＴＥＯＳのような酸化物層８２が堆積されて、（側壁スペーサ７４の下の切り欠き７６、および側壁スペーサと盛り上がったソース／ドレイン層７８との間の空間、のような）すべての空洞が充填される。典型的な場合には、酸化物層８２は約２０００オングストロームの厚さにまで堆積される。その後、例えば既知のまたは利用可能な化学的機械的研磨段階により、その形状が平坦化される。この平坦化は、使い捨てゲート材料層７２（図示されていない）の上側表面で停止する。次に、既知のまたは利用可能な湿式エッチングまたはプラズマ・エッチングにより、使い捨てゲート層７２が除去される。このゲート材料が除去されることにより、トレンチ８４が形成される。ポリシリコンの使い捨てゲート材料層７２を除去する処理工程の１つの例は、塩素を含むエッチング処理工程（トリメチル水酸化アンモニウム＋（ＣＨ3 ）3 ＮＣＨ2 ＣＨ2 ＯＨ・ＯＨ−）を用いることである。
【００３２】
使い捨てゲート７２がポリシリコンである場合、平坦化と使い捨てゲートの除去とが行われた後に得られる構造体が図７Ａに示されている。側壁スペーサ７４が残って露出し、そしてポリシリコン・ゲート材料層７２の下にあったパッド酸化物も露出する。パッド酸化物７０はトレンチ８４の底部壁を形成し、そして側壁スペーサ７４はトレンチ８４の側壁を形成する。
【００３３】
使い捨てゲートが図５の６２のように窒化物である場合、平坦化と使い捨てゲート６２の除去とが行われた後に得られる構造体が図７Ｂに示されている。窒化物ゲート材料層６２の除去により定められるトレンチ８８の側壁の上に、窒化物側壁スペーサ８６が形成される。トレンチ８８の側壁が酸化物であるために、窒化物側壁スペーサ８６は必要である。窒化物側壁スペーサ８６は、後で行われるパッド酸化物デグレーズ処理工程に対して露出される。窒化物側壁スペーサ８６は、例えば窒化物層の整合した堆積と異方的エッチング・バックとによる、既知のまたは利用可能な処理工程により形成される。
【００３４】
Ｎ＋形ソース／ドレイン領域３６に永久的ゲート材料を接続するのに用いられる構造体およびそれに付随する処理工程が、前記で説明されそして図７Ａに示されたＰ形ウエルの上のポリシリコン使い捨てゲート構造体に関して説明される。図８〜図１１Ｄは、この材料を示した図である。Ｐ＋形ソース／ドレイン領域に永久的ゲート材料を接続するのに用いられる構造体およびそれに付随する処理工程、または窒化物の使い捨てゲート構造体に対する構造体およびそれに付随する処理工程は、実質的に同じであり、したがって分離して説明することはしない。
【００３５】
図８Ａ〜図８Ｃは、ゲート酸化物および置換えゲートまたは永久的ゲートを形成する第１方法および付随する構造体を示した図である。図８Ａは、パッド酸化物デグレーズ処理工程の後の図７Ａの構造体の図である。ここでは、パッド酸化物７０は完全に除去されている。側壁スペーサの内側端部がデグレーズ処理工程においていくらかアンダカットされ、それにより横方向に広がった切り欠き９０が形成される。パッド酸化物デグレーズ段階は、ゲート酸化物の成長の前の表面形成として実行される。
【００３６】
パッド酸化物デグレーズ段階の後、ゲート酸化物９１の成長が行われ、そして永久的ゲート材料９２が既知のまたは利用可能な方式で堆積されそしてパターンに形成されそしてエッチングが行われて、使い捨てポリシリコン・ゲート層材料７２を除去することにより定められたトレンチ８４を充填するプラグが形成される。図８Ｂを見よ。永久的ゲート材料９２は、ポリシリコン、金属、またはＴｉＮ／Ｗまたはポリシリコン／ＴｉＮ／Ｗのような多数の材料の積層体であることができる。永久的ゲート材料９２は、最初は、厚さが約１０００オングストローム〜２０００オングストロームを有する層に形成される。次にこの永久的ゲート材料９２に対して、フォトレジストでもってパターンに形成され、そしてプラズマでエッチングが行われることにより、永久的ゲート構造体が形成される。このプラズマ・エッチングは、異方的に行われることが好ましい。永久的ゲート材料９２はトレンチ８４を完全に充填し、そして側壁スペーサ７４およびパッド酸化物７０と接触に、そしてスペーサの内側端部の下に形成された横方向の切り欠き９０を充填する。横方向の切り欠き９０を充填することにより、ゲート材料はスペーサ７４の下の途中にまで延長され、したがって、Ｎ＋形ソース／ドレイン層にさらに接近する。既知のまたは利用可能なダマシーン（Damascene)処理工程を用いてまた、永久的ゲート構造体を形成することができる。この段階におけるゲートの底部の線路幅は凹部とほぼ同じである、または凹部よりも大きな幅を有し、そして切り欠き９０を有する。この線路幅の寸法は、０．１マイクロメートルないし数マイクロメートルであることができる。
【００３７】
永久的ゲート構造体９４がトレンチの中に形成された後、ドライブ・イン段階を実行することにより、要求されたトランジスタ接合９６および９８が形成される。許容できるドライブ・イン段階は、Ｎ2 ガス雰囲気中で１０００℃で２５秒間実行される焼鈍しを有する。盛り上がったソース／ドレイン層７８により、Ｎ形不純物が添加されたエピタクシャル層３６およびＰ形ウエル３２の中に添加不純物が拡散することが得られる。図８Ｃの左側のソース領域の間の接合９６は、パッド酸化物７０の下の位置およびゲート９２の下の位置まで広がり、そしてソース領域９６とゲート９２との間に重なり部分１００が形成される。同様に、図８Ｃの右側のドレイン接合の拡散領域の形状９８は、パッド酸化物７０の下の位置およびゲート９２の下の位置まで広がり、そしてゲート９２とドレインとの間に重なり部分１０２が形成される。ドライブ・イン段階により形成された接合９６、９８の境界は必ずしも極めて明確なものではない。Ｎ形不純物が添加されたエピタクシャル・シリコン層３６は、Ｖｔ調整特性を改良するように設計され、そしてソース／ドレイン抵抗の抵抗値を小さくするのに役立つ。このことにより、要求された動作特性を得るのに必要なドライブ・インの範囲を最小にすることができる。
【００３８】
図９Ａおよび図９Ｂは、永久的ゲート材料をＮ＋形ソース／ドレイン領域に接続する第２構造体および付随する処理工程を示した図である。基本的には、トレンチ８４の底部に凹部１０４が形成され、それにより水平方向の界面と垂直方向の界面との組み合わせによりゲートをソース／ドレインに横方向に接続することが可能になる。再び図７Ａから出発して、トレンチ８４の底部のパッド酸化物７０が、既知のまたは利用可能な湿式エッチング工程または乾式エッチング工程を用いて除去される。トレンチ８４の底部において犠牲酸化物１０６の成長が行われる。犠牲酸化物１０６の成長の際、Ｎ形不純物添加エピタクシャル・シリコン３６の一部分が消費される。図９Ａを見よ。犠牲酸化物１０６の成長が行われる処理工程は、乾燥Ｏ2 雰囲気ガスの中で約８５０℃で熱酸化する段階を有する。
【００３９】
図９Ｂに示されているように、例えば酸化物デグレーズ処理工程のような既知のまたは利用可能な湿式エッチング処理工程または乾式エッチング処理工程を用いて、犠牲酸化物１０６が除去される。犠牲酸化物１０６を除去することにより、トレンチ８４の底部に（Ｎ形不純物添加エピタクシャル層３６の中に）凹部１０４が形成される。凹部１０４は、事実上垂直に配向した側壁１０８と事実上に水平に配向した底部表面１１０とを有する。犠牲酸化物を除去することによりまた、スペーサ７４の下で横方向に延長された切り欠き１１２が形成される。犠牲酸化物１０６の除去により形成された凹部１０４の寸法に応じて、側壁１０８が側壁スペーサ構造体７４の下にまたはそれを越えて広がることができる。ゲート酸化物層１１４が凹部１０４の中に２０オングストローム〜２００オングストロームの厚さにまで成長される。
【００４０】
ゲート酸化物１１４が成長された後、例えば図８に関して前記で説明された材料のような永久的ゲート材料１１６で、トレンチ８４および凹部１０４が充填される。ゲート材料１１６はゲート酸化物１１４の上に配置され、そして凹部１０４の垂直方向に配向した側壁１０８を被覆し、そして切り欠き１１２を完全に充填する。次に、図８Ａ〜図８Ｃに関して前記で説明したように、永久的ゲート材料１１６がパターンに形成され、そしてエッチングが行われる。またはそれとは異なって、ダマシーン平坦化処理工程を用いて、前記で示された頂部がＴ型のゲート構造体を有しない同様に充填された凹部を得ることができる。永久的ゲート１１６は、実質的に垂直な界面１０８を通して（ゲート酸化物１１４を通しておよび凹部１０４の側壁１０８を通して）、そしてＮ形不純物が添加されたエピタクシャル・シリコン層３６から向かい合った盛り上がったＮ＋形ソース／ドレイン領域７８まで、Ｎ形不純物が添加されたエピタクシャル・シリコン層３６と接する。ドライブ・インは必要ではない。凹部１０４の実質的に垂直な側壁１０８を通して向かい合った盛り上がったＮ＋形ソース／ドレイン領域７８に接続することにより、実効的にゼロ接合深さの設計が得られ、したがって、例えばゲート長が小さくなると共に閾値電圧が減少する、ゲート長が小さくなると共に出力抵抗値が減少する、およびゲート長が小さくなると共にサブ・スレスショールド・スイング（sub-threshold swing)の劣化といった、短チヤンネル効果が改善される。
【００４１】
（酸化および酸化物エッチングによる）部分的除去の後に残るＮ形エピタクシャル・シリコン３６が、Ｖｔ調整のために設計される。凹部１０４は、チヤンネル１１８と向かい合うソース／ドレイン領域７８との間に重なりを得る役割を果たす。したがって、Ｎ形エピタクシャル・シリコン３６の中の単位面積当たりのＮ形添加不純物の総数は、前記の図８Ａ〜図８Ｃに関して説明した方法よりも多い。この方法は、Ｎ形不純物が添加されたエピタクシャル・シリコン３６をソース／ドレイン延長体として用いる。したがってこの方法では、必要な境界の明確な形状が得られる。凹部１０４を形成するのに用いられる余分の酸化段階が原因となって、Ｎ＋形ソース／ドレイン層３６からの添加不純物の付加的拡散が生ずることがある。
【００４２】
図１０Ａおよび図１０Ｂは、永久的ゲート材料をＮ＋形ソース／ドレイン領域に接続する第３の構造体および付随する処理工程を示した図である。再び図７Ａから出発して、デグレーズ段階が実行されてパッド酸化物７０および一部分の充填酸化物８２が除去され、それにより図１０Ａに示されているように、トレンチ８４の底部のＮ形不純物添加エピタクシャル層３６の上側表面が露出され、および側壁スペーサ７４の下に切り欠き１２０が形成され、そして向かい合い盛り上がったＮ＋形ソース／ドレイン層７８のおのおのの一部分１２２が露出される。
【００４３】
露出されたＮ形不純物添加エピタクシャル・シリコン層３６の上側表面の上および向かい合い盛り上がったソース／ドレイン層７８の傾斜した側壁の露出した部分１２２の上に、ゲート酸化物層１２２が形成される。ゲート酸化物層１２４の厚さは約２０オングストローム〜１００オングストロームであり、そしてゲート酸化物層１２４は、後で堆積されるゲート材料１２６を向かい合ったソース／ドレイン層７８から分離する役割を果たす。次に、トレンチ８４の中に永久的ゲート材料１２６が堆積される。永久的ゲート材料１２６は、側壁スペーサ７４の下に形成された切り欠き１２０を含めてトレンチ８４を完全に充填する。次に図１０Ｂに示されているように、永久的ゲート材料１２６が前記で説明されたようにパターンに形成されそしてエッチングが行われて、ゲート生成体１２８が得られる。永久的ゲート材料１２６は、向かい合う盛り上がったソース／ドレイン層７８の傾斜し事実上垂直な部分１２２の上に成長されたゲート酸化物１２４と接触する。したがってこの構造体は、ゲート１２６とドレインとの間に重なりを構成する。この技術はＮ形不純物添加エピタクシャル・シリコン層３６を必要としないが、しかしＮ形不純物添加エピタクシャル・シリコン層３６はソース／ドレインの抵抗値を小さくするのに役立つ。前記で説明した短チヤンネル効果はまた、この方法と構造体とにより改善される。
【００４４】
前記の実施例は盛り上がったソース／ドレイン層７８を用いた実施例であったが、しかし盛り上がったソース／ドレイン層７８は必要であるわけではない。図１１Ａ〜図１１Ｄは、永久的ゲート材料１３０をＮ＋形ソース／ドレイン領域１３２、１３４に接続する処理工程の１つの実施例を示した図である。この実施例では、ソース／ドレイン領域は盛り上がっていなく、そして処理工程は図１０Ａおよび図１０Ｂで説明した処理工程と同様である。図１１Ａには、窒化物側壁スペーサ構造体１３８と共に形成された使い捨てポリシリコン・ゲート構造体１３６が示されている。これらはすべては、パッド酸化物１４０の層の上に形成される。パッド酸化物層１４０は、Ｎ形不純物が添加されたエピタクシャル・シリコン１４２の層の上に配置される。Ｎ形不純物が添加されたエピタクシャル・シリコン層１４２は、Ｐ形ウエル１４４の上に配置される。ソース／ドレイン領域１３２、１３４は注入段階により形成され、そしてＮ＋形領域が形成される。向かい合ったソース／ドレイン１３２、１３４とチヤンネル１４６との接合は、向かい合った側壁スペーサ１３８の下に全体的に形成される。
【００４５】
図１１Ｂは、充填酸化物１４８が取り付けられ、そして例えば化学的機械的研磨段階により平坦化が行われた後の、使い捨てポリシリコン・ゲート構造体を示した図である。次に使い捨てポリシリコン・ゲート材料１３６が、湿式エッチングまたはプラズマ・エッチングを用いて除去される。使い捨てポリシリコン材料のこの除去により、トレンチ１５０が形成される。トレンチ１５０の側壁は窒化物側壁スペーサ１３８で形成され、そしてトレンチ１５０の底部はパッド酸化物層１４０の上側表面により形成される。
【００４６】
次にデグレーズ段階において、パッド酸化物層１４０がＮ形不純物添加エピタクシャル・シリコン層１４２の表面に達するまで除去され、そしてまた側壁スペーサ１３８の一部分の下からも除去されて、側壁スペーサ１３８の下に切り欠き１５２が形成される。この切り欠きは、トレンチ１５０の一方側においてソース１３２とチヤンネル１４６との間に形成された接合にわたって広がり、およびトレンチ１５０の他方側においてドレイン１３４とチヤンネル１４６との間に形成された接合にわたって広がっている。これらの接合は、Ｎ形不純物添加エピタクシャル・シリコン層１４２の上側表面にまで広がっている。図１１Ｃを見よ。次に、Ｎ＋形ソース領域１３２の部分１５４およびＮ＋形ドレイン領域１３４の部分１５６が露出される。次に、厚さが約２０オングストローム〜１００オングストロームのゲート酸化物層１５８が、Ｎ形不純物添加エピタクシャル・シリコン層１４２の露出された表面の上に形成される。
【００４７】
図１１Ｄに示されているように、例えば前記で説明された永久的ゲートに対して用いられた材料のような永久的ゲート材料１６０が堆積されて、切り欠き１５２を含むトレンチ１５０が充填される。永久的ゲート材料１６０が、露出された向かい合ったソース部分１５４およびドレイン部分１５６の上と共に、それらの間に配置されているゲート酸化物１５８の上に広がっている。それぞれの接合を通るチヤンネル１４６の両端の上でデグレーズ段階の期間中に露出されるＮ形不純物添加エピタクシャル・シリコン層１４２の長さは、ゲート材料１６０とソース領域１３２との間に生ずる重なり１５４と、ゲート材料１６０とドレイン領域１３４との間に生ずる重なり１５６との合計である。
【００４８】
この設計の利点は、処理工程のコストが安く、そして非常に効率的であることである。ＮＭＯＳトランジスタの製造において使い捨て（置き換え）ゲートを用いることは、「置き換えゲート処理工程により製造されたゲート長が１００ｎｍ以下の金属ゲートＮＭＯＳトランジスタ（Sub-100nm Gate Length Metal Gate NMOS Transistors Fabricated by a Replacement Gate Process）」、ＩＥＤＭ９７−８２１、０−７８０３−４１００−７／９７ｃＩＥＥＥ、に開示されている。この文献の内容は本発明の中に取り込まれており、そして本発明の一部分として付録「Ａ」として添付されている。
【００４９】
本発明が例示された実施例を参照して説明されたが、この説明は本発明の範囲がこれらの実施例に限定されることを意味するものではない。前記説明に基づけば当業者には、例示された実施例を種々に変更した実施例および種々に組み合わせた実施例およびその他の実施例の可能であることが分かるであろう。したがって、本発明はこのような変更実施例および他の実施例をすべてその範囲内に包含するものと理解しなければならない。
【００５０】
以上の説明に関して更に以下の項を開示する。
（１） 不純物が添加されたシリコン基板と、
前記基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、
前記エピタクシャル層の上に形成され、そしてその下の前記エピタクシャル層の中にチヤンネル領域を定めている、ゲートと、
前記エピタクシャル層の上で前記ゲートの向かい合う両側の前記ゲートから分離されて形成され、および前記エピタクシャル層の下側部分および前記ゲートの１つの側のシリコン基板と共にソース領域を形成し、および前記ゲートの反対の側の前記エピタクシャル層の下側部分と共にドレイン領域を形成し、および前記ソース領域の部分と前記ドレイン領域の部分とが前記ゲートの向かい合う両側の前記チヤンネル領域と接触している、層と、
前記ソース領域の一部分および前記ドレイン領域の一部分と重なりあう前記ゲートの一部分と、
を有する、ＭＯＳトランジスタ構造体。
【００５１】
（２） 第１項記載のトランジスタ構造体において、
前記ゲートの両側に形成された側壁スペーサ構造体と、
前記スペーサ構造体のおのおのの下に形成され横方向に延長された切り欠きと、
前記切り欠きの中に延長されおよび前記切り欠きを充填する部分を有するゲートと、
前記ゲートと前記エピタクシャル・シリコン層との間に同じ広がりを有して配置されたゲート酸化物の層と、を有し、および
前記ゲートの前記部分の１つの部分が前記ソース領域の前記部分の１つに重なり合う前記切り欠きの中に延長されおよび前記切り欠きを充填し、および前記ゲートの前記部分の他の部分が前記ドレイン領域に重なり合う前記切り欠きの中に延長されおよび前記切り欠きを充填する、
前記トランジスタ構造体。
【００５２】
（３） 第２項記載のトランジスタ構造体において、前記ゲートが前記側壁スペーサ構造体を通して横方向の外側に延長された上側部分を定める、前記トランジスタ構造体。
【００５３】
（４） シリコン基板を用意する段階と、
前記シリコン基板の上に不純物が添加されたエピタクシャル・シリコンの第１層を配置する段階と、
前記不純物添加エピタクシャル・シリコン層の上にゲート酸化物の層を配置する段階と、
側壁を有する使い捨てゲートを前記ゲート酸化物の上に形成する段階と、
前記ゲート酸化物の上で外方向に延長された前記使い捨てゲートの上に側壁スペーサを形成する段階と、
前記エピタクシャル・シリコン層からおよび前記側壁スペーサの下から、前記ゲート酸化物を除去する段階と、
前記エピタクシャル・シリコンの前記第１層の上に、エピタクシャル・シリコンの盛り上がった第２層を形成する段階と、
エピタクシャル・シリコンの前記第２層の上および前記ゲートの上に、層間誘電体を形成する段階と、
前記ゲートの上から前記層間誘電体を除去する段階と、
凹部を形成するために、前記使い捨てゲートを除去する段階と、
不純物が添加されたエピタクシャル・シリコンの前記第１層を露出するために、および前記側壁スペーサをアンダカットして前記凹部の対向して横方向に延長された切り欠き部分を形成するために、前記ゲート酸化物を除去する段階と、
不純物が添加されたエピタクシャル・シリコンの前記第１層に取り付けるために、および前記対向して横方向に延長された切り欠きの中に延長されるように、永久的ゲート材料を前記凹部の中に堆積する段階と、
を有する、ＭＯＳトランジスタ構造体の製造法。
【００５４】
（５） 不純物が添加されたシリコン基板と、
前記基板の上に形成されおよびその中に凹部が定められる、反対導電型の不純物が添加されたエピタクシャル・シリコン層と、
前記凹部の上の前記エピタクシャル層の上に形成され、およびその下の前記エピタクシャル層の中に前記凹部を包含するチヤンネル領域を定める、ゲートと、
前記ゲートの向かい合う両側の前記エピタクシャル層の上に前記ゲートから分離されて形成され、および前記ゲートの向かい合う両側のおのおのにソース領域およびドレイン領域を形成し、前記ソース領域の部分と前記ドレイン領域の部分とが前記ゲートの向かい合う両側において前記チヤンネル領域と接触している、層と、
前記ソース領域の一部分および前記ドレイン領域の一部分と重なりあう前記ゲートの一部分と、
を有する、ＭＯＳトランジスタ構造体。
【００５５】
（６） 第５項記載のトランジスタ構造体において、
前記ゲートの両側に形成された側壁スペーサ構造体と、
前記スペーサ構造体のおのおのの下に形成され横方向に延長された切り欠きと、
前記切り欠きの中に延長されおよび前記切り欠きを充填する部分を有するゲートと、
前記ゲートと前記エピタクシャル・シリコン層との間に同じ広がりを有して配置されたゲート酸化物の層と、をされに有し、および
前記ゲートの前記部分の１つの部分が一方の前記切り欠きの中に延長されおよび一方の前記切り欠きを充填し、および前記ゲートの前記部分の他の部分が他方の前記切り欠きの中に延長されおよび他方の前記切り欠きを充填する、
前記トランジスタ構造体。
【００５６】
（７） シリコン基板を用意する段階と、
前記シリコン基板の上に不純物が添加されたエピタクシャル・シリコンの第１層を配置する段階と、
前記不純物添加エピタクシャル・シリコン層の上にゲート酸化物の層を配置する段階と、
前記ゲート酸化物の上に側壁を有する使い捨てゲートを形成する段階と、
前記ゲート酸化物の上で外方向に延長された前記使い捨てゲートの上に側壁スペーサを形成する段階と、
前記エピタクシャル・シリコン層からおよび前記側壁スペーサの下から、前記ゲート酸化物を除去する段階と、
エピタクシャル・シリコンの前記第１層の上にエピタクシャル・シリコンの盛り上がった第２層を形成する段階と、
エピタクシャル・シリコンの前記第２層の上および前記ゲートの上に層間誘電体を形成する段階と、
前記ゲートの上から前記層間誘電体を除去する段階と、
凹部を形成するために、前記使い捨てゲートを除去する段階と、
前記第１エピタクシャル・シリコン基板を露出するために、前記パッド酸化物を除去する段階と、
前記第１エピタクシャル・シリコン基板層と共に前記第１エピタクシャル・シリコン基板層の中の下方に延長された、酸化物を形成する段階と、
前記第１エピタクシャル・シリコン基板層の中に凹部を定めるために、および前記側壁スペーサをアンダカットして前記凹部の向かい合って横方向に延長された切り欠き部分を形成するために、前記酸化物を除去する段階と、
前記露出された第１エピタクシャル・シリコン基板層の中に、ゲート酸化物を形成する段階と、
前記第１エピタクシャル・シリコン基板層の中の凹部に取り付けるために、および前記向かい合って横方向に延長された切り欠きの中に延長されるように、永久的ゲート材料を堆積する段階と、
を有する、ＭＯＳトランジスタ構造体の製造法。
【００５７】
（８） 不純物が添加されたシリコン基板と、
前記基板の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層と、
前記エピタクシャル層の上に形成され、およびその下の前記エピタクシャル層の中にチヤンネル領域を定める、ゲートと、
前記ゲートの向かい合う両側の前記エピタクシャル層の上に前記ゲートから絶縁されて形成され、および前記ゲートの向かい合う両側のおのおのにソース領域およびドレイン領域を形成し、および前記ソース領域の部分と前記ドレイン領域の部分とが前記ゲートの向かい合う両側において前記チヤンネル領域と接触している、層と、
前記エピタクシャル層と前記ゲート層との間の前記エピタクシャル層の上に形成され、およびまた前記ソース領域の一部分と前記ドレイン領域の一部分との上に形成された、ゲート酸化物層と、
前記パッド酸化物層により前記ソース領域から分離された前記ゲートの第１部分と、
前記ゲート酸化物層により前記ドレイン領域から分離された前記ゲートの第２部分と、を有し、および
前記ゲートの前記第１部分が前記ソース領域の一部分と重なり、および
前記ゲートの前記第２部分が前記ドレイン領域の一部分と重なる、
ＭＯＳトランジスタ構造体。
【００５８】
（９） 第８項記載のトランジスタ構造体において、
前記ゲートの両側に形成された側壁スペーサ構造体と、
前記スペーサ構造体のおのおのの下に形成され横方向に延長された切り欠きと、
前記切り欠きの中に延長されおよび前記切り欠きを充填する部分を有するゲートと、を有する、前記トランジスタ構造体。
【００５９】
（１０） シリコン基板を用意する段階と、
前記シリコン基板の上に不純物が添加されたエピタクシャル・シリコンの第１層を配置する段階と、
前記不純物添加エピタクシャル・シリコン層の上にパッド酸化物の層を配置する段階と、
前記パッド酸化物の上に側壁を有する使い捨てゲートを形成する段階と、
前記ゲート酸化物の上で外方向に延長された前記使い捨てゲートの上に側壁スペーサを形成する段階と、
前記第１エピタクシャル・シリコン層からおよび前記側壁スペーサの下から、前記パッド酸化物を除去する段階と、
前記エピタクシャル・シリコンの前記第１層の上にエピタクシャル・シリコンの盛り上がった第２層を形成する段階と、
エピタクシャル・シリコンの前記第２層の上および前記ゲートの上に層間誘電体を形成する段階と、
前記ゲートの上から前記層間誘電体を除去する段階と、
凹部を形成するために、前記使い捨てゲートを除去する段階と、
前記第１エピタクシャル・シリコン基板を露出するためにおよびエピタクシャル・シリコンの前記第２層の部分を露出するために、前記パッド酸化物を除去する段階と、
前記第１エピタクシャル・シリコン基板層の上およびエピタクシャル・シリコンの前記第２層の露出された部分の上に、ゲート酸化物を形成する段階と、
前記第１エピタクシャル・シリコン基板層およびエピタクシャル・シリコンの前記第２層に取り付けるために、前記凹部の中に永久的ゲート材料を堆積する段階と、
を有する、ＭＯＳトランジスタ構造体の製造法。
【００６０】
（１１） 反対導電型の不純物が添加された（基板の導電型と反対型の不純物が添加された）エピタクシャル・シリコン３６、３８を用いて、ＣＭＯＳトランジスタの中に埋込み層が形成され、一方、境界が明確なチヤンネル形状が保持される。盛り上がった（すなわち、高くなった）ソース／ドレイン５４、５６設計を用いて、境界が明確なソース／ドレイン形状を有する浅いソース／ドレイン接合を形成することができる。本発明は、不純物が添加された基板３５と、基板３５の上に形成された反対導電型の不純物が添加されたエピタクシャル・シリコン層３６、３８と、を有するトランジスタ構造体を包含している。エピタクシャル層３６、３８の上に、ゲート５２が形成される。ゲート５２は、ゲート５２の下のエピタクシャル層３６、３８の中にチヤンネル領域を定める。ゲート５２の向かい合う両側のエピタクシャル・シリコン層３６、３８の上に、層７８が形成される。層７８は、ゲート５２から電気的に分離される。
【図面の簡単な説明】
【図１】 本発明による２重不純物添加エピタクシャル・シリコン層（Ｎ形不純物添加エピタクシャル・シリコン層およびＰ形不純物添加エピタクシャル・シリコン層）を有するシリコン基板構造体の横断面図。
【図２】 基板の上に２重不純物添加エピタクシャル・シリコン層を形成する１つの方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図。
【図３】 基板の上に２重不純物添加エピタクシャル・シリコン層を形成するまた別の方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図、ＣはＢの次の段階の図、ＤはＣの次の段階の図、ＥはＤの次の段階の図。
【図４】 本発明に従って形成された部分的トランジスタの横断面図。
【図５】 使い捨て窒化物ゲート材料を用いた図４に示されたのと同様な部分的トランジスタの形成を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図、ＣはＢの次の段階の図。
【図６】 使い捨てポリシリコン・ゲート材料を用いた図４に示されたのと同様な部分的トランジスタの形成を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図、ＣはＢの次の段階の図、ＤはＣの次の段階の図。
【図７】 窒化物またはポリシリコンの使い捨て材料の除去段階を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図。
【図８】 使い捨てポリシリコン・ゲートが除去された後の第１構造体および永久的ゲート構造体を形成する方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図、ＣはＢの次の段階の図。
【図９】 使い捨てポリシリコン・ゲートが除去された後の第２構造体および永久的ゲート構造体を形成する方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図。
【図１０】 使い捨てポリシリコン・ゲートが除去された後の第３構造体および永久的ゲート構造体を形成する方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図。
【図１１】 トランジスタの形成において盛り上がったソース／ドレイン層が用いられない場合の構造体および永久的ゲート構造体を形成する方法を示した横断面図であって、Ａは初期の段階の図、ＢはＡの次の段階の図、ＣはＢの次の段階の図、ＤはＣの次の段階の図。
【符号の説明】
３５ 不純物が添加されたシリコン基板
３６、３８ 反対導電型の不純物が添加されたエピタクシャル・シリコン
５２、７２、９２ ゲート
５４、５６ ソース／ドレイン
６６、７４ 側壁スペーサ構造体
７８ 層
Claims (2)
- 不純物が添加され第１の導電型を有したシリコン基板と、
前記不純物が添加されたシリコン基板の上に形成された、反対導電型の不純物が添加され第２の導電型を有したエピタクシャル・シリコン層と、
上面と底面を有したゲート酸化膜層であって、該ゲート酸化膜層の底面が前記反対導電型の不純物が添加されたエピタクシャル・シリコン層に接触しているゲート酸化膜層と、
前記ゲート酸化膜層上にあり、底面と側面と上面を有した永久ゲートであって、該永久ゲートの該底面が前記ゲート酸化膜層の前記上面に接触している永久ゲートと、
前記永久ゲートの側面に形成された側壁スペーサと、
前記永久ゲートの底面端の任意の側に近接し横方向に伸びた切り欠き部であって、該横方向に伸びた切り欠き部は底面と側面と上面を有し、該横方向に伸びた切り欠き部の底面が前記ゲート酸化膜層の前記上面で形成され、該横方向に伸びた切り欠き部の上面が前記側壁スペーサの底面で形成された、横方向に伸びた切り欠き部と、
を含み、
前記永久ゲートの前記側面の前記底面端側の部分は、前記横方向に伸びた切り欠き部の中に広がるように形成されているＭＯＳトランジスタ構造体。 - 第１の導電型のシリコン基板を用意する段階と、
前記シリコン基板の上に、不純物が添加された第２の導電型のエピタクシャル・シリコンの第１層を配置する段階と、
前記不純物が添加されたエピタクシャル・シリコンの第１層の上にゲート酸化物の層を配置する段階と、
側壁を有する使い捨てゲートを前記ゲート酸化物の上に形成する段階と、
前記ゲート酸化物の上で外方向に拡張するように、前記使い捨てゲートの側面上に側壁スペーサを形成する段階と、
前記エピタクシャル・シリコンの第１層の上から、前記使い捨てゲートの下部を除き前記ゲート酸化物を除去する段階と、
前記エピタクシャル・シリコンの第１層の上に、エピタクシャル・シリコンの盛り上がった第２層を形成する段階と、
前記エピタクシャル・シリコンの第２層の上および前記使い捨てゲートの上に、層間誘電体を形成する段階と、
前記使い捨てゲートの上から前記層間誘電体を除去する段階と、
凹部を形成するために、前記使い捨てゲートを除去する段階と、
不純物が添加された前記エピタクシャル・シリコンの第１層を露出するために、および前記側壁スペーサをアンダカットして前記凹部の対向して横方向に伸びた切り欠き部分を前記凹部に形成するために、前記ゲート酸化物を除去する段階と、
不純物が添加された前記エピタクシャル・シリコンの第１層を覆うように前記凹部に永久ゲート酸化膜を形成する段階と、
前記永久ゲート酸化膜の上、および前記対向して横方向に伸びた切り欠きの中に広がるように、永久的ゲート材料を前記凹部の中に堆積する段階と、
を含む、ＭＯＳトランジスタ構造体の製造法。
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| JP3600476B2 (ja) * | 1999-06-30 | 2004-12-15 | 株式会社東芝 | 半導体装置の製造方法 |
| US6818513B2 (en) * | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| US6831292B2 (en) * | 2001-09-21 | 2004-12-14 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| WO2003028106A2 (en) | 2001-09-24 | 2003-04-03 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| DE10214066B4 (de) * | 2002-03-28 | 2007-02-01 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben |
| CN100399576C (zh) * | 2002-03-28 | 2008-07-02 | 先进微装置公司 | 于沟道区域中具有退化掺杂分布的半导体组件及用于制造该半导体组件的方法 |
| US6762469B2 (en) * | 2002-04-19 | 2004-07-13 | International Business Machines Corporation | High performance CMOS device structure with mid-gap metal gate |
| US6537885B1 (en) * | 2002-05-09 | 2003-03-25 | Infineon Technologies Ag | Transistor and method of manufacturing a transistor having a shallow junction formation using a two step EPI layer |
| US7078284B2 (en) * | 2002-06-20 | 2006-07-18 | Micron Technology, Inc. | Method for forming a notched gate |
| US6524901B1 (en) * | 2002-06-20 | 2003-02-25 | Micron Technology, Inc. | Method for forming a notched damascene planar poly/metal gate |
| JP3651802B2 (ja) | 2002-09-12 | 2005-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
| FR2848726B1 (fr) * | 2002-12-16 | 2005-11-04 | Commissariat Energie Atomique | Transistor mis a grille auto-alignee et son procede de fabrication |
| US6885072B1 (en) * | 2003-11-18 | 2005-04-26 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory with undercut trapping structure |
| US7138308B2 (en) * | 2004-12-14 | 2006-11-21 | International Business Machines Corporation | Replacement gate with TERA cap |
| JP4945900B2 (ja) | 2005-01-06 | 2012-06-06 | ソニー株式会社 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| JP4887643B2 (ja) * | 2005-03-24 | 2012-02-29 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP2006339476A (ja) * | 2005-06-03 | 2006-12-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR100643468B1 (ko) * | 2005-12-01 | 2006-11-10 | 동부일렉트로닉스 주식회사 | 절연막 스페이서가 형성된 비휘발성 메모리 소자 및 그제조 방법 |
| JP4951950B2 (ja) * | 2005-12-08 | 2012-06-13 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP2007234993A (ja) * | 2006-03-02 | 2007-09-13 | Sony Corp | 半導体装置の製造方法 |
| US7348629B2 (en) * | 2006-04-20 | 2008-03-25 | International Business Machines Corporation | Metal gated ultra short MOSFET devices |
| JP4745187B2 (ja) * | 2006-10-05 | 2011-08-10 | 株式会社東芝 | 半導体装置の製造方法 |
| US7795605B2 (en) * | 2007-06-29 | 2010-09-14 | International Business Machines Corporation | Phase change material based temperature sensor |
| US7704844B2 (en) | 2007-10-04 | 2010-04-27 | International Business Machines Corporation | High performance MOSFET |
| JP4770885B2 (ja) * | 2008-06-30 | 2011-09-14 | ソニー株式会社 | 半導体装置 |
| WO2010086152A1 (en) * | 2009-01-30 | 2010-08-05 | Advanced Micro Devices, Inc. | Reduction of thickness variations of a threshold adjusting semiconductor alloy by reducing patterning non-uniformities prior to depositing the semiconductor alloy |
| DE102009006886B4 (de) | 2009-01-30 | 2012-12-06 | Advanced Micro Devices, Inc. | Verringerung von Dickenschwankungen einer schwellwerteinstellenden Halbleiterlegierung durch Verringern der Strukturierungsungleichmäßigkeiten vor dem Abscheiden der Halbleiterlegierung |
| US8338884B2 (en) | 2009-05-12 | 2012-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective epitaxial growth of semiconductor materials with reduced defects |
| US8671370B2 (en) * | 2009-06-01 | 2014-03-11 | Pike Group Llc | Chain/leapfrog circuit topologies and tools for carbon nanotube/graphene nanoribbon nanoelectronics, printed electronics, polymer electronics, and their confluences |
| US8522184B2 (en) * | 2010-05-26 | 2013-08-27 | Pike Group Llc | Hierachically-modular nanoelectronic differential amplifiers, op amps, and associated current sources utilizing carbon nanotubes, graphene nanoribbons, printed electronics, polymer semiconductors, or other related materials |
| US20130032876A1 (en) * | 2011-08-01 | 2013-02-07 | International Business Machines Corporation | Replacement Gate ETSOI with Sharp Junction |
| US8994123B2 (en) | 2011-08-22 | 2015-03-31 | Gold Standard Simulations Ltd. | Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET) |
| US9111992B2 (en) * | 2011-09-13 | 2015-08-18 | Globalfoundries Singapore Pte. Ltd. | Semiconductor device including an n-well structure |
| US9373684B2 (en) * | 2012-03-20 | 2016-06-21 | Semiwise Limited | Method of manufacturing variation resistant metal-oxide-semiconductor field effect transistor (MOSFET) |
| US9263568B2 (en) | 2012-07-28 | 2016-02-16 | Semiwise Limited | Fluctuation resistant low access resistance fully depleted SOI transistor with improved channel thickness control and reduced access resistance |
| US9190485B2 (en) | 2012-07-28 | 2015-11-17 | Gold Standard Simulations Ltd. | Fluctuation resistant FDSOI transistor with implanted subchannel |
| US9269804B2 (en) | 2012-07-28 | 2016-02-23 | Semiwise Limited | Gate recessed FDSOI transistor with sandwich of active and etch control layers |
| US9012276B2 (en) | 2013-07-05 | 2015-04-21 | Gold Standard Simulations Ltd. | Variation resistant MOSFETs with superior epitaxial properties |
| US9041061B2 (en) * | 2013-07-25 | 2015-05-26 | International Business Machines Corporation | III-V device with overlapped extension regions using replacement gate |
| US9299702B2 (en) * | 2013-09-24 | 2016-03-29 | Samar Saha | Transistor structure and method with an epitaxial layer over multiple halo implants |
| US9202812B2 (en) | 2014-03-21 | 2015-12-01 | International Business Machines Corporation | Abrupt source/drain junction formation using a diffusion facilitation layer |
| US9196712B1 (en) | 2014-09-12 | 2015-11-24 | Globalfoundries Inc. | FinFET extension regions |
| US11049939B2 (en) | 2015-08-03 | 2021-06-29 | Semiwise Limited | Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation |
| US11373696B1 (en) | 2021-02-19 | 2022-06-28 | Nif/T, Llc | FFT-dram |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4419810A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Self-aligned field effect transistor process |
| US4892837A (en) * | 1987-12-04 | 1990-01-09 | Hitachi, Ltd. | Method for manufacturing semiconductor integrated circuit device |
| US5168072A (en) | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| DE59209271D1 (de) * | 1991-09-23 | 1998-05-14 | Siemens Ag | Verfahren zur Herstellung eines seitlich begrenzten, einkristallinen Gebietes in einem Bipolartransistor |
| JPH05183159A (ja) | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5726463A (en) * | 1992-08-07 | 1998-03-10 | General Electric Company | Silicon carbide MOSFET having self-aligned gate structure |
| JP3138841B2 (ja) | 1992-09-03 | 2001-02-26 | 富士通株式会社 | Ｍｉｓ電界効果半導体装置の製造方法 |
| US5567966A (en) | 1993-09-29 | 1996-10-22 | Texas Instruments Incorporated | Local thinning of channel region for ultra-thin film SOI MOSFET with elevated source/drain |
| US5376578A (en) | 1993-12-17 | 1994-12-27 | International Business Machines Corporation | Method of fabricating a semiconductor device with raised diffusions and isolation |
| KR0141195B1 (ko) * | 1994-06-08 | 1998-07-15 | 김광호 | 저저항 게이트전극을 갖는 반도체소자의 제조방법 |
| US6025635A (en) * | 1997-07-09 | 2000-02-15 | Advanced Micro Devices, Inc. | Short channel transistor having resistive gate extensions |
-
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