DE102021204293A1 - Vertikaler transistor und verfahren zum herstellen desselben - Google Patents

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Abstract

Es wird ein vertikaler Transistor (100) mit einem Außenbereich (91) und einem Membranbereich (92) bereitgestellt. Mindestens ein Teil eines Halbleitersubstrats (61) ist in dem Außenbereich (91) angeordnet. Das Halbleitersubstrat (61) ist derart strukturiert, dass ein Rückseiten-Trench (51) in dem Membranbereich (92) eingerichtet ist. Der Rückseiten-Trench (51) ist frei von Halbleitersubstrat (61). Eine Maskierungsschicht (71) ist in dem Außenbereich (91) und/oder in dem Membranbereich (92) angeordnet. Ein Schichtenstapel ist in dem Membranbereich (92) angeordnet, wobei der Schichtenstapel mindestens eine Driftschicht (15A, 15B, 15), mindestens ein Bauelement-definierendes Schichtsystem (18) und mindestens einen Steueranschluss (21), vorzugsweise eine Gate-Elektrode (21), aufweist. Die Maskierungsschicht (71) ist eingerichtet, dass der Bereich auf der Maskierungsschicht (71) im Wesentlichen frei ist von dem Schichtenstapel, sodass die laterale Ausdehnung des Schichtenstapels mittels der Maskierungsschicht (71) eingestellt ist.

Description

  • Stand der Technik
  • Transistoren auf Basis von Galliumnitrid (GaN) bieten die Möglichkeit, Bauelemente mit niedrigeren On-Widerständen bei gleichzeitig höheren Durchbruchsspannungen zu realisieren als vergleichbare Bauelemente auf Basis von Silizium oder Siliziumcarbid.
  • Bekannt sind GaN-Transistoren vor allem durch sogenannte high-electron mobility Transistoren (HEMTs), bei denen der Stromfluss lateral an der Substratoberseite durch ein zweidimensionales Elektronengas stattfindet, welches den Transistorkanal bildet. Solche lateralen Bauelemente können durch eine Heteroepitaxie der funktionalen GaN-Schichten auf Siliziumwafern hergestellt werden. Für hohe Durchbruchspannung bei kleinem On-Widerstand pro Einheitsfläche sind jedoch vertikale Bauelemente, bei denen der Strom von der Substratvorderseite zur Substratrückseite fließt, vorteilhafter, sowohl was die Baugröße als auch die elektrische Feldverteilung im Inneren des Bauelements angeht. Ein derartiges Bauelement ist direkt nicht mittels heteroepitaktischen GaN-Schichten auf Silizium (Si) darstellbar, da zur Anpassung des Gitterfehlpasses zwischen GaN und Si sowie zur Reduktion der Substratwölbung isolierende Zwischenschichten (ein sogenannter Buffer) benötigt werden.
  • Der Buffer selbst ist mechanisch derart verspannt, dass er bei Raumtemperatur die Verspannung der GaN-Schichten gerade kompensiert. Da der Buffer ein Isolator ist, wird durch den Buffer jedoch der Stromfluss von der Substratvorderseite zur Substratrückseite verhindert.
  • Es sind auch native GaN-Substrate bekannt, auf denen die benötigten zusätzlichen epitaktischen GaN-Schichten des Bauelements gewachsen werden können, ohne einen isolierenden Buffer zu benötigen. Derartige GaN-Substrate sind jedoch klein (typischerweise 50 mm Durchmesser) und teuer.
  • Um den Transistorpreis pro Flächenelement zu reduzieren, kann es vorteilhaft sein, die verfügbaren heteroepitaktischen GaN-Schichten auf großen Siliziumsubstraten zu nutzen. Dazu sind vertikale Bauelemente (Trench-MOSFET, pn-Diode) bekannt, bei denen das Siliziumsubstrat sowie der isolierende Buffer unter dem Bauelement selektiv entfernt werden, wodurch ein Rückseiten-Graben (Rückseiten-Trench) ausgebildet wird, um so direkt die Rückseite der Driftzone des Bauelements an kontaktieren zu können. 1A zeigt den prinzipiellen Aufbau eines solchen Bauelements mit isolierendem Buffer und Rückseiten-Trench (hier anhand eines Trench-MOSFETs). Der Rückseiten-Trench kann im Folgenden auch als Rückseitenkaverne oder Rückseitenapertur bezeichnet werden.
  • Wie in 1A veranschaulicht ist, sind auf dem Siliziumsubstrat 61 oder allgemein dem Trägersubstrat folgende III-V Nitridhalbleiterschichten (GaN mit Ausnahme des Buffers) epitaktisch aufgewachsen: der isolierende Buffer 13, eine hochdotierte Kontakthalbleiterschicht mit n-Leitfähigkeit 14, die niedrigdotierte n-leitfähige Driftlage 15, eine p-leitfähige Body-Schicht 16 sowie eine hochdotierte n-leitfähige Source-Kontaktschicht 17.
  • Source-Kontaktschicht 17 sowie Body-Schicht 16 werden von einem Graben (Trench) durchdrungen, dessen Seitenwände und Boden durch ein Gate-Dielektrikum 22 von der Gate-Elektrode 21 getrennt sind. Source-Kontaktschicht 17 und Body-Schicht 16 werden durch eine Source-Elektrode 41 kontaktiert, welche durch eine Isolationsschicht 31 von der Gate-Elektrode 21 getrennt sind. Rückseitig sind das Siliziumsubstrat 61 und der Buffer 13 durch einen Rückseiten-Trench 51 entfernt, welcher in der hochdotierten Kontakthalbleiterschicht mit n-Leitfähigkeit 14 endet. Diese ist durch eine rückseitige Drain-Elektrode 52 ankontaktiert. Im Betrieb wird ein leitfähiger Kanal in der Body-Schicht 16 durch Anlegen einer Gate-Spannung an die Gate-Elektrode 21 gebildet, durch welchen ein Stromfluss von der Source-Elektrode 41 zu der Drain-Elektrode 52 ermöglicht wird.
  • In 1A ist zur Vereinfachung ein Transistor mit drei Zellen, d.h. drei sich wiederholenden Strukturen veranschaulicht. In einem realen Transistor sind typischerweise eine Vielzahl solcher Zellen vorhanden und somit effektiv parallelgeschaltet. Typische aktive Flächen liegen im Bereich einiger Quadratmillimeter, die verbleibenden GaN-Schichten haben eine Dicke von einigen Mikrometern. Die Drain-Elektrode 52 kann aus mehreren metallischen Schichten bestehen.
  • 1B zeigt eine vereinfachte Darstellungsform des Bauelementes aus 1A, die auch in den nachfolgenden Figuren verwendet wird. In der Darstellung von 1B sind die Halbleiterschichten und Dielektrika sowie deren Strukturierung oberhalb der Driftlage 15 zu einem Bauelement-definierenden Schichtsystem 18 zusammengefasst, wobei ein Anschluss für die Source-Elektrode 41 und ein Anschluss für die Gate-Elektrode 21 auf dessen Oberseite dargestellt sind. Das Bauelement-definierende Schichtsystem 18 kann, beispielsweise in lateraler Richtung, eine Vielzahl sich wiederholender Transistorzellen aufweisen.
  • Bei der vollflächigen Epitaxie ist jedoch die maximale GaN-Dicke limitiert und damit die maximale Durchbruchspannung limitiert. Zudem ist die Defektdichte bei Wachstum von von GaN auf Silizium-Substraten im Vergleich zu einem Wachstum auf einem nativen GaN-Substrat hoch.
  • In der bezogenen Technik kann mittels geeigneter lateral strukturierter Maskierungsschichten (z.B. Si02 oder SiN) auf einem Halbleitersubstrat (z.B. Si, SiC, GaN) oder einer epitaktischen Schicht (z.B. ein III-V Halbleiter) ein ortsselektives Wachstum von III-V Halbleitern realisieren werden. Zum Beispiel findet auf einer SiO2-Schicht kein epitaktisches Wachstum von GaN statt. Mittels einer lokalen Entfernung von SiO2 durch gängige Methoden der Mikrostrukturierung lässt sich somit ein Template für ortselektives Wachstum schaffen (auch bezeichnet als selective-area growth (SAG) bzw. für ein je nach epitaktischen Schichtwachstumsparametern mehr oder weniger stark ausgeprägtes laterales Überwachsen der Maskierungsschicht als epitaxial lateral overgrowth (ELOG) bezeichnet). Dadurch kann GaN auf vordefinierten Inseln aufgewachsen werden. Die maximale erreichbare GaN Epitaxieschichtdicke für Heteroepitaxie auf Siliziumwafern ist aktuell auf wenige µm beschränkt, da sich durch die stark verschiedenen thermischen Ausdehnungskoeffizienten von GaN und Si ein hoher Schichtstress aufbaut. Eine Stressrelaxation innerhalb der Schicht führt zu Defekten und damit einer Reduktion der Kristallqualität, was sich wiederum nachteilig auf die Performance von leistungselektronischen Bauelementen auswirkt. Beim SAG kann der Schichtstress am Rand der Inseln abgebaut werden, wenn gleich auf kleinerer Fläche auf Si aufgewachsen wird.
  • Aus Tanaka et al., „Si Complies with GaN to Overcome Thermal Mismatches for the Heteroepitaxy of Thick GaN on Si“, Advanced Materials (2017) sind GaN Schichten mit einer Dicke von 19 µm und einer geringen Dichte von Schraubenversetzungen mittels SAG bekannt. Weiter ist gezeigt, dass sich sogenannte pseudovertikale GaN-Transistoren realisieren lassen, bei welchen der Stromfluss zwar vertikal durch eine Driftzone erfolgt, der Drainstrom jedoch in Abgrenzung zu einem echten vertikalen Bauelement mittels einer lateral versetzten Elektrode auf der Substratvorderseite abgeführt wird. Der offenbarte Transistor ist somit anschaulich ein pseudovertikaler GaN-Transistor auf Basis einer SAG GaN-Schicht. Der gesamte Drainstrom wird dabei über die lateral versetzte Elektrode auf der Vorderseite abgegriffen. Dies begrenzt den minimal erreichbaren On-Widerstand und die maximal sinnvoll ausnutzbare Transistorgröße.
  • Aus US 7,679,104 B2 ist bekannt, dass sich mittels SAG GaN-Schottky Dioden und Power MOSFETs realisieren lassen, wobei die Gate-Elektrode neben bzw. lateral zwischen GaN-Gebieten gebildet wird, wodurch der Transistorpreis pro Flächenelement relativ hoch ist. Weiter ist offenbart, dass sich vertikale Schottky Dioden realisieren lassen, indem unter jeder gewachsenen Insel das Siliziumsubstrat sowie der Buffer lokal entfernt wird, sodass sich ein Via unter jeder Insel befindet. Durch diese Konfiguration ist jedoch der Drain-KontaktWiderstand des Bauelementes hoch, da nur eine kleine und durch die Fläche der Rückseitenkaverne unter jeder Insel definierte Fläche, zur Formung des Drain-Kontaktes zur Verfügung steht.
  • Offenbarung der Erfindung
  • Vorteile der Erfindung
  • Der erfindungsgemäße vertikale Transistor mit den Merkmalen gemäß Anspruch 1 kann anschaulich ein vertikales GaN Bauelement sein, basierend auf einem Fremdsubstrat aus einem anderen Halbleitermaterial als GaN, einer heteroepitaktischen GaN-Schicht bzw. einem Schichtsystem von dem mindestens ein Teil ortsselektiv als Schichtenstapel (auch als Insel bezeichnet) gewachsen wurde, mit mindestens einer Transistorzelle pro Insel, einer rückseitigen Kaverne (auch als Rückseiten-Trench oder Ausnehmung bezeichnet) im Fremdsubstrat unter mindestens einem Teil mindestens einer Insel, und mindestens einem elektrischen Kontakt zur Vorder- und Rückseite der GaN Schicht. Der Steueranschluss des Transistors ist dabei vollständig auf der Insel ausgebildet.
  • Der erfindungsgemäße vertikale Transistor mit den Merkmalen gemäß Anspruch 1 hat gegenüber der bezogenen Technik den Vorteil, dass dickere Epitaxieschichten mit geringerer Versatzdichte als in vertikalen GaN-Bauelementen der bezogenen Technik realisiert werden können, wodurch höhere Durchbruchspannungen und geringere Leckströme ermöglicht werden. Es wird eine echte vertikale Transistorarchitektur ermöglicht, wodurch der Drain-Kontakt-Widerstand und somit der On-Widerstand reduziert werden kann. Mittels SAG sind höhere Wachstumsraten möglich, wodurch Herstellungskosten bzw. der Transistorpreis pro Flächenelement reduziert werden kann. Es werden im Vergleich zu einem vollflächigem Wachstum technisch geringere Anforderungen an den Buffer ermöglicht, wodurch sich die Herstellungskosten reduzieren lassen. Die Flächennutzung des Substrates wird effizienter wodurch der Transistorpreis pro Flächenelement reduziert werden kann. Mechanischer Stress in den Inseln kann reduziert werden, wodurch Waferbow und Prozessrisiken reduziert werden können.
  • In den abhängigen Ansprüchen und der Beschreibung sind Weiterbildungen der Aspekte sowie vorteilhafte Ausgestaltungen des vertikalen Transistors beschrieben.
  • Figurenliste
  • Ausführungsformen der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Es zeigen:
    • 1A und 1B schematische Darstellungen eines vertikalen Transistors der bezogenen Technik; und
    • 2A bis 7E schematische Darstellungen eines vertikalen Transistors gemäß verschiedenen Aspekten.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser Beschreibung bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeübt werden kann. Es versteht sich, dass andere Ausführungsbeispiele benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
  • In nachfolgender Beschreibung werden verschiedene Aspekte und Ausführungsformen am Beispiel eines Trench-MOSFET beschrieben. Es versteht sich jedoch, dass die Möglichkeit einen solchen leitfähigen Zugang zur Rückseite einer Driftzone mittels eines Rückseiten-Trenchs bereitzustellen, nicht auf einen Trench-MOSFET beschränkt ist, sodass sich durch diese Technologie prinzipiell beliebige gesteuerte vertikale Leistungshalbleiterbauelemente herstellen lassen, wie z.B. Vertical-Diffusion MOSFETS (VDMOS), Current-Aperture Vertical Electron Transistoren (CAVETs), vGroove Vertical High Electron Mobility Transistoren (vHEMTs) oder Finnen-Feldeffekttransistoren (FinFETs).
  • Im Rahmen dieser Beschreibung wird der Begriff vertikaler Transistor synonym zum Begriff steuerbares vertikales Halbleiterbauelement verwendet und beschreibt ein vertikales Halbleiterbauelement, das einen Steueranschluss, beispielsweise eine Gate-Elektrode, zum Steuern der Stromleitfähigkeit des vertikalen Halbleiterbauelements aufweist.
  • Beschreibung der Ausführungsformen
  • 2A bis 2E veranschaulichen in schematischen Querschnittsansichten ein Herstellungsverfahren eines vertikalen Transistors 100 gemäß verschiedenen Ausführungsformen.
  • In 2A ist ein Halbleitersubstrat 61, welches nicht Galliumnitrid (GaN) ist, bereitgestellt. Das Halbleitersubstrat 61 weist beispielsweise Silizium auf oder ist daraus gebildet. Auf dem Halbleitersubstrat 61 kann eine vollflächige epitaktische Anpassungsschicht 13 (auch als Buffer 13 bezeichnet) aufgebracht sein. Der Buffer 13 kann ein Schichtensystem aus Aluminiumnitrid (AIN), Aluminiumgalliumnitrid (AIGaN) und GaN-Schichten aufweisen. Auf dem Buffer 13 kann eine hochdotierte Drain-Schicht 14 und eine vollflächige erste Driftschicht 15A aufgebracht sein. Die erste Driftschicht 15A kann eine Dicke im Bereich von ungefähr 200 nm bis ungefähr 3 µm aufweisen.
  • In 2B ist veranschaulicht, dass eine Maskierungsschicht 71 für SAG auf der Oberfläche der Driftschicht 15A strukturiert aufgebracht ist. Die Maskierungsschicht 71 kann beispielsweise SiO2 oder SiN aufweisen oder daraus gebildet sein. Die Maskierungsschicht 71 kann derart strukturiert sein, dass die erste Driftschicht 15A in mindestens einem Bereich 99 freiliegt. In dem freiliegenden Bereich 99 soll mindestens ein vertikaler Transistor 100 bzw. eine Transistorzelle des vertikalen Transistors 100 ausgebildet werden. Die laterale Ausdehnung des freiliegenden Bereichs 99 kann in einem Bereich von ungefähr 400 µm bis ungefähr 5 mm sein.
  • In 2C ist veranschaulicht, dass eine zweite Driftschicht 15B sowie das im Kontext der 1B definierte Bauelement-definierenden Schichtsystem 18 in dem freiliegenden Bereich 99 auf der ersten Driftschicht 15A mittels SAG abgeschieden und anschließend mittels gängiger Methoden der Mikroprozessierung strukturiert sein.
  • Aufgrund des SAG wachsen diese Schichten 15B, 18 nur im durch die Maskierungsschicht 71 definierten freiliegenden Bereich 99 auf der ersten Driftschicht 15A. Beim Aufwachsen der Schichten 15B, 18 kann ein geringfügiges laterales Überwachsen der Maskierungsschicht 71 auftreten, wie in 2C veranschaulicht ist. Die Maskierungsschicht 71 definiert anschaulich einen lateral isolierten Schichtenstapel 93 (auch als Insel 93 bezeichnet).
  • In 2D ist veranschaulicht, dass mindestens eine Source-Elektrode 41 und mindestens eine Gate-Elektrode 21 auf der Insel 93 ausgebildet sind. Anwendungsspezifisch kann eine Vielzahl von Source-Elektroden 41 und/oder eine Vielzahl von Gate-Elektroden 21 auf einer gemeinsamen Insel 93 und in einem gemeinsamen Rückseiten-Trench 51 ausgebildet sein.
  • In 2E ist veranschaulicht, dass unterhalb der Insel 93 das Halbleitersubstrat 61 und der Buffer 13 rückseitig entfernt bzw. reduziert wurde, wodurch ein Rückseiten-Trench 51 (auch bezeichnet als Ausnehmung51) ausgebildet ist. Die Ausnehmung 51 kann sich auch bis in die Drain-Schicht 14 erstrecken. Zur rückseitigen Ankontaktierung des vertikalen Transistors 100 kann ein Drain-Kontakt 52 rückseitig auf oder über den freiliegenden Schichten des Rückseiten-Trenchs 51 ausgebildet sein. Lateral kann die Ausnehmung 51 den gesamten oder im Wesentlichen den gesamten Bereich unterhalb der Insel 93 umfassen. Die Ausnehmung 51 kann die gleiche oder im Wesentlichen gleiche Fläche wie der freiliegende Bereich 99 aufweisen. Dadurch kann ein Membranbereich 92 als der Bereich, der lateral durch die Ausnehmung 51 definiert ist, und ein Außenbereich 91 definiert sein.
  • Die erste Driftschicht 15A und die zweite Driftschicht 15B können zusammen die (Gesamt-) Driftschicht des vertikalen Transistors 100 bilden und die Durchbruchspannung des vertikalen Transistors 100 vorgeben.
  • Für die Performance des vertikalen Transistors 100 ist die Aufteilung in erste Driftschicht 15A und zweite Driftschicht 15B von nachrangiger Bedeutung. Beispielsweise kann (in einem Grenzfall) die erste Driftschicht 15A eine Dicke von 0 nm aufweisen, beispielsweise nicht vorhanden sein oder eine Atomlage sein. In diesem Fall kann die gesamte Driftschicht 15A+15B mittels SAG ausgebildet sein. Alternativ kann die zweite Driftschicht 15B eine Dicke von 0 nm aufweisen, beispielsweise nicht vorhanden sein oder eine Atomlage sein. In diesem Fall kann erst das Bauelement-definierende Schichtsystem 18 mittels SAG ausgebildet werden. Dadurch kann eine hohe Kristallqualität der gewachsenen GaN-Schichten mittels SAG realisiert werden. Alternativ können dicke Driftschichten 15A, 15B ausgebildet werden, wodurch ein vertikaler Transistor mit hoher Durchbruchspannung realisiert werden kann.
  • Durch entsprechende Ausgestaltung der rückseitigen Ausnehmung 51 unter der gesamten oder im Wesentlichen unter der gesamten Insel 93, kann der Strom vollständig senkrecht durch den vertikalen Transistor 100 fließen. Dadurch kann eine große Fläche für den Kontakt zwischen Drain-Schicht 14 und Drain-Kontakt 52 bereitgestellt werden, wodurch der On-Widerstand des vertikalen Transistors 100 reduziert werden kann.
  • In verschiedenen Ausführungsformen kann eine Vielzahl von Transistor-Zellen auf einer gemeinsamen Insel 93 angeordnet bzw. in dem Bauelement-definierenden Schichtsystem 18 realisiert sein. Dadurch kann eine Vielzahl von Gate-Elektroden 21 (auch als Steuer-Anschluss bezeichnet) auf einer gemeinsamen Insel 93 angeordnet sein. Dies ermöglicht eine effizientere Flächennutzung im Vergleich zur bezogenen Technik und somit einen geringeren Transistorpreis je Flächenelement.
  • Mit anderen Worten: der vertikale Transistor 100 kann einen Außenbereich 91 und einen Membranbereich 92 aufweisen. Mindestens ein Teil des Halbleitersubstrats 61 ist in dem Außenbereich 91 angeordnet. Das Halbleitersubstrat 61 ist derart strukturiert, dass ein Rückseiten-Trench 51 in dem Membranbereich 92 eingerichtet ist. Der Rückseiten-Trench 51 ist frei von Halbleitersubstrat 61. Ein Schichtenstapel 93 (auch als Insel 93 bezeichnet) ist in dem Membranbereich 92 angeordnet, wobei der Schichtenstapel 93 mindestens eine Driftschicht 15A, 15B, 15, mindestens ein Bauelement-definierendes Schichtsystem 18 und mindestens einen Steueranschluss 21, vorzugsweise eine Gate-Elektrode 21, aufweist. Die Maskierungsschicht 71 ist eingerichtet, dass der Bereich auf der Maskierungsschicht 71 im Wesentlichen frei ist von dem Schichtenstapel, sodass die laterale Ausdehnung des Schichtenstapels 93 mittels der Maskierungsschicht 71 eingestellt ist.
  • 3 zeigt eine alternative Ausführungsform des in 2E veranschaulichten, vertikalen Transistors 100. In der in 3 veranschaulichten Ausführungsform kann die Maskierungsschicht 71 direkt auf dem Halbleitersubstrat 61 ausgebildet sein und alle nachfolgenden epitaktischen Schichten (beispielsweise Buffer 13A, Drain-Schicht 14A, Driftschicht 15B, Bauelement-definierenden Schichtsystem 18) mittels SAG ausgebildet sein. Dies ermöglicht, dass die Stressrelaxation der epitaktischen Schichten 13A, 14A, 15B, 18 mittels SAG für alle epitaktischen Schichten 13A, 14A, 15B, 18 erfolgt und dadurch eine hohe Kristallqualität erreicht werden kann. Analog kann der Buffer 13 vollflächig gewachsen werden und das SAG kann bei oder innerhalb der Drain-Schicht 14A beginnen.
  • 4 zeigt eine alternative Ausführungsform des in 2E veranschaulichten, vertikalen Transistors 100. In der in 4 veranschaulichten Ausführungsform können zwei oder mehr Inseln 93 mit entsprechenden Bauelement-definierenden Schichtsystemen 18 und Vorderseitenelektroden (beispielsweise Source-Elektrode 41 und Gate-Elektrode 21) über einer für die Inseln 93 gemeinsamen Ausnehmung 51 angeordnet sein. Jede der Inseln 93 kann eine oder mehrere Transistorzellen und jeweils eine oder mehrere Vorderseitenelektroden 41, 21 aufweisen. Dies ermöglicht, dass durch die Vielzahl von Inseln 93 bei gleicher Bauteilfläche mehr Inselrandbereich zur Verfügung steht, innerhalb dessen sich Schichtstress abbauen kann. Mit anderen Worten, es kann in dieser Ausführungsform einfacher sein, dicke GaN-Inseln 93 mit hoher Kristallqualität auszubilden, wenn die Fläche je Insel 93 klein ist. In diesem Fall entstehen beim Wachstum weniger Defekte, was zu einem höheren Yield/höherem Anteil von Gutteilen führen kann. Um trotz einer kleinen Inselfläche einen vertikalen Transistor 100 mit geringem On-Widerstand für hohe Ströme zu realisieren, können mehrere Inseln 93 elektrisch parallel in dem vertikalen Transistor 100 betrieben werden. Die rückseitige Ausnehmung 51 erstreckt sich dabei über mehrere Inseln 93. Dadurch ist die gesamte Fläche für den Kontakt zwischen Drain-Schicht 14 und Drain-Kontaktmetall 52 groß und der On-Widerstand des vertikalen Transistors 100 ist reduziert.
  • 5 zeigt eine alternative Ausführungsform des in 4 veranschaulichten, vertikalen Transistors 100. In der in 5 veranschaulichten Ausführungsform ist ein modifizierter Randbereich 18A der Inseln 93 realisiert. Am Rand der Inseln 93 ist der Randbereich der Transistoren bzw. der Randbereich der vielen Transistorzellen angeordnet, welcher in vertikalen Transistoren spezielle Randabschlussstrukturen erfordern kann, um eine Erhöhung des elektrischen Feldes und damit eine höhere Bauteilbelastung zu verhindern. Derartige Randabschlussstrukturen können beispielsweise sogenannte Junction Termination Extension JTE Implantationen, implantierte Guard Rings oder Feldplatten sein. In der in 5 veranschaulichten Ausführungsform ist eine derartige Randabschlussstruktur 18A im modifizierten Randbereich angeordnet. Dadurch kann eine Reduktion der Durchbruchspannung durch Felderhöhung verhindert werden. Alternativ oder zusätzlich können mittels der Randabschlussstruktur 18A Randbereiche des Transistors, innerhalb derer mechanischer Stress abgebaut wird, elektrisch inaktiviert werden. Die Randabschlussstruktur 18A kann sich beispielsweise mindestens teilweise in den Bereich erstrecken, in dem die Maskierungsschicht 71 lateral überwachsen wird. In dem lateral überwachsenen Bereich erfolgt unabhängig von der Randabschlussstruktur 18A kein direkter vertikaler Stromfluss.
  • 6 zeigt eine alternative Ausführungsform des in 4 veranschaulichten, vertikalen Transistors 100. In der in 6 veranschaulichten Ausführungsform ist der Bereich zwischen den Inseln 93 mit einem Füllmaterial 72 verfüllt. Dieses Füllmaterial 72 kann beispielsweise ein Dielektrikum sein, beispielsweise SiO2, SiN oder Phosphor-dotiertes Silikatglas. Ein solches Verfüllen bzw. Ausbilden des Füllmaterials 72 kann im Anschluss an das epitaktische Inselwachstum mittels gängiger Methoden der Mikrofabrikation erreicht werden, beispielsweise mittels einer konformen Materialabscheidung, beispielsweise mittels NiederDruck chemische Gasphasenabscheidung (LPCVD), Plasma-unterstützte chemische Gasphasenabscheidung (PECVD), Sputtern oder Aufschleudern (auch als Aufspinnen bezeichnet) und einer anschließenden Planarisierung bis auf die Höhe der Oberseite des Bauelement-definierenden Schichtsystems 18, beispielsweise mittels chemisch-mechanischen Polierens (CMP) oder Recess-Trockenätzen.
  • Die in 6 veranschaulichte Ausführungsform kann auch mit der in 5 veranschaulichten Ausführungsform kombiniert werden. Dadurch kann eine plane Oberfläche für die Bauteilprozessierung realisiert werden, wodurch sich Vorteile, beispielsweise für einen Lithographie-Prozess, beispielsweise ein gleichmäßigeres Aufschleudern von Fotolacken, ergeben können. Im vertikalen Transistor 100 kann die Verbindung der Inseln 93 durch das Füllmaterial 72 zu einer verbesserten mechanischen Stabilität des vertikalen Transistors 100 führen.
  • In verschiedenen Ausführungsformen kann das Füllmaterial 72 als polykristalline GaN-Schicht ausgebildet werden. Durch geeignete Wahl der Maskierungsschicht 71 und der Wachstumsbedingungen in einem Epitaxieprozess kann das Wachstum einer GaN-Schicht 72 als polykristalline Schicht parallel oder gleichzeitig zum Wachstum der kristallinen GaN-Schicht 15B induziert werden. Korngrenzen in einem polykristallinen GaN-Füllmaterial 72 können Verspannungen in den benachbarten Schichten 15B, 18 reduzieren. Alternativ zu einem polykristallinen GaN-Füllmaterial 72 kann ein GaN-Füllmaterial 72 mit einer hohen Defektkonzentration dieselbe Wirkung in den benachbarten Schichten 15B, 18 entfalten.
  • 7A bis 7E veranschaulichen in schematischen Querschnittsansichten ein Herstellungsverfahren eines vertikalen Transistors 100 gemäß verschiedenen Ausführungsformen. Die in den 4 bis 6 veranschaulichten Ausführungsformen mit zwei oder mehr Inseln 93 je gemeinsamer Ausnehmung 51 können analog mit der in 7A bis 7E veranschaulichten Ausführungsform kombiniert werden.
  • Aus der bezogenen Technik ist bekannt, dass das kristalline GaN-Wachstum zu einer hohen mechanischen Belastung eines darunterliegenden Siliziumsubstrats 61 führen kann. Dadurch können Kristallschäden im Silizium entstehen, die sich negativ auf den Yield auswirken können.
  • In der in 7A bis 7E veranschaulichten Ausführungsform wird deshalb abweichend zu der in 2A bis 2E veranschaulichten Ausführungsform nach dem Strukturieren der Maskierungsschicht 71 mittels eines isotropen Ätzschrittes ein Teil des Siliziumsubstrats 61 unter dem Rand der Maskierungsschicht 71 entfernt, sodass ein entfernter Bereich 62 ausgebildet wird. Eine derartige Ätzung kann beispielsweise trockenchemisch mittels XeF2, und damit beispielsweise selektiv zu III-V Halbleitern und SiO2, durchgeführt werden oder alternativ nasschemisch durchgeführt werden. Dadurch kann sich eine mechanische Verspannung durch eine leichte Drehung des freistehenden GaN abbauen. Eine starke Belastung des Siliziumsubstrats 61 kann dadurch entfallen.
  • Ein in 5 veranschaulichter Randabschluss 18A kann in verschiedenen zuvor beschriebenen Ausführungsformen beispielsweise innerhalb der lateralen Ausdehnung des entfernten Bereiches 62 ausgebildet werden.
  • Die beschriebenen und in den Figuren gezeigten Ausführungsformen sind nur beispielhaft gewählt. Unterschiedliche Ausführungsformen können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann eine Ausführungsform durch Merkmale einer weiteren Ausführungsform ergänzt werden. Ferner können beschriebene Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden. Insbesondere ist die Erfindung nicht auf das angegebene Verfahren beschränkt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 7679104 B2 [0013]

Claims (15)

  1. Vertikaler Transistor (100) mit einem Außenbereich (91) und einem Membranbereich (92), wobei mindestens ein Teil eines Halbleitersubstrats (61) in dem Außenbereich (91) angeordnet ist, wobei das Halbleitersubstrat (61) derart strukturiert ist, dass ein Rückseiten-Trench (51) in dem Membranbereich (92) eingerichtet ist, wobei der Rückseiten-Trench (51) frei ist von Halbleitersubstrat (61); eine Maskierungsschicht (71) in dem Außenbereich (91) und/oder in dem Membranbereich (92); einen Schichtenstapel (93) in dem Membranbereich (92), wobei der Schichtenstapel (93) mindestens eine Driftschicht (15A, 15B, 15), mindestens ein Bauelement-definierendes Schichtsystem (18) und mindestens einen Steueranschluss (21), vorzugsweise eine Gate-Elektrode (21), aufweist; und wobei die Maskierungsschicht (71) eingerichtet ist, dass der Bereich auf der Maskierungsschicht (71) im Wesentlichen frei ist von dem Schichtenstapel, sodass die laterale Ausdehnung des Schichtenstapels mittels der Maskierungsschicht (71) eingestellt ist.
  2. Vertikaler Transistor (100) gemäß Anspruch 1, ferner aufweisend eine Drain-Schicht (14A, 14), die in dem Außenbereich (91) und dem Membranbereich (92) angeordnet ist, wobei die Driftschicht (15A, 15B, 15), das Bauelement-definierende Schichtsystem (18) und der Steueranschluss (21) zumindest in dem Membranbereich (92) auf oder über der Drain-Schicht (14A, 14) angeordnet ist.
  3. Vertikaler Transistor (100) gemäß Anspruch 2, ferner aufweisend eine Anpassungsschicht (13), die zumindest in dem Außenbereich (91) zwischen dem Halbleitersubstrat (61) und der Drain-Schicht (14, 14A) angeordnet ist.
  4. Vertikaler Transistor (100) gemäß Anspruch 2 oder 3, wobei das Halbleitersubstrat (61) derart in dem Außenbereich (91) strukturiert ist, dass ein entfernter Bereich (62) zwischen dem Halbleitersubstrat (61) und der Anpassungsschicht (13) und/oder der Maskierungsschicht (71) angeordnet ist.
  5. Vertikaler Transistor (100) gemäß einem der Ansprüche 1 bis 4, ferner aufweisend einen Anschlusskontakt (52), der in dem Rückseiten-Trench (51) angeordnet ist und durch die Driftschicht (15A, 15B, 15) mit dem Bauelement-definierenden Schichtsystem (18) elektrisch gekoppelt ist.
  6. Vertikaler Transistor (100) gemäß einem der Ansprüche 1 bis 5, wobei die Maskierungsschicht (71) direkt auf dem Halbleitersubstrat (61) angeordnet ist.
  7. Vertikaler Transistor (100) gemäß einem der Ansprüche 1 bis 6, wobei der Schichtenstapel (93) eine Vielzahl von Steueranschlüssen (21) aufweist, die über einem gemeinsamen Rückseiten-Trench (51) in dem Membranbereich (92) angeordnet sind.
  8. Vertikaler Transistor (100) gemäß einem der Ansprüche 1 bis 7, wobei der Schichtenstapel (93) ein erster Schichtenstapel (93) ist und wobei ein zweiter Schichtenstapel, der mindestens eine Driftschicht (15A, 15B, 15), mindestens ein Bauelement-definierendes Schichtsystem (18) und mindestens einen Steueranschluss (21), vorzugsweise eine Gate-Elektrode (21), aufweist, und der erste Schichtenstapel (93) über einem gemeinsamen Rückseiten-Trench (51) in dem Membranbereich (92) angeordnet sind, wobei der erste Schichtenstapel von dem zweiten Schichtenstapel lateral separiert ist.
  9. Vertikaler Transistor (100) gemäß Anspruch 8, wobei die Maskierungsschicht (71) in dem Membranbereich (92) angeordnet ist und der zweite Schichtenstapel von dem ersten Schichtenstapel mittels der Maskierungsschicht im Membranbereich (92) separiert ist.
  10. Vertikaler Transistor (100) gemäß einem der Ansprüche 1 bis 9, wobei der Schichtenstapel (93) ferner eine Randabschlussstruktur (18A) aufweist, die an zumindest einer lateralen Begrenzung des Schichtenstapels angeordnet ist, wobei die Randabschlussstruktur (18A) elektrisch inaktiv eingerichtet ist.
  11. Vertikaler Transistor (100) gemäß Anspruch 10, wobei die Randabschlussstruktur (18A) zumindest teilweise über der Maskierungsschicht (71) angeordnet ist.
  12. Vertikaler Transistor (100) gemäß einem der Ansprüche 1 bis 11, ferner aufweisend ein Füllmaterial (72) auf oder über der Maskierungsschicht (71), wobei das Füllmaterial (72) zumindest teilweise den Schichtenstapel (93) lateral kontaktiert.
  13. Vertikaler Transistor (100) gemäß Anspruch 12, wobei das Füllmaterial (72) ein polykristallines Material aufweist oder daraus gebildet ist.
  14. Vertikaler Transistor (100) gemäß einem der Ansprüche 1 bis 13, wobei das Halbleitersubtrat (61) Silizium aufweist oder daraus gebildet ist und das Bauelement-definierende Schichtsystem (18) Galliumnitrid aufweist oder daraus gebildet ist.
  15. Verfahren zum Herstellen eines vertikalen Transistors (100) mit einem Außenbereich (91) und einem Membranbereich (92), das Verfahren aufweisend: Strukturieren eines Halbleitersubstrats (61) derart, dass mindestens ein Teil des Halbleitersubstrats (61) in dem Außenbereich (91) angeordnet ist, und dass ein Rückseiten-Trench (51) in dem Membranbereich (92) eingerichtet ist, wobei der Rückseiten-Trench (51) frei ist von Halbleitersubstrat (61); Ausbilden einer Maskierungsschicht (71) in dem Außenbereich (91) und/oder in dem Membranbereich (92); Ausbilden eines Schichtenstapels (93) in dem Membranbereich (92), wobei der Schichtenstapel (93) mindestens eine Driftschicht (15A, 15B, 15), mindestens ein Bauelement-definierendes Schichtsystem (18) und mindestens einen Steueranschluss (21), vorzugsweise eine Gate-Elektrode (21), aufweist; und wobei die Maskierungsschicht (71) eingerichtet wird, dass der Bereich auf der Maskierungsschicht (71) im Wesentlichen frei bleibt von dem Schichtenstapel, sodass die laterale Ausdehnung des Schichtenstapels mittels der Maskierungsschicht (71) eingestellt wird.
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