DE102014104103A1 - Verfahren und Substrat für dicke III-N-Epitaxieschichten - Google Patents

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Abstract

Ein Verfahren zur Herstellung eines III-N-Substrats umfasst das Kleben eines Si-Substrats auf ein Trägersubstrat, wobei das Si-Substrat eine vom Trägersubstrat wegweisende (111)-Wachstumsoberfläche aufweist; das Dünnen des Si-Substrats an der (111)-Wachstumsoberfläche auf eine Dicke von 100 µm oder weniger; und das Ausbilden von III-N-Material auf der (111)-Wachstumsoberfläche des Si-Substrats nach dem Dünnen des Si-Substrats. Das Trägersubstrat hat einen Wärmeausdehnungskoeffizienten, der dem des III-N-Materials besser entspricht als der des Si-Substrats. Es werden weitere Verfahren zur Herstellung eines III-N-Materials sowie die entsprechenden Wafer-Strukturen offen gelegt.

Description

  • Die vorliegende Anmeldung betrifft III-N-Wafer-Strukturen, insbesondere die Bildung von dicken III-N-Wafer-Strukturen.
  • GaN bietet als Halbleitermaterial für die Herstellung von Bauteilen mehrere im Vergleich zu Si überlegene Eigenschaften, darunter eine geringere Schwellenspannung, einen geringeren Durchlasswiderstand (Rdson), eine geringere parasitäre Kapazität, einen geringeren Gate-Widerstand und einen besseren Gütefaktor (FOM), was zu beträchtlichen Leistungs- und Größenvorteilen gegenüber Si führt. Offenkundig motiviert durch diese Vorteile, wurden in der Halbleiterindustrie fortlaufend umfangreiche Anstrengungen zur Verbesserung der Kristallqualität von GaN unternommen. Zum Beispiel weist GaN normalerweise eine hohe Defektdichte auf, die auf Gleitlinien infolge einer Fehlanpassung der Kristallgitter von Wachstumssubstrat und GaN-Epitaxieschicht, z.B. –17 % im Fall von GaN auf Si(111), zurückzuführen ist. Durch die Verringerung der durch Gleitlinien bedingten Defektdichte lässt sich in vielen Fällen eine Verbesserung der Leistung von Bauteilen erzielen, z.B. von Leistungsbauteilen wie GaN-HEMTs (Transistoren mit hoher Elektronenbeweglichkeit). Zusätzlich zur GaN-Epitaxieschicht selbst sollte(n) auch die darunter liegende(n) Pufferschicht(en) eine gute Kristallqualität aufweisen. Eine akzeptable GaN-Kristallqualität wurde bisher durch Verwendung von relativ preisgünstigen Si-Wachstumssubstraten erreicht. Die GaN-Kristallqualität verbessert sich durch Vergrößerung der Dicke der abgeschiedenen GaN-Schicht.
  • Jedoch wird die maximale Dicke von auf Si aufgewachsenem GaN durch die unterschiedlichen Wärmeausdehnungskoeffizienten (WAK, engl.: coefficient of thermal expansion, CTE) der beiden Materialien begrenzt. Der WAK von GaN liegt je nach Quelle zwischen 5,6·10^–6/K und 6,2·10^–6/K. Si hat einen WAK von 2,6·10^–6/K. Die Abscheidung von GaN erfolgt normalerweise bei Temperaturen um 1000°C (z.B. 1000–1200°C bei einer metallorganisch-chemischen Gasabscheidung (engl.: metal organic chemical vapor deposition, MOCVD)). Wenn die abgeschiedene GaN-Schicht zu dick hergestellt wird, bildet sie beim darauf folgenden Abkühlen Risse aufgrund der durch den geringeren WAK von Si ausgeübten starken Zugspannung. Die maximale Dicke der auf Si aufgebrachten GaN-Schicht liegt daher im Bereich von 6–8 µm. Wenn dickere GaN-Schichten benötigt werden, werden üblicherweise teurere Substrate wie SiC, Saphir oder sehr seltene (reine) GaN-Substrate gewählt.
  • Nach einer Ausführungsform des Verfahrens zur Herstellung eines III-N-Substrats umfasst das Verfahren: Kleben eines Si-Substrats auf ein Trägersubstrat, wobei das Si-Substrat eine vom Trägersubstrat wegweisende (111)-Wachstumsoberfläche aufweist; Dünnen des Si-Substrats an der (111)-Wachstumsoberfläche auf eine Dicke von 100 µm oder weniger; und Ausbilden von III-N-Material auf der (111)-Wachstumsoberfläche des Si-Substrats nach dem Dünnen des Si-Substrats. Das Trägersubstrat hat einen Wärmeausdehnungskoeffizienten, der dem des III-N-Materials besser entspricht als der des Si-Substrats.
  • Nach einer Ausführungsform der Halbleiter-Wafer-Struktur umfasst die Wafer-Struktur ein Substrat, Si-Material auf dem Substrat, wobei das Si-Material eine Dicke von 100 µm oder weniger hat und eine vom Substrat wegweisende Si(111)-Oberfläche aufweist, und III-N-Material auf der Si(111)-Oberfläche des Si-Materials. Das Substrat hat einen Wärmeausdehnungskoeffizienten, der dem des III-N-Materials besser entspricht als der des Si-Materials.
  • Nach einer weiteren Ausführungsform des Verfahrens zur Herstellung eines III-N-Substrats umfasst das Verfahren Folgendes: Bereitstellen eines ersten Substrats mit einer ersten Oberfläche und einer zweiten, der ersten Oberfläche gegenüberliegenden Oberfläche; Ausbilden des III-N-Materials mit einer ersten Dicke auf der ersten Oberfläche des ersten Substrats; Entfernen des ersten Substrats, nachdem das III-N-Material mit der ersten Dicke ausgebildet ist; Kleben eines zweiten Substrats an eine Seite des III-N-Materials, wobei das zweite Substrat einen Wärmeausdehnungskoeffizienten hat, der dem des III-N-Materials besser entspricht als der des ersten Substrats; und Vergrößern der Dicke des III-N-Materials auf eine größere als die erste Dicke, nachdem das erste Substrat entfernt und das zweite Substrat auf das III-N-Material geklebt wurde. Die erste Dicke des III-N-Materials reicht aus, um zu gewährleisten, dass das zweite Substrat keinen Einfluss auf die Kristallstruktur des III-N-Materials hat, wenn die Dicke des III-N-Materials von der ersten Dicke auf die zweite Dicke vergrößert wird.
  • Nach einer Ausführungsform des GaN-Wafers umfasst der GaN-Wafer GaN-Material. Das GaN-Material hat einen Durchmesser von mindestens 200 mm und eine Dicke von mindestens 10 µm.
  • Der Fachmann wird beim Lesen der folgenden ausführlichen Beschreibung und Betrachten der begleitenden Zeichnungen weitere Merkmale und Vorteile erkennen.
  • Die Komponenten in den Zeichnungen sind nicht unbedingt maßstabgerecht, statt dessen wird der Schwerpunkt generell auf die Darstellung der Grundprinzipien der Erfindung gelegt. Außerdem bezeichnen in den Figuren jeweils gleiche Bezugszahlen die jeweils entsprechenden Teile. In den Zeichnungen zeigen:
  • 1A–1C Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Verfahrens der Herstellung von III-N-Material auf einem Wachstumssubstrat gemäß einer Ausführungsform;
  • 2A–2E Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Verfahrens der Herstellung von III-N-Material auf einem strukturierten Wachstumssubstrat gemäß einer ersten Ausführungsform;
  • 3A–3C Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Verfahrens der Herstellung von III-N-Material auf einem strukturierten Wachstumssubstrat gemäß einer zweiten Ausführungsform;
  • 4 eine Schnittdarstellung eines strukturierten Substrats zum Aufwachsen von III-N-Material gemäß einer dritten Ausführungsform;
  • 5A–5C Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Verfahrens der Herstellung von III-N-Material auf einem strukturierten Wachstumssubstrat gemäß einer vierten Ausführungsform;
  • 6A–6B Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Verfahrens der Herstellung von III-N-Material auf einem strukturierten Wachstumssubstrat gemäß einer fünften Ausführungsform;
  • 7 eine Schnittdarstellung eines strukturierten Substrats zum Aufwachsen von III-N-Material gemäß einer sechsten Ausführungsform;
  • 8 eine Schnittdarstellung eines strukturierten Substrats zum Aufwachsen von III-N-Material gemäß einer siebenten Ausführungsform;
  • 9A–9H Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Verfahrens der Herstellung von III-N-Material in verschiedenen Stadien gemäß einer Ausführungsform.
  • Die hier beschriebenen Ausführungsformen gestatten die Abscheidung von relativ dicken GaN-Schichten, z.B. 10 µm oder mehr, mit einer guten Kristallqualität. Mit den gleichen hier beschriebenen Verfahren können auf Wunsch dünnere GaN-Schichten erzielt werden. In jedem Fall können preisgünstige Substrate wie Si zum Abscheiden der GaN-Schichten von verschiedenen Dicken verwendet werden. Si-Substrate sind von besonderem Interesse, weil sie in großen Durchmessern erhältlich sind, z.B. im Bereich von 200 mm (so genannte „8-Zoll“) bis 300 mm (so genannte „12-Zoll“) oder sogar größer wie etwa 450 mm (so genannte „18-Zoll“). Mit den hierin beschriebenen Ausführungsformen kann ein III-N-Material von hoher Kristallqualität erzielt werden, das bessere Bauteileigenschaften ermöglicht. Auch ist nach den hierin beschriebenen Ausführungsformen die Höchstspannung zwischen Bauteil und Substrat nicht mehr begrenzt, was von besonderem Interesse sein kann, weil sich die überlegenen Eigenschaften von GaN am besten für Bauteile mit einer hohen Durchbruchspannung eignen.
  • Im Folgenden werden Ausführungsformen beschrieben, bei denen ein Wachstumssubstrat für III-N-Material auf ein Trägersubstrat geklebt wird, dessen WAK dem des III-N-Materials besser als der WAK des Wachstumssubstrats entspricht, und das Wachstumssubstrat so ausgedünnt wird, dass nur eine dünne Wachstumsschicht von etwa 100 µm oder weniger verbleibt. Die dünne Wachstumsschicht bestimmt das Gitter der danach abgeschiedenen III-N-Schicht, und das Trägersubstrat begrenzt Spannungsprobleme beim Abkühlen nach der III-N-Epitaxie. Bei manchen Ausführungsformen kann die Wachstumsschicht auf dem Trägersubstrat so strukturiert sein, dass sie für die nachfolgende III-N-Epitaxie von Nutzen ist und/oder Spannungen reduziert.
  • Die 1A bis 1C zeigen entsprechende Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Herstellungsverfahrens gemäß einer Ausführungsform. Nach dieser Ausführungsform wird ein Si-Substrat 100 mit einem beliebigen bekannten geeigneten Klebeverfahren wie in 1A dargestellt auf ein Trägersubstrat 102 aufgeklebt. Das Si-Substrat 100 verfügt über eine vom Trägersubstrat 102 wegweisende (111)-Wachstumsoberfläche 101 (oder andere Ausrichtung), wobei die Substrate 100, 102 unterschiedliche WAK haben. Das Si-Substrat 100 wird an der (111)-Wachstumsoberfläche 101 mit Hilfe eines beliebigen bekannten geeigneten Ausdünnungsverfahrens wie nass-chemisches Ätzen, CMP (chemisch-mechanisches Polieren) usw. wie in 1B dargestellt auf eine Dicke (Tthin) von 100 µm oder weniger, z.B. auf 10 µm oder weniger, ausgedünnt. Die bei der darauf folgenden Bildung des III-N-Materials auf dem ausgedünnten Si-Substrat 100 auftretende Wärmeausdehnung wird vom Trägersubstrat 102 statt vom Si-Substrat 100 bestimmt, weil das Si-Substrat 100 wesentlich dünner als das Trägersubstrat 102 ist (und daher viel weniger Masse hat). Dies verringert wiederum die Wahrscheinlichkeit von Rissen des III-N-Materials, weil das Trägersubstrat 102 so ausgewählt ist, dass der WAK des Trägersubstrats 102 dem des III-N-Materials relativ gut entspricht oder dem III-N-Material zumindest besser entspricht als der des ausgedünnten Si-Substrats 100.
  • Nach dem Dünnen des Si-Substrats 100 wird das III-N-Material 104 wie GaN, AlN, InN usw. mit einem beliebigen bekannten geeigneten Verfahren wie MOCVD auf der (111)-Wachstumsoberfläche 101 des ausgedünnten Si-Substrats 100 wie in 1C dargestellt ausgebildet. Das III-N-Material 104 neigt beim darauf folgenden Abkühlen weniger zu Rissbildung, weil das Trägersubstrat 102 einen dem WAK des III-N-Materials 104 besser entsprechenden WAK als das Si-Substrat 100 hat und das Si-Substrat 100 vor der Ausbildung des III-N-Materials 104 ausgedünnt wurde. Bei einem solchen III-N-Wachstumsprozess kann es im daraus resultierenden III-N-Material 104 noch immer zu einigen strukturellen Schäden kommen (es würden auch Risse in der Si-Schicht minimiert). Um das mögliche Auftreten solcher Strukturschäden zu verhindern, kann das ausgedünnte Si-Substrat 100 vor der Ausbildung des III-N-Materials 104 auf eine für die III-N-Epitaxie vorteilhafte Weise und/oder zur Reduzierung von Spannungen strukturiert werden.
  • Die 2A bis 2E zeigen entsprechende Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Herstellungsverfahrens gemäß einer ersten Ausführungsform, in der das Si-Substrat 100 vor der Ausbildung des III-N-Materials 104 strukturiert wird. 2A zeigt das Si-Substrat 100 nach dem Ausbilden von Gräben 106 im Si-Substrat 100 auf einer von der (111)-Wachstumsoberfläche 101 wegweisenden Klebefläche 103 des Si-Substrats 100. Die Gräben 106 können in aktiven Regionen und/oder Schnittfugenregionen (gemeinhin auch als Ritzgraben bezeichnet) des Si-Substrats 100 ausgebildet werden. Es kann jedes bekannte geeignete Verfahren wie Ätzen zur Ausbildung der Gräben 106 eingesetzt werden. Die Gräben 106 werden zumindest teilweise mit einem Material 108 wie einem Dielektrikum (z.B. SiO2) gefüllt, bevor das Si-Substrat 100 an der Klebefläche 103 auf das Trägersubstrat 102 aufgeklebt wird. Gemäß dieser Ausführungsform füllt das Material 108 die Gräben 160 und bedeckt auch die Klebefläche 103 des Si-Substrats 100. Als Alternative können die Gräben 106 zum Zeitpunkt des Verklebens mit dem Trägersubstrat 102 offen bleiben und später vor dem Abscheiden der III-N-Schicht gefüllt werden.
  • 2B zeigt die Halbleiter-Wafer-Struktur, nachdem das Trägersubstrat 102 mit dem die Klebefläche 103 des Si-Substrats 100 bedeckenden Material 108 verklebt ist. Es kann jedes geeignete Trägersubstrat 102 verwendet werden, solange das Trägersubstrat 102 einen dem WAK des auf dem Si-Substrat 100 auszubildenden III-N-Materials 104 besser als der WAK des Si-Substrats 100 entsprechenden WAK hat.
  • 2C zeigt die Halbleiter-Wafer-Struktur, nachdem das Si-Substrat 100 an der (111)-Wachstumsoberfläche 101 des Si-Substrats 100 ausgedünnt ist. Das Si-Substrat 100 wird auf eine Dicke von 100 µm oder weniger, z.B. 10 µm oder weniger, ausgedünnt, um Spannungen in dem danach auszubildenden III-N-Material 104 zu begrenzen. Gemäß dieser Ausführungsform führt das Dünnen des Si-Substrats 100 dazu, dass die Gräben 106 sowohl auf der (111)-Wachstumsoberfläche 101 als auch auf der Klebefläche 103 freigelegt werden, so dass das ausgedünnte Si-Substrat 100 in Inseln von Si-Material 110 aufgetrennt wird. Alternativ können die Gräben 106 auch nur an der (111)-Wachstumsoberfläche 101 freigelegt werden, so dass das ausgedünnte Si-Substrat 100 nicht vollständig in Inseln aufgeteilt wird, d.h. das ausgedünnte Si-Substrat 100 bleibt im Bereich der Klebefläche 103 zusammenhängend.
  • 2D zeigt die Halbleiter-Wafer-Struktur beim Abscheiden des III-N-Materials 104, z.B. durch einen auf MOCVD basierenden lateralen Epitaxie-Überwachsprozess (engl.: epitaxial lateral overgrowth (ELOG) process). Das III-N-Material 104 (z.B. GaN mit einer oder mehreren Pufferschichten) wird auf der freiliegenden (111)-Wachstumsoberfläche 101 des ausgedünnten Si-Substrats 100 abgeschieden. Auf dem dielektrischen Material 108 in den Gräben 106 können sich kleine Hohlräume ausbilden. Das III-N-Material 104 wächst weiter sowohl vertikal als auch horizontal (lateral) auf den Si-Inseln 110, wie es durch die rechteckigen Kästchen unterschiedlicher Größe in 2D dargestellt ist. Das III-N-Material 104 wächst auf diese Weise natürlich über alle Si-Inseln 110, obwohl 2D dies zur Vereinfachung der Darstellung nur bei einer der Inseln 110 zeigt.
  • 2E zeigt die Halbleiter-Wafer-Struktur nach dem Abscheiden des III-N-Materials 104 auf das auf eine gewünschte Dicke, z.B. 10 µm oder dicker, ausgedünnte Si-Substrat 100. Die bei der Ausbildung des III-N-Materials 104 auftretende Wärmeausdehnung wird von dem dickeren Trägersubstrat 102 statt von dem ausgedünnten Si-Substrat 100 bestimmt. Das Dünnen des Si-Substrats 100 vor dem Abscheiden des III-N-Materials 104 reduziert gemeinsam mit den in dem ausgedünnten Si-Substrat 100 gebildeten Grabenstrukturen 106 die Wahrscheinlichkeit von Rissen des III-N-Materials 104, weil der WAK des Trägersubstrats 102 näher an dem des III-N-Materials 104 liegt als der des ausgedünnten Si-Substrats 100. Die Mehrzahl der sich im III-N-Material 104 ergebenden Gleitlinien ist über den Si-Inseln 110 und nicht über den Gräben 106 angeordnet. Als solche weisen die ersten Regionen 112 des III-N-Materials 104 über den Si-Inseln 110 eine höhere Gleitliniendichte als die zweiten Regionen 114 des III-N-Materials 104 über den Gräben 106 auf. Bauteile können in den zweiten Regionen 114 des III-N-Materials 104, d.h. den Regionen mit einer geringeren Gleitliniendichte, ausgebildet werden, um eine bessere Bauteilleistung zu gewährleisten. In diesem Fall wäre es vorteilhaft, die Gräben 106 breiter als die Si-Inseln 110 auszubilden. Jedoch ergibt eine breitere Ausbildung der Si-Inseln 110 als der Gräben 106 bei relativ dünnen Schichten im Vergleich zur Dicke des III-N-Materials 104 eine bessere Planheit.
  • Die 3A bis 3C zeigen entsprechende Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Herstellungsverfahrens gemäß einer zweiten Ausführungsform, in der das Si-Substrat 100 vor der Ausbildung des III-N-Materials 104 strukturiert wird. 3A zeigt das Si-Substrat 100, nachdem im Si-Substrat 100 an der von der (111)-Wachstumsoberfläche 101 wegweisenden Klebefläche 103 des Substrats 100 Gräben 106 ausgebildet sind, das die Gräben 106 füllende Material 108 von der Klebefläche 103 des Si-Substrats 100 entfernt und zusätzliches (optionales) Si 116 an der Klebefläche 103 des Si-Substrats 100 gebildet wird, z.B. durch Epitaxie nach Entfernen des Materials 108 von der Klebefläche 103. Wenn die optionale zusätzliche Si-Schicht 116 vorgesehen wird, ist das Material 108 in den Gräben 106 auf allen Seiten von Si umgeben und das mit dem Si-Substrat 100 verklebte Trägersubstrat 102 ist von dem Material 108 in den Gräben 106 durch die zusätzliche Si-Schicht 116 wie in 3A dargestellt getrennt.
  • 3B zeigt die Halbleiter-Wafer-Struktur, nachdem das Si-Substrat 100 an der (111)-Wachstumsoberfläche 101 des Si-Substrats 100 ausgedünnt ist. Das Si-Substrat 100 wird an der (111)-Wachstumsoberfläche 101 auf eine Dicke von 100 µm oder weniger, z.B. auf 10 µm oder weniger ausgedünnt. Gemäß dieser Ausführungsform führt das Dünnen des Si-Substrats 100 dazu, dass die Gräben 106 nur auf der (111)-Wachstumsoberfläche 101 freigelegt werden, so dass das Si-Substrat 100 nach dem Dünnen nicht in Inseln von Si-Material aufgetrennt ist (wenn die optionale Si-Schicht 116 aufgewachsen wird). Eine solche Struktur wird durch das Wachstum der zusätzlichen Si-Schicht 116 nach der Bildung der Gräben erzielt.
  • 3C zeigt die Halbleiter-Wafer-Struktur nach dem Ausbilden des III-N-Materials 104, z.B. durch MOCVD auf dem auf eine gewünschte Dicke, z.B. 10 µm oder dicker, ausgedünnten Si-Substrat 100. Diese Ausführungsform ist gut für quasi-vertikale Bauteile geeignet, d.h. Bauteile, die einen Stromverlauf mit einer lateralen und einer vertikalen Komponente wie in 3C dargestellt aufweisen. Solche Bauteile verfügen über ein Gate 118, das den darunter liegenden Kanal steuert, und zwei durch den Kanal voneinander getrennte Kontakte 120, 122. Jeder der Kontakte 120, 122 (d.h. Source oder Drain) des Bauteils erstreckt bis zum darunter liegenden Si-Substrat 100, das so dotiert werden kann, dass das ausgedünnte Si-Substrat 100 elektrisch leitend ist. Weil das die Gräben 106 füllende Isoliermaterial 108 zuvor von der Klebefläche 103 des Si-Substrats 100 entfernt wurde, verläuft der Strompfad nach dieser Ausführungsform ununterbrochen zum dotierten Si-Substrat 100.
  • 4 zeigt eine dritte Ausführungsform, bei der die Gräben 106 im ausgedünnten Si-Substrat 100 vor dem Abscheiden des III-N-Materials 104 nicht mit einem Material gefüllt werden. Als solche bleiben die Gräben 106 an der (111)-Wachstumsoberfläche 101 des Si-Substrats 100 offen, wenn sich das III-N-Material 104 auf der (111)-Wachstumsoberfläche 101 zu bilden beginnt. Die Gräben 106 können bis zum darunter liegenden Trägersubstrat 102 eingeätzt werden und bilden so voneinander getrennte Si-Inseln(-Chips) aus. Während der darauf folgenden MOCVD-Hochtemperaturbearbeitung zur Bildung des III-N-Material 104, bestehen Spannungen nur an einzelnen Inseln (Chips) und nicht auf dem gesamten Wafer. Dies wiederum führt zu einer geringeren Wafer-Durchbiegung, so dass ein dickeres Si-Substrat 100 verwendet werden kann, um das Wachstum des III-N-Materials 104 zu unterstützen. Natürlich hat eine geringere Wafer-Durchbiegung mehrere Vorteile: geringere Gefahr von Rissen; leichtere Handhabung usw.
  • Die 5A bis 5C zeigen entsprechende Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Herstellungsverfahrens gemäß einer vierten Ausführungsform, in der das Si-Substrat 100 vor der Ausbildung des III-N-Materials 104 strukturiert wird. 5A zeigt das Si-Substrat 100 nach dem Ausbilden von Gräben 106 im Si-Substrat 100 auf der Klebefläche 103 und dem Füllen der Gräben 106 mit einem Material 108. Gemäß dieser Ausführungsform ist die Breite (WT) der Gräben 106 größer als die Breite (WSi) der Si-Inseln 110 zwischen den Gräben 106 und sind die Gräben 106 mit einem dielektrischen Material 108 wie SiO2 gefüllt. Die mit Dielektrikum gefüllten Gräben 106 sind breiter als die schmalen, zwischen den Gräben 106 angeordneten Si-Inseln 110. Eine solche Struktur eignet sich gut für einen auf MOCVD basierenden ELOG-Prozess.
  • 5B zeigt die Halbleiter-Wafer-Struktur während des ELOG des III-N-Materials 104 auf der (111)-Wachstumsoberfläche 101 der Si-Inseln 110. Die verschieden großen rechteckigen Kästchen in 5B stellen das laterale Wachstum des III-N-Materials 104 in verschiedenen Stadien des ELOG-Prozesses dar. Das III-N-Material 104 wächst schließlich über die breiten mit Dielektrikum gefüllten Gräben 106.
  • 5C zeigt die Halbleiter-Wafer-Struktur nach der vollständigen Ausbildung des III-N-Materials 104. Wie hierin bereits erläutert, ist die Mehrzahl der aus dem lateralen Epitaxie-Überwachsprozess resultierenden Gleitlinien im III-N-Material 104 über den Si-Inseln 110 statt den mit Dielektrikum gefüllten Gräben 106 angeordnet. Entsprechend können durch das gestrichelte Kästchen in 5C dargestellte aktive Bauteilregionen in den Bereichen 114 des III-N-Materials 104 gebildet werden, die über den mit Dielektrikum gefüllten Gräben 106 angeordnet sind, wo die Gleitliniendichte geringer ist. Die Regionen 112 des III-N-Materials 104 über den Si-Inseln 110 können z.B. als Bauteil-Isolationsregionen oder als inaktive Regionen zur späteren Trennung der Chips genutzt werden.
  • Die 6A bis 6B zeigen entsprechende Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Herstellungsverfahrens gemäß einer fünften Ausführungsform, in der das Si-Substrat 100 vor der Ausbildung des III-N-Materials 104 strukturiert wird. 6A zeigt die Wafer-Struktur, nachdem die Gräben 106 im Si-Substrat 100 mit mindestens zwei verschiedenen Materialien 124, 126 gefüllt wurden. Zum Beispiel können die Gräben 106 teilweise mit einem ersten Dielektrikum 124 wie SiO2 und danach vollständig mit einem anderen Material 126 gefüllt werden, das z.B. für zusätzliche Spannungsreduzierung/-aufnahme sorgt oder elektrisch leitend ist und einen Kontaktpunkt zwischen gegenüberliegenden Seiten der Struktur bietet. Bei der in 6A dargestellten Ausführungsform wird ein innerer Teil der Gräben 106 mit einem elektrisch leitenden Material 126 wie dotiertem Si oder einem Metall wie W, T, TiN, Metalllegierung usw. zur Bildung von niederohmigen Kontakten gefüllt. Ein den inneren Teil umgebender äußerer Teil der Gräben 106 ist mit einem elektrisch isolierenden Material 124 gefüllt.
  • 6B zeigt die Struktur, nachdem das III-N-Material 104 an der (111)-Wachstumsoberfläche 101 des Si-Substrats 100 ausgebildet ist. Quasi-vertikale Bauteile können im III-N-Material 104 gebildet werden, wie sie in 6B durch die Anschlüsse für Gate, Drain und Source 118, 120, 122 dargestellt sind. In diesem Fall erstreckt sich der Source-Anschluss 122 durch das III-N-Material 104 bis zum elektrisch leitenden inneren Teil 126 der Gräben 106. Der leitende innere Teil 126 der Gräben 106 bietet einen Strompfad zwischen dem Source-Anschluss 122 und dem darunter liegenden Substrat 100, das stark dotiert sein kann, um eine gute elektrische Verbindung zu ermöglichen. Statt dem Source-Anschluss 122 kann der Drain-Anschluss 120 über den leitenden inneren Teil 126 der Gräben 106 mit dem dotierten Si-Substrat 100 elektrisch verbunden sein.
  • 7 zeigt eine Schnittdarstellung eines strukturierten Si-Substrats 100 vor dem Ausbilden von III-N-Material 104 auf dem Si-Substrat 100 gemäß einer sechsten Ausführungsform. Das Material 108 füllt die Gräben 106 im Si-Substrat 100 durch Auskleiden der Seitenwände und der Oberseite eines jeden Grabens 106 aus, so dass die Gräben 106 geschlossen sind. Der umschlossene innere Teil 107 der Gräben 106 ist mit einem Gas gefüllt. Das III-N-Material 104 wächst auf den freiliegenden Teilen des Si-Substrats 100 entlang der (111)-Wachstumsoberfläche 101 und über die geschlossenen Gräben 106 hinweg.
  • 8 zeigt eine Schnittdarstellung eines strukturierten Si-Substrats 100 vor dem Ausbilden von III-N-Material 104 auf dem Si-Substrat 100 gemäß einer siebenten Ausführungsform. Die in 8 dargestellte Ausführungsform ähnelt der in 7 dargestellten, jedoch umschließt das die Seitenwände der Gräben 106 auskleidende Material 108 die Gräben 106 nicht. Statt dessen bleiben die Gräben 106 an der (111)-Wachstumsoberfläche 101 des Si-Substrats 100 während des Ausbildungsprozesses des III-N-Materials 104 offen.
  • Nach jeder der oben beschriebenen Ausführungsformen wird eine Halbleiter-Wafer-Struktur vorgesehen, die ein Substrat, Si-Material auf dem Substrat umfasst, wobei das Si-Material eine Dicke von 100 µm oder weniger und eine vom Substrat wegweisende Si(111)-Oberfläche sowie III-N-Material auf der Si(111)-Oberfläche des Si-Materials aufweist. Das Si-Material kann strukturiert oder nicht strukturiert sein. Das Substrat hat einen WAK, der dem des III-N-Materials besser als der des Si-Materials entspricht. Das Substrat kann bei der darauf folgenden Nutzung zur Fertigung von Bauteilen im III-N-Material entfernt werden oder an Ort und Stelle verbleiben. Das III-N-Material kann gemäß den oben beschriebenen Ausführungsformen in jeder gewünschten Dicke aufgewachsen werden. In einer Ausführungsform ist das III-N-Material GaN, wobei das GaN-Material einen Durchmesser von mindestens 200 mm und eine Dicke von mindestens 10 µm hat. Eine solche Wafer-Struktur kann zum Beispiel für eine GaN-auf-GaN-Epitaxie verwendet werden. Außerdem zeigen viele der zuvor beschriebenen Ausführungsformen ein überwachsenes Dielektrikum. Alternativ kann ein größerer Bereich mit freiliegendem Dielektrikum vorgesehen werden, so dass selbst nach dem Überwachsen noch eine wesentliche Topologie besteht, die als Justiermarke verwendet werden kann.
  • Als nächstes werden Ausführungsformen beschrieben, bei denen zwei getrennte Abscheidungsstufen zur Ausbildung einer III-N-Schicht in der gewünschten Enddicke angewendet werden. In der ersten Abscheidungsstufe wird ein Wachstums-Wafer eingesetzt, der für das Aufwachsen einer dünnen Schicht von III-N-Material wie GaN geeignet ist (z.B. kann ein Si-Wafer verwendet werden). Der für das Aufwachsen verwendete Wafer wird nach der ersten Abscheidungsstufe entfernt und durch ein neues Substrat ersetzt. Das neue Substrat hat einen dem III-N-Material besser entsprechenden WAK als der ursprüngliche Wafer (z.B. kann ein SiGe-Wafer mit einem hohen Ge-Gehalt oder BeO als zweites Substrat verwendet werden). Auf diese Weise werden Risse des III-N-Materials beim Abkühlen der Struktur nach Abschluss des mehrstufigen Abscheidungsprozesses verhindert. Das III-N-Material wird in der ersten Abscheidungsstufe in einer ausreichenden Dicke aufgewachsen, so dass das zweite Substrat während der zweiten Abscheidungsstufe keinen Einfluss auf die Kristallqualität des GaN hat.
  • Die 9A bis 9H zeigen entsprechende Schnittdarstellungen einer Halbleiter-Wafer-Struktur in verschiedenen Stadien eines Herstellungsprozesses mit einer zweistufigen III-N-Abscheidung gemäß einer Ausführungsform. 9A zeigt ein erstes (Wachstums-)Substrat 200 mit einer ersten und einer gegenüberliegenden zweiten Oberfläche 201, 203 nach dem Ausbilden von III-N-Material 202 einer ersten Dicke (T1) auf der ersten Oberfläche 201 des Wachstumssubstrats 200, z.B. durch MOCVD. Jedes geeignete III-N-Material 202 wie GaN, AIN, InN usw. und/oder Kombinationen davon können gebildet werden. Das III-N-Material 202 braucht nur dick genug zu sein, um während des nachfolgenden Klebeprozesses mechanisch stabil zu bleiben. In der ersten Abscheidungsstufe sind keine Maßnahmen zur allmählichen Verbesserung der Kristallqualität erforderlich. Zum Beispiel kann die Abscheidung einer Puffer- oder Saatschicht als anfängliches III-N-Material 202 ausreichen. Die Schritte zur Optimierung der Kristallqualität können in der zweiten Abscheidungsstufe erfolgen.
  • In einer Ausführungsform ist das III-N-Material 202 GaN, das Wachstumssubstrat 200 ist ein Si-Wafer, wobei das GaN 202 (einschließlich und Pufferschichten wie AIN) auf der (111)-Oberfläche 201 (oder einer anderen Ausrichtung) des Si-Wafers 200 abgeschieden wird. 9A umfasst eine Explosionsansicht, die das GaN-Material 202 (mit oder ohne Pufferschichten) auf dem Si-Wafer 200 abgeschieden zeigt. Die Wachstumsrichtung des GaN-Materials 202 wird in 9A durch einen nach oben weisenden Pfeil angegeben. Jede Schicht GaN 202 umfasst, wie in der Explosionsansicht in 9A dargestellt, eine untere Schicht von Stickstoffatomen (N) und eine obere Schicht von Galliumatomen (Ga). Die normale Ausrichtung für MOCVD ist in 9A dargestellt. Jedoch kann diese Ausrichtung auch z.B. durch Molekularstrahlepitaxie (MBE) gekippt werden. In jedem Fall wird die maximale Dicke der anfänglichen Schicht des III-N-Materials 202 durch die unterschiedlichen WAK des III-N-Materials 202 und des Wachstumssubstrats 200 begrenzt. Die Kristallqualität des III-N-Materials 202 erhöht sich mit größerer Dicke, doch können während des Abkühlens nach der Abscheidung Risse im III-N-Material 202 auftreten, wenn das III-N-Material 202 in der ersten Abscheidungsstufe zu dick aufgewachsen wird.
  • 9B zeigt die Halbleiter-Wafer-Struktur, nachdem das zweite (temporäre) Substrat 204 auf die Wachstumsseite 205 des III-N-Materials 202 aufgeklebt ist. Das temporäre Substrat 204 wird für das Kippen des III-N-Materials 202 vorgesehen, so dass die ursprüngliche Wachstumsseite 205 (d.h. die Schicht mit Ga-Atomen im Fall von GaN) während der zweiten Abscheidungsstufe letztendlich freiliegt. Als solches kann jedes beliebige Substrat verwendet werden, denn das temporäre Substrat 204 erfüllt lediglich eine mechanische Kippfunktion. Zum Beispiel kann ein Glas-Wafer oder ein Si-Wafer eingesetzt werden, denn das temporäre Substrat 204 ist wiederverwendbar. Das temporäre Substrat 204 kann etwas anderes als ein Wafer sein, zum Beispiel eine dicke Ablagerung einer Stabilisierungsschicht auf dem III-N-Material 202. Wenn die andere (Nichtwachstums-)Seite 207 des III-N-Materials 202 für eine epitaktische Abscheidung ausreicht (z.B. die Schicht mit N-Atomen im Fall von GaN), kann das temporäre Substrat 204 ausgelassen werden. Das temporäre Substrat 204 kann auf die Wachstumsseite 205 des III-N-Materials 202 aufgeklebt oder abgeschieden werden.
  • 9C zeigt die Halbleiter-Wafer-Struktur nach dem Entfernen des Wachstumssubstrats 200, z.B. durch nass-chemisches Ätzen im Fall eines Si-Wachstums-Wafers. Stattdessen oder zusätzlich können weitere Entfernungsverfahren angewendet werden, z.B. CMP (chemisch-mechanisches Polieren).
  • 9D zeigt die Halbleiter-Wafer-Struktur nach dem Kippen der Struktur, so dass das temporäre Substrat 204 unter dem III-N-Material 202 angeordnet ist. Die Nichtwachstumsseite 207 des III-N-Materials 202 (z.B. die Schicht mit N-Atomen im Fall von GaN) liegt nach dem Kippen an der Oberseite der Struktur frei.
  • 9E zeigt die Halbleiter-Wafer-Struktur, nachdem ein drittes (Träger)-Substrat 206 auf die Nichtwachstumsseite 207 des III-N-Materials 202 aufgeklebt ist. Das Trägersubstrat 206 hat einen WAK, der dem des III-N-Materials 202 besser als der des ursprünglichen Wachstumssubstrats 200 entspricht. Das Trägersubstrat 206 kann auf das III-N-Material 202 aufgeklebt oder abgeschieden werden. Das Trägersubstrat 206 ist während der zweiten Abscheidungsstufe unter dem III-N-Material 202 angeordnet, ausreichend stabil für den Epitaxieprozess und hat einen ähnlichen WAK wie das III-N-Material 202. In einer Ausführungsform ist das Trägersubstrat 206 ein Germanium(Ge)-Wafer. Germanium hat einen WAK von 6,0E–6/K (GaN hat einen WAK von 5,6E–6/K) und lässt viel dickere Schichten als Si-Substrate zu (die einen WAK von 2,6E–6/K haben). Ein GaAs-Wafer (GaAs hat einen WAK von 6,2·10^–6/K) kann auch verwendet werden. In Abhängigkeit von der Epitaxietemperatur kann ein Ge- oder GaAs-Trägersubstrat-Wafer 206 mit Si legiert werden, damit der Wafer 206 wärmebeständiger wird, wenngleich dies den Gesamt-WAK des Trägersubstrats 206 herabsetzt.
  • Für die Abscheidung bei niedrigeren Temperaturen kann reines Ge verwendet werden. Der WAK lässt sich durch die Wahl geeigneter Legierungen noch besser an das III-N-Material 202 anpassen. Das Trägersubstrat 206 kann bearbeitet werden; zum Beispiel kann das Trägersubstrat 206 gegen Ausdiffusion abgedichtet oder für einen geringeren elektrischen Widerstand dotiert werden. Solche Bearbeitungen sind möglich, solange die Klebeverbindung mit dem III-N-Material 202 gut genug ist, um der in der zweiten Abscheidungsstufe folgenden Epitaxie standzuhalten. Es muss nicht unbedingt ein einzelner Kristall-Wafer als Trägersubstrat 206 eingesetzt werden. Es können noch weitere Arten von Trägersubstraten 206 verwendet werden, darunter SiGe oder BeO, was von der Art des gebildeten III-N-Materials 202 abhängt. In jedem Fall ist die Gitterstruktur des Trägersubstrats 206 nicht von Bedeutung, weil das III-N-Material 202 in der ersten Abscheidungsstufe so ausreichend dick hergestellt wurde, dass die Kristallstruktur des Trägersubstrats 206 das III-N-Material 202 in der zweiten Abscheidungsstufe nicht beeinflusst.
  • 9F zeigt die Halbleiter-Wafer-Struktur nach dem Entfernen des temporären Substrats 204 und dem Kippen der Halbleiter-Wafer-Struktur, so dass das Trägersubstrat 206 unter dem III-N-Material 202 angeordnet ist. Die ursprüngliche Wachstumsseite 205 des III-N-Materials 202 (z.B. die Schicht mit Ga-Atomen im Fall von GaN) liegt nach dem Kippen an der Oberseite der Struktur frei.
  • 9G zeigt die Halbleiter-Wafer-Struktur, nachdem die Dicke des III-N-Materials 202 auf eine zweite Dicke (T2), die größer als die erste (anfängliche) Dicke (T1) ist, vergrößert wurde, z.B. durch MOCVD während der zweiten Abscheidungsstufe. Die in der ersten Abscheidungsstufe realisierte erste Dicke T1 des III-N-Materials 202 reicht aus, um zu gewährleisten, dass das Trägersubstrat 206 keinen Einfluss auf die Kristallstruktur des III-N-Materials 202 hat, wenn die Dicke des III-N-Materials 202 in der zweiten Abscheidungsstufe von der ersten Dicke auf die zweite Dicke vergrößert wird. Als solches kann das III-N-Material 202 in der gewünschten Dicke aufgewachsen werden. Das III-N-Material 202 kann in ausreichender Dicke erzeugt werden, um die gewünschte Kristallqualität, die Durchbruchspannung zum Substrat 206 oder sogar um mechanische Stabilität ohne Trägersubstrat 206 zu erzielen. Weitere Klebeverbindungen können zum Kombinieren des III-N-Materials 202 mit einem anderen Substrat eingesetzt werden, wenn dies z.B. aus elektrischen Gründen für das Endbauteil benötigt wird.
  • Die zweite Abscheidung kann direkt auf das III-N-Material 202 erfolgen, was zu einer sehr guten Kristallqualität führt. Ein Reinigungs-/Oberflächenbearbeitungsschritt kann wegen der ganzen Klebeprozesse ausgeführt werden. Die neue Schicht 208 wächst nach dieser Ausführungsform in die gleiche Richtung wie die in der ersten Abscheidungsstufe gebildete Anfangsschicht 210. Dies ist besonders vorteilhaft für III-N-Halbleiter.
  • Jedoch kann die neue Schicht 208 des III-N-Materials 202 durch Auslassen des Trägersubstrats 204 und Eliminieren der in den 9B bis 9D gezeigten Kippschritte in die entgegengesetzte Richtung wachsen. Es kann erforderlich sein, noch immer die ursprüngliche Wachstumsseite 205 des III-N-Materials 202 für elektrische Bauteile zu verwenden, wenn z.B. in einem horizontalen Bauteil ein Durchbruch zum Substrat verhindert werden muss. In diesem Fall beginnt die zweite Epitaxieschicht in eine Region schlechterer Kristallqualität zu wachsen. Es muss also ungefähr die gleiche Dicke wie bei der ersten Epitaxie aufgewachsen werden, um an der Oberfläche die gleiche Defektdichte zu erreichen. Da die zweite Epitaxie nicht von der ersten Epitaxie profitiert, kann die erste Epitaxie sehr kurz sein. In jedem Fall liegt der WAK des Trägersubstrats 206 dicht genug an dem des III-N-Materials 202, so dass beim Abkühlen nach dem Abscheiden nur wenige oder gar keine Risse im III-N-Material 202 auftreten. Wenn die Abscheidung der zweiten Schicht 210 des III-N-Materials 202 dick genug ist, um mechanisch stabil zu sein, kann das Trägersubstrat 206 durch geeignete Mittel wie nass-chemisches Ätzen, CMP usw. komplett entfernt werden.
  • 9H zeigt die Halbleiter-Wafer-Struktur nach dem Entfernen des Trägersubstrats 206 vom III-N-Material 202 und nach dem Vergrößern der Dicke des III-N-Materials 202 auf die zweite Dicke T2. Das III-N-Material 202 kann gemäß den hierin beschriebenen Ausführungsformen in jeder gewünschten Dicke aufgewachsen werden. In einer Ausführungsform ist das III-N-Material 202 GaN, wobei das GaN-Material 202 einen Durchmesser (D) von mindestens 200 mm und eine Dicke (T2) von mindestens 10 µm hat.
  • Eine solche Wafer-Struktur kann zum Beispiel für eine GaN-auf-GaN-Epitaxie verwendet werden.
  • Es ist zu beachten, dass unter Bezugnahme auf eine Ausführungsform erläuterte Merkmale mit Merkmalen kombiniert werden können, die unter Bezugnahme auf eine andere Ausführungsform erläutert wurden, sofern dies nicht anders angegeben ist und sofern sich diese Merkmale nicht gegenseitig ausschließen.

Claims (31)

  1. Verfahren zur Herstellung eines III-N-Substrats, wobei das Verfahren aufweist: Kleben eines Si-Substrats auf ein Trägersubstrat, wobei das Si-Substrat eine vom Trägersubstrat wegweisende (111)-Wachstumsoberfläche aufweist; Dünnen des Si-Substrats an der (111)-Wachstumsoberfläche auf eine Dicke von 100 µm oder weniger; und Bilden von III-N-Material auf der (111)-Wachstumsoberfläche des Si-Substrats nach dem Dünnen des Si-Substrats, wobei das Trägersubstrat einen Wärmeausdehnungskoeffizienten hat, der dem des III-N-Materials besser entspricht als der des Si-Substrats.
  2. Verfahren nach Anspruch 1, das weiterhin das Ausbilden einer Mehrzahl von Gräben im Si-Substrat an einer von der (111)-Wachstumsoberfläche wegweisenden Klebefläche des Substrats aufweist, wobei das Si-Substrat nach dem Ausbilden der Gräben an der Klebefläche mit dem Trägersubstrat verklebt wird.
  3. Verfahren nach Anspruch 2, das weiterhin ein zumindest teilweises Füllen der Gräben mit einem Material aufweist, bevor das Si-Substrat an der Klebefläche mit dem Trägersubstrat verklebt wird.
  4. Verfahren nach Anspruch 3, bei dem das die Gräben zumindest teilweise füllende Material ein dielektrisches Material ist, das auch die Klebefläche des Si-Substrats bedeckt, und wobei das Trägersubstrat auf das die Klebefläche des Si-Substrats bedeckende dielektrische Material geklebt wird.
  5. Verfahren nach Anspruch 3, bei dem das Dünnen des Si-Substrats die Gräben an der (111)-Wachstumsoberfläche so freilegt, dass das Si-Substrat in Inseln aus Si-Material aufgetrennt wird.
  6. Verfahren nach Anspruch 3, das weiterhin das Entfernen des Materials von der Klebefläche des Si-Substrats aufweist, wobei das Trägersubstrat nach dem Entfernen des Materials von der Klebefläche auf die Klebefläche des Si-Substrats aufgeklebt wird.
  7. Verfahren nach Anspruch 6, das weiterhin das Ausbilden von zusätzlichem Si auf der Klebefläche des Si-Substrats aufweist, nachdem das Material von der Klebefläche entfernt wurde, so dass das Material in den Gräben auf allen Seiten von Si umgeben ist, wobei das Trägersubstrat nach dem Aufbringen von zusätzlichem Si auf die Klebefläche des Si-Substrats auf das Si-Substrat aufgeklebt wird, so dass das Trägersubstrat durch das zusätzliche Si von dem Material in den Gräben getrennt wird.
  8. Verfahren nach Anspruch 7, bei dem das Dünnen des Si-Substrats die Gräben an der (111)-Wachstumsoberfläche freilegt.
  9. Verfahren nach einem der Ansprüche 2–8, bei dem die Gräben breiter als das Si-Material zwischen den Gräben sind.
  10. Verfahren nach Anspruch 9, das weiterhin das Füllen der Gräben mit einem dielektrischen Material aufweist, wobei das III-N-Material durch einen lateralen Epitaxie-Überwachsprozess gebildet wird und eine Mehrzahl der sich durch den lateralen Epitaxie-Überwachsprozess ergebenden Gleitlinien im III-N-Material über dem Si und nicht über den Gräben angeordnet ist.
  11. Verfahren nach Anspruch 3, bei dem die Gräben mit mindestens zwei verschiedenen Materialien gefüllt sind.
  12. Verfahren nach Anspruch 11, bei dem ein innerer Teil der Gräben mit einem elektrisch leitenden Material und ein den inneren Teil umgebender äußerer Teil der Gräben mit einem elektrisch isolierenden Material gefüllt ist.
  13. Verfahren nach Anspruch 3, bei dem das Material die Gräben durch Auskleiden der Seitenwände und der Oberseiten der Gräben teilweise so ausfüllt, dass die Gräben eingeschlossen sind und ein innerer Teil der Gräben mit einem Gas gefüllt ist.
  14. Verfahren nach einem der Ansprüche 2–8, bei dem die Gräben an der (111)-Wachstumsoberfläche des Si-Substrats offen sind, wenn sich das III-N-Material auf der (111)-Wachstumsoberfläche zu bilden beginnt.
  15. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das III-N-Material mindestens 10 µm dick ist.
  16. Halbleiter-Wafer-Struktur, die aufweist: ein Substrat; Si-Material auf dem Substrat, wobei das Si-Material eine Dicke von 100 µm oder weniger und eine vom Substrat wegweisende (111)-Oberfläche aufweist; und III-N-Material auf der (111)-Oberfläche des Si-Materials, wobei das Substrat einen Wärmeausdehnungskoeffizienten aufweist, der dem des III-N-Materials besser entspricht als der des Si-Materials.
  17. Halbleiter-Wafer-Struktur nach Anspruch 16, bei der das Si-Material eine Dicke von 10 µm oder weniger hat.
  18. Halbleiter-Wafer-Struktur nach Anspruch 16 oder 17, bei der das III-N-Material GaN umfasst und eine Dicke von mindestens 10 µm hat.
  19. Halbleiter-Wafer-Struktur nach einem der Ansprüche 16–18, die weiterhin eine Mehrzahl von Gräben aufweist, die sich von der (111)-Oberfläche in das Si-Material erstrecken.
  20. Halbleiter-Wafer-Struktur nach Anspruch 19, bei der die Gräben mit einem Material gefüllt sind.
  21. Halbleiter-Wafer-Struktur nach Anspruch 20, bei der das Material ein Dielektrikum ist.
  22. Halbleiter-Wafer-Struktur nach Anspruch 19, bei der die Gräben das Si-Material in Inseln von Si-Material aufteilen, die durch die Gräben voneinander getrennt sind.
  23. Halbleiter-Wafer-Struktur nach Anspruch 19, bei der das Substrat durch eine zusätzliche Schicht Si von einem Boden der Gräben getrennt ist.
  24. Halbleiter-Wafer-Struktur nach Anspruch 19, bei der die Gräben breiter als das Si-Material zwischen den Gräben sind.
  25. Halbleiter-Wafer-Struktur nach Anspruch 19, bei der die Gräben mit mindestens zwei verschiedenen Materialien gefüllt sind.
  26. Halbleiter-Wafer-Struktur nach Anspruch 25, bei der ein innerer Teil der Gräben mit einem elektrisch leitenden Material und ein den inneren Teil umgebender äußerer Teil der Gräben mit einem elektrisch isolierenden Material gefüllt ist.
  27. Verfahren zur Herstellung eines III-N-Substrats, wobei das Verfahren aufweist: Bereitstellen eines ersten Substrats mit einer ersten Oberfläche und einer zweiten, der ersten Oberfläche gegenüberliegenden Oberfläche; Ausbilden eines III-N-Materials mit einer ersten Dicke auf der ersten Oberfläche des ersten Substrats; Entfernen des ersten Substrats, nachdem das III-N-Material mit der ersten Dicke ausgebildet ist; Kleben eines zweiten Substrats an eine Seite des III-N-Materials, wobei das zweite Substrat einen Wärmeausdehnungskoeffizienten hat, der dem des III-N-Materials besser entspricht als der des ersten Substrats; und Vergrößern der Dicke des III-N-Materials auf eine zweite Dicke, die größer als die erste Dicke ist, nachdem das erste Substrat entfernt und das zweite Substrat auf das III-N-Material geklebt wurde, wobei die erste Dicke ausreicht, um zu gewährleisten, dass das zweite Substrat keinen Einfluss auf die Kristallstruktur des III-N-Materials hat, wenn die Dicke des III-N-Materials von der ersten Dicke auf die zweite Dicke vergrößert wird.
  28. Verfahren nach Anspruch 27, bei dem das erste Substrat Si umfasst, die erste Oberfläche des ersten Substrats eine Si-(111)-Oberfläche ist und das III-N-Material GaN und eine oder mehrere auf der Si-(111)-Oberfläche gebildete Pufferschichten umfasst.
  29. Verfahren nach Anspruch 27 oder 28, bei dem das Kleben des zweiten Substrats auf eine freiliegende Seite des III-N-Materials aufweist: Kleben eines dritten Substrats auf eine vom ersten Substrat wegweisende Seite des III-N-Materials; Entfernen des ersten Substrats, nachdem das dritte Substrat an das III-N-Material angeklebt wurde, um eine Seite des III-N-Materials freizulegen, die zuvor vom ersten Substrat bedeckt war; und Kleben des zweiten Substrats auf die freiliegende Seite des III-N-Materials.
  30. Verfahren nach einem der Ansprüche 27–29, das weiterhin das Entfernen des zweiten Substrats vom III-N-Material aufweist, nachdem die Dicke des III-N-Materials auf die zweite Dicke vergrößert wurde.
  31. GaN-Wafer der ein GaN-Material aufweist, wobei das GaN-Material einen Durchmesser von mindestens 200 mm und eine Dicke von mindestens 10 µm hat.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11201806030SA (en) * 2016-01-20 2018-08-30 Massachusetts Inst Technology Fabrication of a device on a carrier substrate
US10062636B2 (en) * 2016-06-27 2018-08-28 Newport Fab, Llc Integration of thermally conductive but electrically isolating layers with semiconductor devices
US9917156B1 (en) 2016-09-02 2018-03-13 IQE, plc Nucleation layer for growth of III-nitride structures
US10453731B2 (en) * 2016-10-21 2019-10-22 Raytheon Company Direct bond method providing thermal expansion matched devices
WO2019041311A1 (zh) * 2017-09-01 2019-03-07 深圳前海小有技术有限公司 复合衬底及其制备方法以及包括该复合衬底的半导体器件
CN107909931A (zh) * 2017-12-29 2018-04-13 西安智盛锐芯半导体科技有限公司 基于三色条形led芯片的虚拟led显示模组及6倍频显示方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110163323A1 (en) * 1997-10-30 2011-07-07 Sumitomo Electric Industires, Ltd. GaN SINGLE CRYSTAL SUBSTRATE AND METHOD OF MAKING THE SAME
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
US6596377B1 (en) * 2000-03-27 2003-07-22 Science & Technology Corporation @ Unm Thin film product and method of forming
US20040029365A1 (en) * 2001-05-07 2004-02-12 Linthicum Kevin J. Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
DE102005010821B4 (de) * 2005-03-07 2007-01-25 Technische Universität Berlin Verfahren zum Herstellen eines Bauelements
US7365374B2 (en) * 2005-05-03 2008-04-29 Nitronex Corporation Gallium nitride material structures including substrates and methods associated with the same
JP2007326771A (ja) * 2006-05-30 2007-12-20 Sharp Corp 形成方法および化合物半導体ウェハ
TWI334164B (en) * 2006-06-07 2010-12-01 Ind Tech Res Inst Method of manufacturing nitride semiconductor substrate and composite material substrate
US7695389B2 (en) * 2006-06-07 2010-04-13 Brose Fahrzeugteile GmbH & Co. Kommanditgesellschaft, Würzburg Conductive polymer drive for actuating eccentric members of a motor
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
JP2008141187A (ja) * 2006-11-09 2008-06-19 Matsushita Electric Ind Co Ltd 窒化物半導体レーザ装置
JP4458116B2 (ja) * 2007-05-30 2010-04-28 住友電気工業株式会社 エピタキシャル層成長用ｉｉｉ族窒化物半導体層貼り合わせ基板および半導体デバイス
JP5465830B2 (ja) * 2007-11-27 2014-04-09 信越化学工業株式会社 貼り合わせ基板の製造方法
ES2635339T3 (es) * 2008-05-21 2017-10-03 Hewlett-Packard Development Company, L.P. Bus serie de múltiples salidas con detección de ubicación y procedimiento
US8507304B2 (en) * 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
US8648387B2 (en) * 2009-12-30 2014-02-11 Industrial Technology Research Institute Nitride semiconductor template and method of manufacturing the same
JP5938871B2 (ja) * 2010-11-15 2016-06-22 住友電気工業株式会社 ＧａＮ系膜の製造方法
JP2012230969A (ja) * 2011-04-25 2012-11-22 Sumitomo Electric Ind Ltd ＧａＮ系半導体デバイスの製造方法
US9053930B2 (en) * 2012-04-17 2015-06-09 International Business Machines Corporation Heterogeneous integration of group III nitride on silicon for advanced integrated circuits

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