CN104078325B - 厚iii‑n外延的方法和衬底 - Google Patents

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Abstract

本发明提供了制造III‑N衬底的方法。方法包括：把Si衬底接合到支撑衬底，Si衬底具有背向支撑衬底的（111）生长表面；在（111）生长表面把Si衬底减薄到100μm或更小的厚度；以及在Si衬底被减薄之后在Si衬底的（111）生长表面上形成III‑N材料。支撑衬底具有比Si衬底更接近地匹配III‑N材料的热膨胀系数的热膨胀系数。公开了制造III‑N衬底的其它方法以及对应的晶片结构。

Description

厚III-N外延的方法和衬底
技术领域
本申请涉及III-N晶片结构，并且更具体地涉及形成厚III-N晶片结构。
背景技术
作为用于制作器件的半导体材料，GaN提供优于Si的几个出众的特性，诸如更低阈值电压、更低通态电阻（Rdson）、更低寄生电容、更低栅极电阻和更好的FOM（品质因数），从而导致优于Si的极大的性能和尺寸优点。对于作为明显激发因素的这样的优点，在半导体工业中已做出了进行中的广泛努力以改进GaN的晶体品质。例如，GaN通常具有高缺陷密度，其可归因于由生长衬底和GaN外延之间的晶格失配（例如在Si（111）上GaN的情况中为-17%）导致的滑移线。在许多情况（例如功率器件，诸如GaN基HEMT（高电子迁移率晶体管））中，减小由滑移线引起的缺陷密度产生器件性能的改进。除了GaN外延自身，（一个或多个）下层缓冲层也应当具有良好的晶体品质。通过使用相对不昂贵的Si生长衬底，到现在为止已实现了可接受的GaN晶体品质。通过增加所沉积的GaN层的厚度来改进GaN晶体品质。
然而，在Si上生长的GaN的最大厚度受该两种材料之间的热膨胀系数（CTE）中的差限制。依赖于来源，GaN的CTE从5.6*10^-6/K到 6.2*10^-6/K变化。Si具有 2.6*10^-6/K的CTE。GaN的沉积通常在大约1000℃温度（例如针对MOCVD-金属有机化学蒸汽沉积为1000-1200℃）完成。如果所沉积的GaN层被制作得太厚，则其在随后的冷却期间由于由Si的较小CTE引起的严重张应力而破裂。因此在Si上沉积的GaN的最大厚度在6-8µm的范围中。如果需要更厚的GaN层，通常使用更昂贵的衬底，诸如SiC、蓝宝石或非常稀少的（纯）GaN衬底。
发明内容
根据制造III-N衬底的方法的实施例，方法包括：把Si衬底接合到支撑衬底，Si衬底具有背向支撑衬底的（111）生长表面；在（111）生长表面把Si衬底减薄到100μm或更小的厚度；以及在Si衬底被减薄之后在Si衬底的（111）生长表面上形成III-N材料。支撑衬底具有比Si衬底更接近地匹配III-N材料的热膨胀系数的热膨胀系数。
根据半导体晶片结构的实施例，晶片结构包括：衬底；衬底上的Si材料，Si材料具有100μm或更小的厚度以及背向衬底的（111）Si表面；以及III-N材料，在Si材料的（111）Si表面上。衬底具有比Si材料更接近地匹配III-N材料的热膨胀系数的热膨胀系数。
根据制造III-N衬底的方法的另一实施例，方法包括：提供具有第一表面和与第一表面相对的第二表面的第一衬底；在第一衬底的第一表面上形成第一厚度的III-N材料；在III-N材料形成为第一厚度之后去除第一衬底；把第二衬底接合到III-N材料的侧面，第二衬底具有比第一衬底更接近地匹配III-N材料的热膨胀系数的热膨胀系数；以及在第一衬底被去除且第二衬底被接合到III-N材料之后，把III-N材料的厚度增加到大于第一厚度的第二厚度。当III-N材料的厚度从第一厚度增加到第二厚度时，III-N材料的第一厚度足以确保第二衬底对III-N材料的晶体结构没有影响。
根据GaN晶片的实施例，GaN晶片包括GaN材料。GaN材料具有至少200mm的直径和至少10μm的厚度。
通过阅读后面的详细描述，并且通过查看附图，本领域技术人员将认识到附加的特征和优点。
附图说明
图中的部件不一定按比例，相反地，重点放在图示本发明的原理上。此外，在图中，相似的参考数字指定对应的部分。在附图中：
图1A到1C图示了根据实施例的在生长衬底上制造III-N材料的方法的不同阶段期间半导体晶片结构的截面图；
图2A到2E图示了根据第一实施例的在结构化生长衬底上制造III-N材料的方法的不同阶段期间半导体晶片结构的截面图；
图3A到3C图示了根据第二实施例的在结构化生长衬底上制造III-N材料的方法的不同阶段期间半导体晶片结构的截面图；
图4图示了根据第三实施例的用于生长III-N材料的结构化衬底的截面图；
图5A到5C图示了根据第四实施例的在结构化生长衬底上制造III-N材料的方法的不同阶段期间半导体晶片结构的截面图；
图6A到6B图示了根据第五实施例的在结构化生长衬底上制造III-N材料的方法的不同阶段期间半导体晶片结构的截面图；
图7图示了根据第六实施例的用于生长III-N材料的结构化衬底的截面图；
图8图示了根据第七实施例的用于生长III-N材料的结构化衬底的截面图；
图9A到9H图示了根据实施例的在不同阶段中制造III-N材料的方法的不同阶段期间半导体晶片结构的截面图。
具体实施方式
本文中描述的实施例提供良好晶体品质的较厚GaN层（例如10μm或更厚）的沉积。如果需要，本文中描述的相同过程可以产生更薄的GaN层。在每个情况中，不昂贵的衬底（诸如Si）可以用于沉积不同厚度的GaN层。由于在大直径（例如从200mm（所谓的‘8英寸’）到300mm（所谓的‘12英寸’）或甚至更大（诸如450mm（所谓的‘18英寸’））变化）中的广泛可用性，Si衬底尤其受关注。可以使用本文中描述的实施例来实现产生更好器件特性的高晶体品质III-N材料。而且，根据本文中描述的实施例，器件和衬底之间的最大电压不再受限制，这可以是尤其受关注的，因为GaN的出众特性最适合于具有高击穿电压的器件。
接下来描述包括以下步骤的实施例：把针对III-N材料的生长衬底接合到比生长衬底更好地与III-N材料CTE匹配的支撑衬底，以及减薄生长衬底使得薄生长层仅保留为例如大约100μm或更少。薄生长层确定随后沉积的III-N层的晶格并且支撑衬底限制在III-N外延之后的冷却下来期间的应力问题。在一些实施例中，支撑衬底上的生长层可以按有利于随后的III-N外延和/或减小应力的方式被结构化。
图1A到1C图示了根据实施例的制造过程的不同阶段期间半导体晶片结构的对应截面图。根据这个实施例，使用任何适合的已知接合过程如图1A中示出的那样把Si衬底100接合到支撑衬底102。Si衬底100具有背向支撑衬底102的（111）生长表面101（或其它定向），并且衬底100、102具有不同的CTE。使用任何适合的已知减薄过程（诸如湿化学刻蚀、CMP（化学机械抛光）等）如图1B中示出的那样在（111）生长表面101处把Si衬底100减薄到100μm或更小（例如10μm或更小）的厚度（Tthin）。在减薄Si衬底100上III-N材料随后的形成期间发生的热膨胀以支撑衬底102而不是以Si衬底100为主，因为Si衬底100比支撑衬底102显著地薄（并且因此具有更小的体积）。这继而减小III-N材料破裂的可能性，因为支撑衬底102被选择使得支撑衬底102的CTE较好地匹配III-N材料的CTE，或至少比减薄的Si衬底100更接近地匹配III-N材料。
在Si衬底100被减薄之后，使用任何适合的已知过程（诸如MOCVD）如图1C中示出的那样在减薄的Si衬底100的（111）生长表面101上形成III-N材料104（诸如GaN、AlN、InN等）。III-N材料104在随后的冷却期间比较不易破裂，因为支撑衬底102具有比Si衬底100更接近地匹配III-N 104材料CTE的CTE，并且Si衬底100在III-N材料104形成之前被减薄。用这样的III-N生长过程，在产生的III-N材料104中仍然可能出现一些结构损坏（而且Si层中的破裂将被最小化）。为了防止这样的结构损坏的可能发生，减薄的Si衬底100可以在III-N材料104形成之前用有利于III-N外延和/或减小应力的方式被结构化。
图2A到2E图示了根据第一实施例的制造过程的不同阶段期间半导体晶片结构的对应截面图，在该制造过程中Si衬底100在III-N材料104形成之前被结构化。图2A示出了在Si衬底100中、在Si衬底100的背向（111）生长表面101的接合表面103处形成沟槽106之后的Si衬底100。沟槽106可以形成在Si衬底100的有源区和/或切口区（通常还称为划线）中。可以采用任何已知的适合过程（诸如刻蚀）来形成沟槽106。在Si衬底100在接合表面103处被接合到支撑衬底102之前，沟槽106用诸如电介质（例如SiO2）的材料108至少部分地填充。根据这个实施例，材料108填充沟槽160并且还覆盖Si衬底100的接合表面103。替代地，沟槽106可以在接合到支撑衬底102时保持开口并且稍后在III-N沉积之前被填充。
图2B示出了支撑衬底102接合到覆盖Si衬底100的接合表面103的材料108之后的半导体晶片结构。可以使用任何适合的支撑衬底102，只要支撑衬底102具有与匹配Si衬底100的CTE相比更接近地匹配要在Si衬底100上形成的III-N材料104的CTE的CTE。
图2C示出了在Si衬底100的（111）生长表面101处减薄Si衬底100之后的半导体晶片结构。Si衬底100被减薄到100μm或更小（例如10μm或更小）的厚度以限制随后形成的III-N材料104上的应力。根据这个实施例，Si衬底100的减薄导致沟槽106被暴露在（111）生长表面101和接合表面103两者处使得减薄的Si衬底100被分离成Si材料岛110。替代地，沟槽106可以被暴露仅在（111）生长表面101处使得减薄的Si衬底100不完全分离成岛，即减薄的Si衬底100接近接合表面103保持连续。
图2D示出了例如通过基于MOCVD外延横向过生长（ELOG）过程的III-N材料104的沉积期间的半导体晶片结构。III-N材料104（例如具有一个或多个缓冲层的GaN）沉积在减薄的Si衬底100的暴露的（111）生长表面101上。小空隙可以在沟槽106中的介电材料108上形成。III-N材料104继续在Si岛110上垂直和水平（横向）双向生长，如通过图2D中示出的不同尺寸的矩形框图示的那样。虽然图2D为了易于图示而示出了仅在一个岛110上方的生长，但是III-N材料104毫无疑问地在所有Si岛110上方以这种方式生长。
图2E示出了III-N材料104在减薄的Si衬底100上沉积到任何期望的厚度（例如10μm或更厚）之后的半导体晶片结构。在III-N材料104形成期间发生的热膨胀以更厚的支撑衬底102而不是减薄的Si衬底100为主。在III-N材料104的沉积之前减薄Si衬底100与形成在减薄的Si衬底100中的沟槽结构106一起减小III-N材料104破裂的可能性，因为支撑衬底102的CTE比减薄的Si衬底100更接近于III-N材料104的CTE。导致III-N材料104的大多数滑移线倾向于被设置在Si岛110上方而不在沟槽106上方。照此，Si岛110上方的III-N材料104的第一区112具有比沟槽106上方的III-N材料104的第二区114更高的滑移线密度。器件可以形成在III-N材料104的第二区114（即具有更低滑移线密度的区）中以确保更好的器件性能。在这种情况中，形成比Si岛110更宽的沟槽106将是有益的。然而对于与III-N层104的厚度相比较薄的层，形成比沟槽106宽的Si岛110产生更好的平面度。
图3A到3C图示了根据第二实施例的制造过程的不同阶段期间半导体晶片结构的对应截面图，在该制造过程中在III-N材料104形成之前结构化Si衬底100。图3A示出了在Si衬底100中、在衬底100的背向（111）生长表面101的接合表面103处形成沟槽106之后的Si衬底100，填充沟槽106的材料108从Si衬底100的接合表面103被去除，并且在材料108从接合表面103去除之后，附加（可选的）Si 116例如通过外延形成在Si衬底100的接合表面103处。如果提供可选的附加Si层116，沟槽106中的材料108在所有侧面被Si包围，并且接合到Si衬底100的支撑衬底102通过附加Si层116与沟槽106中的材料108分离，如图3A示出的那样。
图3B示出了在Si衬底100的（111）生长表面101处减薄Si衬底100之后的半导体晶片结构。在（111）生长表面101处把Si衬底100减薄到100μm或更小（例如10μm或更小）的厚度。根据这个实施例，Si衬底100的减薄导致沟槽106仅被暴露在（111）生长表面101处，使得（如果生长可选的Si层116）Si衬底100在减薄之后不被分离成Si材料岛。这样的结构通过在沟槽形成之后附加Si层116的生长来实现。
图3C示出了例如通过MOCVD在减薄的Si衬底100上形成达任何期望厚度（例如10μm或更厚）的III-N材料104之后的半导体晶片结构。这个实施例非常适合于准垂直器件，即具有电流路径的器件，该电流路径具有如由图3C中箭头表示的横向组成部分和垂直组成部分。这样的器件具有控制下层沟道的栅极118和由沟道分隔开的两个端子120、122。装置的任一个端子120、122（即源极或漏极）延伸到下层减薄的Si衬底100，Si衬底100可以被掺杂使得减薄的Si衬底100是导电的。根据这个实施例，因为填充沟槽106的绝缘材料108先前从Si衬底100的接合表面103被去除，所以电流路径继续无阻碍地到掺杂的Si衬底100。
图4图示了第三实施例，其中在III-N材料104沉积之前，减薄的Si衬底100中的沟槽106没有用任何材料填充。照此，当III-N材料104在（111）生长表面101上开始形成时，沟槽106在Si衬底100的（111）生长表面101处保持开口。沟槽106可以一直被刻蚀到下层支撑衬底102以形成彼此完全分离的Si岛（管芯）。在随后的高温MOCVD处理以形成III-N材料104期间，仅存在个体岛（管芯）应力且不存在整个晶片应力。这继而导致更小的晶片弓度并且因此可以使用更厚的Si衬底100来支撑III-N材料104的生长。当然，更小的晶片弓度具有多个益处：更小的破裂风险；更容易处理等。
图5A到5C图示了根据第四实施例的在制造过程的不同阶段期间半导体晶片结构的对应截面图，在该制造过程中在III-N材料104形成之前结构化Si衬底100。图5A示出了在Si衬底100中在接合表面103处形成沟槽106且用材料108填充沟槽106之后的Si衬底100。根据这个实施例，沟槽106的宽度（WT）大于沟槽106之间的Si岛110的宽度（WSi）并且沟槽106用诸如SiO2的介电材料108填充。介电填充沟槽106比插入在沟槽106之间的窄Si岛110宽。这样的结构非常适合于基于MOCVD的ELOG。
图5B示出了在Si岛110的（111）生长表面101上III-N材料104的ELOG期间的半导体晶片结构。图5B中的不同尺寸的矩形框表示在ELOG过程的不同阶段III-N材料104的横向生长。III-N材料104最终在宽介电填充沟槽106上方生长。
图5C示出了III-N材料104完全形成之后的半导体晶片结构。如本文中先前解释的，由外延横向过生长过程产生的III-N材料104中的大多数滑移线设置在Si岛110上方而不是介电填充沟槽106上方。因此，在图5C中由虚线框表示的有源器件区可以形成在滑移线密度较低的、设置在介电填充沟槽106上方的III-N材料104的区114中。Si岛110上方的III-N材料104的区112可以例如用作器件隔离区或用作稍后用于分离管芯的无源区。
图6A和6B图示了根据第五实施例的制造过程的不同阶段期间半导体晶片结构的对应截面图，在该制造过程中在III-N材料104形成之前结构化Si衬底100。图6A示出了Si衬底100中的沟槽106用至少两种不同材料124、126填充之后的晶片结构。例如，沟槽106可以用第一电介质124（诸如SiO2）部分地填充并且然后用不同的材料126（例如提供附加应力减小/调节或是导电的且在结构的相对侧面之间提供接触点的材料）完全填充。在图6A中示出的实施例中，沟槽106的内部用导电材料126（诸如掺杂的Si或金属，诸如W、T、TiN、金属合金等）填充以形成低欧姆接触，包围内部的沟槽106的外部用电绝缘材料124填充。
图6B示出了在Si衬底100的（111）生长表面101上形成III-N材料104之后的结构。可以在III-N材料104中形成如由图6B中示出的栅极、漏极和源极端子118、120、122表示的那样的准垂直器件。在这种情况中，源极122端子通过III-N材料104延伸到沟槽106的导电内部126。沟槽106的传导内部126在源极端子122和下层衬底100之间提供电流路径，下层衬底100可以重掺杂以确保良好的电连接。漏极端子120可以改为代替源极端子122经由沟槽106的传导内部126电连接到掺杂的Si衬底100。
图7图示了根据第六实施例的在Si衬底100上形成III-N材料104之前结构化Si衬底100的截面图。材料108通过衬里每个沟槽106的侧壁和顶部使得沟槽106被封闭来部分填充Si衬底100中的沟槽106。沟槽106的封闭的内部107用气体填充。III-N材料104在Si衬底100的暴露部分上沿（111）生长表面101生长，最终在封闭的沟槽106上方生长。
图8图示了根据第七实施例的在Si衬底100上形成III-N材料104之前结构化Si衬底100的截面图。图8中示出的实施例类似于图7中示出的实施例，然而衬里沟槽106侧壁的材料108不封闭沟槽106。相反地，在III-N形成过程期间在Si衬底100的（111）生长表面101处沟槽106保持开口。
根据每个先前描述的实施例，提供了包括以下各项的半导体晶片结构：衬底、衬底上的Si材料、具有100μm或更小厚度和背向衬底的（111）Si表面的Si材料、以及Si材料的（111）Si表面上的III-N材料。Si材料可以被结构化或不结构化。衬底具有比Si材料更接近地匹配III-N材料的CTE的CTE。在随后用于在III-N材料中制作器件期间衬底可以被去除或保留在原地。根据上面描述的实施例，III-N材料可以生长到任何期望的厚度。在一个实施例中，III-N材料是GaN并且GaN材料具有至少200mm的直径和至少10μm的厚度。这样的晶片结构可以例如用于GaN上GaN（GaN-on-GaN）外延。另外，先前描述的实施例中的几个示出了过生长电介质。替代地，可以提供更大面积，其中电介质被暴露，以便即使在过生长之后也存在能够用作对齐标志的显著的拓扑。
接下来描述包括使用两个单独的沉积阶段来形成期望最终厚度的III-N层的实施例。在第一沉积阶段中，使用适合于生长III-N材料（诸如GaN）的薄层的生长晶片（例如可以使用Si晶片）。在第一沉积阶段之后生长晶片被去除并且由新衬底代替。新衬底具有比原始生长晶片更接近地匹配III-N材料的CTE（例如具有高Ge含量的SiGe晶片或BeO可以用作第二衬底）。用这种方式，在完成多个阶段的沉积过程之后结构冷却下来时避免III-N材料的破裂。III-N材料在第一沉积阶段中生长得足够厚使得在第二沉积阶段期间第二衬底对GaN的晶体品质没有影响。
图9A到图9H图示了根据实施例的双阶段III-N沉积制造过程的不同阶段期间的半导体晶片结构的对应截面图。图9A示出了在第一厚度（T1）的III-N材料202例如通过MOCVD形成在生长衬底200的第一表面201上之后具有第一和第二相对表面201、203的第一（生长）衬底200。可以形成任何适合的III-N材料202，诸如GaN、AlN、InN等和/或其组合。III-N材料202仅需要足够厚以在随后的接合过程期间机械稳定。在第一沉积阶段中逐渐改进晶体品质的步骤是不必要的。例如，缓冲或种子层的沉积作为初始III-N材料202可以是足够的。在第二沉积阶段中可以采取晶体品质优化步骤。
在一个实施例中，III-N材料202是GaN，生长衬底200是Si晶片，并且GaN 202（包括和缓冲层，诸如AlN）被沉积在Si晶片200的（111）表面201（或其它定向）上。图9A包括分解图，该分解图示出沉积在Si晶片200上的GaN材料202（具有一个或多个缓冲层）。GaN材料202的生长方向由图9A中的朝向上的箭头表示。如图9A的分解图中描绘的那样，GaN 202的每个层包括氮（N）原子下层和镓（Ga）原子上层。用于MOCVD的普通定向在图9A中示出。然而，例如通过使用MBE（分子束外延），定向可以翻转。在每种情况中，初始III-N材料202的最大厚度由III-N材料202和生长衬底200的不同CTE限制。III-N材料202的晶体品质随增加的厚度改进，然而，如果在第一沉积阶段中III-N材料202生长得太厚，在后沉积冷却期间在III-N材料202中可能发生破裂。
图9B示出了在第二（临时）衬底204接合到III-N材料202的生长侧面205之后的半导体晶片结构。临时衬底204被提供用于翻转III-N材料202使得原始生长侧面205（即在GaN的情况中具有Ga原子的层）在第二沉积阶段期间最终被暴露。照此，可以使用任何衬底，因为临时衬底204仅提供机械翻转功能。例如，可以使用玻璃晶片或者甚至Si晶片，因为临时衬底204可以重复使用。临时衬底204可以是除了晶片的某物，诸如III-N材料202上稳定层的厚沉积。如果III-N材料202的另一（非生长）侧面207（例如在GaN的情况中具有N原子的层）足够用于外延沉积，那么可以排除临时衬底204。临时衬底204可以接合或沉积在III-N材料202的生长侧面205上。
图9C示出了在Si生长晶片的情况中例如通过湿化学刻蚀去除生长衬底200之后的半导体晶片结构。代替或另外地，可以使用其它去除过程，例如诸如CMP（化学机械抛光）。
图9D示出了在结构被翻转使得临时衬底204在III-N材料202之下之后的半导体晶片结构。在翻转之后，III-N材料202的非生长侧面207（再次例如在GaN的情况中具有N原子的层）被暴露在结构的顶侧。
图9E示出了第三（支撑）衬底206在III-N材料202的非生长侧面207处被接合到III-N材料202之后的半导体晶片结构。支撑衬底206具有比原始生长衬底200更接近地匹配III-N材料202的CTE的CTE。支撑衬底206可以接合或沉积在III-N材料202上。支撑衬底206在第二沉积阶段期间将在III-N材料下方，足够稳定以耐受外延过程，并且具有与III-N材料202类似的CTE。在一个实施例中，支撑衬底206是锗（Ge）晶片。锗具有6.0E-6/K的CTE（GaN具有5.6E-6/K的CTE），并且比Si衬底（其具有2.6E-6/K的CTE）允许更厚的层。还可以使用GaAs 晶片（GaAs具有6.2*10^-6/K的 CTE）。依赖于外延温度，Ge或GaAs支撑晶片206可以与Si形成合金以使晶片206更加热稳定，虽然这样做减小支撑衬底206的整体CTE。
对于在较低温度的沉积，可以使用纯Ge。通过选择合适的合金，CTE甚至可以更好地匹配III-N材料202。可以例如通过密封支撑衬底206免于外扩散或掺杂支撑衬底206以减小电阻来控制支撑衬底206。只要到III-N材料202的接合足够好以耐受第二沉积阶段期间的随后的外延，就可以采用这样的控制。不必一定使用单个晶体晶片作为支撑衬底206。还可以使用其它类型的支撑衬底206，诸如SiGe或BeO，并且依赖于要形成的III-N材料202的类型。在每种情况中，支撑衬底206的晶格结构是不重要的，因为III-N材料202在第一沉积阶段中被制作得足够厚使得支撑衬底206的晶体结构在第二沉积阶段期间不影响III-N材料202。
图9F示出了在临时衬底204被去除并且半导体晶片结构被翻转使得支撑衬底206在III-N材料202之下之后的半导体晶片结构。在翻转之后，III-N材料202的原始生长侧面205（例如在GaN的情况中具有Ga原子的层）被暴露在结构的顶侧。
图9G示出了在第二沉积阶段期间III-N材料202的厚度例如通过MOCVD增加到比第一（初始）厚度（T1）大的第二厚度（T2）之后的半导体晶片。在第一沉积步骤期间实现的III-N材料202的第一厚度T1足以确保在第二沉积阶段期间随着III-N材料202的厚度增加支撑衬底206对III-N材料202的晶体结构没有影响。照此，III-N材料202可以生长为如期望的一样厚。III-N材料202可以被制作为足够厚以具有期望的晶体品质、到衬底206的击穿电压、或者甚至在不具有支撑衬底206的情况下机械稳定。如果最终的器件需要（例如出于电的原因），可以使用（一个或多个）进一步的接合以把III-N材料202与另一衬底组合。
第二沉积可以直接在III-N材料202上，导致非常好的晶体品质。由于所有接合，可以执行清理/表面准备步骤。根据这个实施例，新层208在与在第一沉积阶段期间形成的初始层210相同的方向上生长。这对于III-N半导体是尤其有利的。
然而，通过省略临时衬底204且移除图9B到9D中示出的翻转步骤，III-N材料202的新层208可以在相反方向上生长。对于电器件仍然使用III-N材料202的原始生长侧面205可能是必要的，例如在水平器件中需要避免到衬底的击穿的情况中。在这种情况中，第二外延在较差晶体品质的区中开始生长。因此需要生长与第一外延期间大约相同的厚度以在表面上达到相同的缺陷密度。因为第二外延不受益于第一外延，所以第一外延可以非常短。在每种情况中，支撑衬底206的CTE足够接近于III-N材料202的CTE以便在后沉积冷却期间在III-N材料202中很少或没有破裂发生。如果III-N材料202的第二层210的沉积足够厚而机械稳定，则可以通过任何适合的手段（诸如湿化学刻蚀、CMP等）完全去除支撑衬底206。
图9H示出了在支撑衬底206从III-N材料202去除之后并且在III-N材料202的厚度增加到第二厚度T2之后的半导体晶片结构。根据本文中描述的实施例，III-N材料202可以生长到任何期望的厚度。在一个实施例中，III-N材料202是GaN并且GaN材料202具有至少200mm的直径（D）和至少10μm的厚度（T2）。这样的晶片结构可以用于例如GaN上GaN（GaN-on-GaN）外延。
为了简化描述，空间相对术语（诸如“下方”、“之下”、“下”、“上方”、“上”等）用于解释一个元件相对于第二元件的放置。这些术语意图包含加之与图中描述的定向不同的定向的器件不同定向。另外，诸如“第一”、“第二”等术语也用于描述各个元件、区、区段等，并且也不意图限制。贯穿本描述，相似的术语指代相似的元件。
如本文中使用的，术语“具有”、“含有”、“包括”、“包含”等是开放术语，其指示所述元件或特征的存在，但是不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外清楚地指明。
考虑到变化和应用的上面的范围，应当理解的是，本发明不由前面的描述限制，也不由附图限制。相反地，本发明仅由所附的权利要求及其法律等同物限制。

Claims (26)

1.一种制造III-N衬底的方法，所述方法包括：
把Si衬底接合到支撑衬底，所述Si衬底具有背向所述支撑衬底的（111）生长表面；
在所述（111）生长表面把所述Si衬底减薄到100μm或更小的厚度；以及
在所述Si衬底被减薄之后在所述Si衬底的所述（111）生长表面上形成III-N材料，
其中所述支撑衬底具有比所述Si衬底更接近地匹配所述III-N材料的热膨胀系数的热膨胀系数；
进一步包括：在所述Si衬底中在所述衬底的背向所述（111）生长表面的接合表面处形成多个沟槽，其中在形成所述沟槽之后所述Si衬底在所述接合表面处被接合到所述支撑衬底；
其中对所述Si衬底的所述减薄使所述沟槽暴露在所述（111）生长表面处，使得所述Si衬底被分离成Si材料岛，其中所述Si材料岛上方的III-N材料的第一区具有比所述沟槽上方的III-N材料的第二区更高的滑移线密度。
2.根据权利要求1的方法，进一步包括：在所述Si衬底在所述接合表面处被接合到所述支撑衬底之前用材料至少部分地填充所述沟槽。
3.根据权利要求2的方法，其中至少部分地填充所述沟槽的所述材料是介电材料，所述介电材料还覆盖所述Si衬底的所述接合表面，并且其中所述支撑衬底被接合到覆盖所述Si衬底的所述接合表面的所述介电材料。
4.根据权利要求2的方法，进一步包括：从所述Si衬底的所述接合表面去除所述材料，其中在所述材料从所述接合表面被去除之后，所述支撑衬底被接合到所述Si衬底的所述接合表面。
5.根据权利要求4的方法，进一步包括：在所述材料从所述接合表面被去除之后在所述Si衬底的所述接合表面上形成附加Si，使得所述沟槽中的所述材料在所有侧面被Si包围，其中在所述附加Si被沉积在所述Si衬底的所述接合表面上之后所述支撑衬底被接合到所述Si衬底，使得所述支撑衬底与所述沟槽中的所述材料通过所述附加Si分离。
6.根据权利要求1的方法，其中所述沟槽比所述沟槽之间的所述Si材料宽。
7.根据权利要求6的方法，进一步包括：用介电材料填充所述沟槽，其中所述III-N材料通过外延横向过生长过程来形成，并且由所述外延横向过生长过程产生的所述III-N材料中的大多数滑移线设置在Si而不是所述沟槽上方。
8.根据权利要求2的方法，其中所述沟槽用至少两种不同的材料填充。
9.根据权利要求8的方法，其中所述沟槽的内部用导电材料填充，并且包围所述内部的所述沟槽的外部用电绝缘材料填充。
10.根据权利要求2的方法，其中所述材料通过衬里所述沟槽的侧壁和顶部来部分填充所述沟槽，使得所述沟槽被封闭并且所述沟槽的内部用气体填充。
11.根据权利要求1的方法，其中当所述III-N材料开始在所述（111）生长表面上形成时所述沟槽在所述Si衬底的所述（111）生长表面处是开口的。
12.根据权利要求1的方法，其中所述III-N材料至少10μm厚。
13.一种半导体晶片结构，包括：
衬底；
Si材料，在所述衬底上，所述Si材料具有100μm或更小的厚度以及背向所述衬底的（111）表面；以及
III-N材料，在所述Si材料的所述（111）表面上，
其中所述衬底具有比所述Si材料更接近地匹配所述III-N材料的热膨胀系数的热膨胀系数，
进一步包括从所述（111）表面延伸到所述Si材料中的多个沟槽，其中所述沟槽把所述Si材料分段成通过所述沟槽彼此分离的Si材料岛，其中所述Si材料岛上方的III-N材料的第一区具有比所述沟槽上方的III-N材料的第二区更高的滑移线密度。
14.根据权利要求13的半导体晶片结构，其中所述Si材料具有10μm或更小的厚度。
15.根据权利要求13的半导体晶片结构，其中所述III-N材料包括GaN并且具有至少10μm的厚度。
16.根据权利要求13的半导体晶片结构，其中所述沟槽用材料填充。
17.根据权利要求16的半导体晶片结构，其中所述材料是电介质。
18.根据权利要求13的半导体晶片结构，其中所述衬底通过Si附加层与所述沟槽的底部分离。
19.根据权利要求13的半导体晶片结构，其中所述沟槽比所述沟槽之间的所述Si材料宽。
20.根据权利要求13的半导体晶片结构，其中所述沟槽用至少两种不同的材料填充。
21.根据权利要求20的半导体晶片结构，其中所述沟槽的内部用导电材料填充，并且包围所述内部的所述沟槽的外部用电绝缘材料填充。
22.一种制造III-N衬底的方法，所述方法包括：
提供具有第一表面和与第一表面相对的第二表面的第一衬底；
在第一衬底的第一表面上形成第一厚度的III-N材料；
在所述III-N材料形成为第一厚度之后把临时衬底接合到所述III-N材料的生长侧面并且去除第一衬底，其中所述临时衬底被提供用于翻转所述III-N材料；
把第二衬底接合到所述III-N材料的侧面，第二衬底具有比第一衬底更接近地匹配所述III-N材料的热膨胀系数的热膨胀系数；以及
在第一衬底被去除且第二衬底被接合到所述III-N材料之后，把所述III-N材料的厚度增加到大于第一厚度的第二厚度，当所述III-N材料的厚度从第一厚度增加到第二厚度时，第一厚度足以确保第二衬底对所述III-N材料的晶体结构没有影响。
23.根据权利要求22的方法，其中第一衬底包括Si，第一衬底的第一表面是（111）Si表面，并且所述III-N材料包括GaN以及形成在所述（111）Si表面上的一个或多个缓冲层。
24.根据权利要求22的方法，其中把第二衬底接合到所述III-N材料的暴露侧面包括：
把第三衬底接合到所述III-N材料的背向第一衬底的侧面；
在第三衬底被接合到所述III-N材料之后去除第一衬底以暴露先前由第一衬底覆盖的所述III-N材料的侧面；以及
把第二衬底接合到所述III-N材料的所述暴露侧面。
25.根据权利要求22的方法，进一步包括在所述III-N材料的厚度增加到第二厚度之后从所述III-N材料去除第二衬底。
26.一种包括GaN材料的GaN晶片，所述GaN材料具有至少200mm的直径和至少10μm的厚度，其中所述GaN晶片根据权利要求22-25中任一项所述的方法制造。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7201141B2 (ja) * 2016-01-20 2023-01-10 マサチューセッツ インスティテュート オブ テクノロジー キャリア基板上のデバイスの製造
US10062636B2 (en) * 2016-06-27 2018-08-28 Newport Fab, Llc Integration of thermally conductive but electrically isolating layers with semiconductor devices
US9917156B1 (en) 2016-09-02 2018-03-13 IQE, plc Nucleation layer for growth of III-nitride structures
US10453731B2 (en) * 2016-10-21 2019-10-22 Raytheon Company Direct bond method providing thermal expansion matched devices
WO2019041311A1 (zh) * 2017-09-01 2019-03-07 深圳前海小有技术有限公司 复合衬底及其制备方法以及包括该复合衬底的半导体器件
CN107909931A (zh) * 2017-12-29 2018-04-13 西安智盛锐芯半导体科技有限公司 基于三色条形led芯片的虚拟led显示模组及6倍频显示方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110163323A1 (en) * 1997-10-30 2011-07-07 Sumitomo Electric Industires, Ltd. GaN SINGLE CRYSTAL SUBSTRATE AND METHOD OF MAKING THE SAME
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
US6596377B1 (en) * 2000-03-27 2003-07-22 Science & Technology Corporation @ Unm Thin film product and method of forming
US20040029365A1 (en) * 2001-05-07 2004-02-12 Linthicum Kevin J. Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
DE102005010821B4 (de) * 2005-03-07 2007-01-25 Technische Universität Berlin Verfahren zum Herstellen eines Bauelements
US7365374B2 (en) * 2005-05-03 2008-04-29 Nitronex Corporation Gallium nitride material structures including substrates and methods associated with the same
JP2007326771A (ja) * 2006-05-30 2007-12-20 Sharp Corp 形成方法および化合物半導体ウェハ
TWI334164B (en) * 2006-06-07 2010-12-01 Ind Tech Res Inst Method of manufacturing nitride semiconductor substrate and composite material substrate
US7695389B2 (en) * 2006-06-07 2010-04-13 Brose Fahrzeugteile GmbH & Co. Kommanditgesellschaft, Würzburg Conductive polymer drive for actuating eccentric members of a motor
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
JP2008141187A (ja) * 2006-11-09 2008-06-19 Matsushita Electric Ind Co Ltd 窒化物半導体レーザ装置
JP4458116B2 (ja) * 2007-05-30 2010-04-28 住友電気工業株式会社 エピタキシャル層成長用ｉｉｉ族窒化物半導体層貼り合わせ基板および半導体デバイス
JP5465830B2 (ja) * 2007-11-27 2014-04-09 信越化学工業株式会社 貼り合わせ基板の製造方法
EP2927815B1 (en) * 2008-05-21 2017-07-05 Hewlett-Packard Development Company, L.P. Multi-drop serial bus with location detection and method
US8507304B2 (en) * 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
US8648387B2 (en) * 2009-12-30 2014-02-11 Industrial Technology Research Institute Nitride semiconductor template and method of manufacturing the same
JP5938871B2 (ja) * 2010-11-15 2016-06-22 住友電気工業株式会社 ＧａＮ系膜の製造方法
JP2012230969A (ja) * 2011-04-25 2012-11-22 Sumitomo Electric Ind Ltd ＧａＮ系半導体デバイスの製造方法
US9053930B2 (en) * 2012-04-17 2015-06-09 International Business Machines Corporation Heterogeneous integration of group III nitride on silicon for advanced integrated circuits

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