ES2635339T3 - Bus serie de múltiples salidas con detección de ubicación y procedimiento - Google Patents
Bus serie de múltiples salidas con detección de ubicación y procedimiento Download PDFInfo
- Publication number
- ES2635339T3 ES2635339T3 ES15168920.5T ES15168920T ES2635339T3 ES 2635339 T3 ES2635339 T3 ES 2635339T3 ES 15168920 T ES15168920 T ES 15168920T ES 2635339 T3 ES2635339 T3 ES 2635339T3
- Authority
- ES
- Spain
- Prior art keywords
- data
- voltage
- slave
- slave device
- master device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
- Debugging And Monitoring (AREA)
Abstract
Un dispositivo esclavo (110) para ser conectado a un dispositivo maestro (112) por un bus serie de múltiples salidas que tiene una línea de datos (118), comprendiendo el dispositivo esclavo (110): una posición de memoria que contiene una secuencia de bits que incluye al menos un bit cero; caracterizado por circuitería que, en respuesta a recibir un comando de lectura del dispositivo maestro (112), transmite la secuencia de bits en la línea de datos.
Description
5
10
15
20
25
30
35
40
45
50
DESCRIPCION
Bus serie de multiples salidas con deteccion de ubicacion y procedimiento Antecedentes
La presente descripcion se refiere, en general, a sistemas que tienen dispositivos modulares interconectados a un dispositivo digital que utiliza protocolos de bus serie. A menudo, es deseable detectar la ubicacion ffsica de los dispositivos que estan conectados a lo largo de un bus serie. Esto puede ser deseable cuando se pretende que diferentes dispositivos ocupen una determinada posicion ffsica designada a lo largo del bus serie.
Algunos dispositivos que estan configurados para conectarse a un bus serie pueden considerarse dispositivos "inteligentes", e incluyen un microcontrolador y sistemas integrados asociados para determinar la ubicacion del dispositivo en el bus. Sin embargo, otros dispositivos que estan configurados para conectarse a un bus serie de multiples salidas se consideran dispositivos "mudos", sin un microcontrolador u otro sistema para determinar de forma independiente su ubicacion ffsica. Sin embargo, puede ser deseable determinar la ubicacion ffsica de estos tipos de dispositivos mudos en el bus. Por ejemplo, en un sistema de impresion con dispositivos de suministro de tinta habilitados para memoria no volatil conectados a un bus serie, puede ser deseable detectar si se han desinstalado o intercambiado cartuchos de tinta espedficos, lo que podna causar la mezcla de tinta. Dicho suministro de tinta y otros dispositivos de bus serie similares normalmente no incluyen un microcontrolador y los circuitos adicionales necesarios para determinar su propia ubicacion, y proporcionar los mismos agregana complejidad y coste a los dispositivos.
Otros enfoques para detectar la ubicacion ffsica de dispositivos mudos a lo largo de un bus serie que se han utilizado implican una codificacion mecanica o un cableado adicional. Estos enfoques tienden a anadir complejidad mecanica y electrica y coste a dichos sistemas.
La publicacion de la solicitud de patente de EE.UU. N° 2005/0132114 describe una interfaz de dos hilos en la que, tras determinar que se ha de realizar una operacion en un componente esclavo, un componente maestro transmite, al menos, una porcion de una trama correspondiente al componente esclavo a traves del cable de datos. La publicacion de la solicitud de patente de EE.UU. N° 2006/0200604 describe un sistema para identificar dinamicamente direcciones de dispositivos acoplados a un bus de circuito integrado.
Breve descripcion de los dibujos
Varias caractensticas y ventajas de la presente descripcion resultaran evidentes a partir de la descripcion detallada que sigue, tomada en conjuncion con los dibujos adjuntos que, juntos, ilustran, a modo de ejemplo, caractensticas de la presente descripcion, y en los que:
la figura 1 es un diagrama esquematico de una realizacion de un sistema de bus serie que esta configurado para la deteccion de ubicacion de dispositivos mudos segun la presente descripcion;
la figura 2 es un diagrama de flujo que muestra las etapas logicas en una realizacion de un procedimiento para detectar la ubicacion de dispositivos en un bus serie segun la presente descripcion;
la figura 3 es un diagrama de dos secuencias de lectura de datos alternativas que se pueden usar segun una realizacion de un procedimiento para detectar la ubicacion de dispositivos en un bus serie segun la presente descripcion;
la figura 4 es un grafico de tension en funcion de la direccion de un dispositivo esclavo, que muestra una curva de respuesta monotona que indica la colocacion correcta de dispositivos a lo largo de una realizacion de un bus serie que tiene un sistema de deteccion de ubicacion segun la presente descripcion; y
la figura 5 es un grafico de tension en funcion de la direccion de un dispositivo esclavo, que muestra una curva de respuesta irregular que indica la colocacion incorrecta de dispositivos a lo largo de una realizacion de un bus serie que tiene un sistema de deteccion de ubicacion segun la presente descripcion.
Descripcion detallada
Se hara ahora referencia a realizaciones a modo de ejemplo ilustradas en los dibujos, y se usara un lenguaje espedfico en la presente memoria para describir las mismas. Sin embargo, se entendera que no se pretende limitar el alcance de la presente descripcion. Las alteraciones y modificaciones adicionales de las caractensticas ilustradas en la presente memoria, y las aplicaciones adicionales de los principios ilustrados en la presente memoria, que se le ocurrinan a un experto en la tecnica relevante y que estuviera en posesion de esta descripcion, deben ser consideradas dentro del alcance de esta descripcion.
Como es bien conocido, un bus serie es un subsistema que transfiere datos entre un dispositivo digital maestro, tal como un ordenador o un microcontrolador, a un grupo de componentes que estan conectados en serie al bus. Los primeros buses de ordenadores eran literalmente cables electricos paralelos con multiples conexiones, pero el
5
10
15
20
25
30
35
40
45
50
55
termino se usa ahora para cualquier disposicion ffsica que proporcione la misma funcionalidad logica. Los buses informaticos modernos pueden utilizar conexiones tanto en paralelo como en serie de bits, y pueden estar cableados en una topologfa de multiples salidas (electricamente en paralelo) o en cadena de margarita, o conectarse mediante concentradores conmutados, como en el caso de un bus serie universal (USB). Un bus serie puede conectar logicamente varios perifericos a traves del mismo conjunto de cables y transmite datos a los dispositivos en serie, es decir, enviando datos de un bit cada vez, de forma secuencial. Esto contrasta con la comunicacion en paralelo, en la que todos los bits de cada sfmbolo se envfan juntos. Cada bus serie define su conjunto de conectores para conectar ffsicamente dispositivos, tarjetas o cables juntos. Los buses de ordenador en serie son cada vez mas comunes, ya que una tecnologfa mejorada les permite transferir datos a velocidades mas altas.
Como se ha indicado anteriormente, puede ser deseable detectar la ubicacion ffsica de un dispositivo residente en un bus serie de multiples salidas en el que el propio dispositivo no tiene un sistema para determinar de forma independiente su ubicacion. Ventajosamente, se ha desarrollado un sistema y un procedimiento para detectar la ubicacion de dispositivos ffsicos en un bus serie de multiples salidas que diferencia los dispositivos electronicamente y no aumenta el numero de cables en el bus. Un diagrama esquematico de una realizacion de un bus serie se muestra en la figura 1. Este bus incluye multiples dispositivos esclavos 110a-d (etiquetados A1-A4) que estan conectados a un dispositivo maestro 112 en el bus serie. El dispositivo maestro puede ser cualquier tipo de microcontrolador, tal como un ASIC digital. Se proporciona potencia a cada dispositivo esclavo desde la fuente de alimentacion del dispositivo a traves de una fuente de tension 115 (por ejemplo, a un nivel de 3,3 V) conectada entre una lmea electrica 114 y una lmea de tierra 116. Cada dispositivo esclavo 110 incluye un circuito de memoria no volatil 130, que puede almacenar informacion tal como la direccion digital para el dispositivo esclavo, un bit de identificacion, etc.
Los dispositivos esclavos estan todos conectados en serie con una lmea de datos 118 y una lmea de senal de reloj 120, que tambien estan interconectadas al dispositivo maestro 112. Una tension de datos V (por ejemplo, 3,3 V) se proporciona en la lmea de datos 118 entre una fuente de tension de datos 119 y la lmea de tierra 116. En la lmea de datos 118 se incluye una resistencia 122 de elevacion para mantener la lmea de datos en un estado logico alto cuando el bus esta inactivo.
El bus serie mostrado en la figura 1 es un tipo de bus serie I2C. Un bus I2C (Circuito inter-integrado - Inter-Integrated Circuit) proporciona un enlace de comunicacion entre los circuitos integrados. Un bus I2C normalmente consta de 2 cables activos y una conexion a tierra. Los cables activos, denominados DATA (Datos) y CLK (Reloj - CLOCK), son inicialmente bidireccionales. Cada dispositivo conectado al bus tiene su propia direccion unica, y puede ser un receptor y/o transmisor, dependiendo de la funcionalidad de los dispositivos. En la realizacion de la figura 1, los dispositivos esclavos no tienen la capacidad de iniciar la transferencia de datos.
En funcionamiento, el dispositivo maestro emitira primero un comando START, que actua como una senal de "atencion" a todos los dispositivos esclavos conectados. El dispositivo maestro enviara entonces un byte que incluye la direccion del dispositivo al que el maestro desea acceder, y un bit que proporciona una indicacion de si el acceso es una operacion de lectura o escritura.
Despues de recibir el byte de direccion, todos los dispositivos esclavos lo compararan con su propia direccion. Si no coincide, el dispositivo esclavo simplemente esperara hasta que el bus sea liberado por una condicion STOP posterior, iniciada por el dispositivo maestro. Sin embargo, si la direccion coincide, la circuitena del dispositivo esclavo producira una senal de respuesta de acuse de recibo (ACK), que se devuelve en la lmea DATA.
Una vez que el maestro recibe la senal de acuse de recibo, puede comenzar a transmitir o recibir DATOS hacia o desde el dispositivo esclavo. Los expertos en la tecnica estaran familiarizados con los procedimientos de control de sincronizacion de reloj y transferencia de datos que rigen la transferencia de datos en un bus I2C. Cuando todo este terminado, el dispositivo maestro emitira una condicion STOP, que es una senal de que el bus ha sido liberado y que los dispositivos esclavos conectados pueden esperar que otra transmision comience en cualquier momento.
Un bus I2C puede permitir que mas de un dispositivo este activo al iniciar las transferencias de datos. Ese es el caso en la realizacion de la figura 1. En una operacion ffpica, se proporcionan senales de reloj y senales de datos en serie desde el dispositivo maestro 112 a traves de la lmea de senal de reloj 120 y la lmea de datos 118, mientras que la tension de funcionamiento para los dispositivos esclavos se proporciona entre la lmea de fuente de tension 114 y la lmea de tierra 116. Estas cuatro lmeas son los conductores comunes en esta realizacion de un bus serie I2C. Sin embargo, los dispositivos esclavos 110 son dispositivos mudos, como se ha explicado anteriormente, y no incluyen circuitena que les permita determinar su posicion ffsica a lo largo del bus y retransmitir dicha informacion al dispositivo maestro 112. Para que el dispositivo maestro determine electronicamente las ubicaciones de los dispositivos, normalmente estanan implicados conductores adicionales en el bus.
Ventajosamente, en este bus serie se proporciona una red divisora de tension resistiva, junto con circuitos acoplados al bus que permiten la determinacion electronica de las posiciones ffsicas respectivas de los dispositivos 110. Espedficamente, este bus incluye una serie de resistencias divisoras 124a-d en la lmea de datos 118, y anade una conexion 118a desde la lmea de datos a un convertidor analogico-digital (ADC) 126. Esta configuracion crea una red divisora de escalera que hace que la tension de una senal de cada dispositivo 110 vane dependiendo de la posicion
5
10
15
20
25
30
35
40
45
50
55
60
ffsica del dispositivo. Por ejemplo, una senal procedente del dispositivo A4 pasara a traves de cuatro de las resistencias divisoras 124, mientras que una senal procedente del dispositivo A1 pasara solamente por una de las resistencias divisoras 124. Si ambas senales comienzan en el mismo nivel de tension, la senal de A4 estara en una tension mas alta que el de A1 cuando ambos son muestreados por el ADC. El ADC 126 incluye circuitena que convierte una tension analogica en una senal digital indicativa del nivel de tension. Esta senal digital es utilizada por el dispositivo maestro para diferenciar electronicamente la ubicacion ffsica de los dispositivos esclavos 110 en el bus basandose en el nivel de tension de las senales procedentes de los dispositivos esclavos.
El ADC 126 puede ser un dispositivo mudo, como los dispositivos esclavos 110, y recibe senales de control desde y proporciona datos al dispositivo maestro 112 a traves de un enlace de comunicacion 132 (que puede ser otro bus de comunicacion). Aunque el ADC se muestra como un dispositivo separado del dispositivo maestro, el ADC puede formar parte del dispositivo maestro ffsicamente, o puede estar en una ubicacion separada. El ADC y la red divisora de escalera estan disenados para operar fuera del intervalo de tension de transferencia de datos del dispositivo maestro 112, para no interferir con la transferencia de datos normal, pero para permitir diferenciar la ubicacion detectando el orden de tension de los dispositivos en el bus cuando se comunican digitalmente con ellos. Por ejemplo, el dispositivo maestro 112 puede configurarse para funcionar con una tension de transferencia de datos de umbral inferior de 1 V, de modo que se ignoran cualesquiera senales a niveles por debajo de 1 V. Sin embargo, el dispositivo maestro 112, que utiliza la tension convertida desde el ADC 126, puede configurarse para distinguir entre senales espedficas que estan por debajo de 1 V y alguna cantidad por encima de cero (por ejemplo 100 mv) para permitir la identificacion de la ubicacion. Cada resistencia divisora 124 tiene una resistencia suficiente para que la tension creada entre la suma de las resistencias divisoras 124 y la resistencia de elevacion 122 sea una tension por debajo del umbral de baja tension. Sin embargo, la resistencia de las resistencias divisoras es suficientemente pequena para que las senales de datos del dispositivo maestro durante el funcionamiento normal no se vean comprometidas. En una realizacion, las resistencias divisoras tienen cada una resistencia de aproximadamente 51 ohmios, aunque este es solo uno de los muchos niveles de resistencia que se pueden usar. Ademas, las resistencias divisoras en un grupo dado pueden tener diferentes niveles de resistencia, como se explica a continuacion.
Como se ha indicado anteriormente, cada dispositivo esclavo 110 tiene una direccion digital unica. Esta direccion digital se puede almacenar en el circuito de memoria 130 del dispositivo esclavo respectivo. El dispositivo maestro tambien incluye una ubicacion de memoria 128 (denominada MM) en la que se almacenan las direcciones digitales de los dispositivos esclavos. Un diagrama de flujo que indica las etapas logicas en una realizacion de un procedimiento para detectar la ubicacion de dispositivos en un bus serie como el mostrado en la figura 1 se proporciona en la figura 2. En general, el dispositivo maestro 112 esta programado para escribir un byte de datos a cada dispositivo esclavo, luego consulta a cada dispositivo esclavo en secuencia, usando la direccion digital unica de cada dispositivo, para devolver el byte de datos. El byte de datos se selecciona espedficamente para incluir al menos un bit cero. Este bit cero proporciona una senal de baja tension que el ADC puede convertir en un valor digital para su uso por el dispositivo maestro. El dispositivo maestro lee este valor digital, que esta correlacionado con la direccion del dispositivo esclavo, y puede, a continuacion, determinar si los dispositivos esclavos estan colocados en el orden correcto.
Las etapas en una realizacion de este proceso se esbozan con mas detalle en el diagrama de flujo de la figura 2. La programacion del dispositivo maestro 112 establece primero una variable "I" igual a 1, y una variable "N" igual al numero maximo de dispositivos esclavos que se pueden conectar al bus. (etapa 202) A continuacion, el dispositivo maestro inicia comunicaciones con el dispositivo esclavo "I", que inicialmente sera el primer dispositivo esclavo. (etapa 204) El proceso de iniciacion de las comunicaciones puede seguir un protocolo I2C estandar, que implica enviar primero un impulso START, como se ha explicado anteriormente. Siguiendo el protocolo de transferencia de datos de bus, el dispositivo maestro escribe, a continuacion, un byte de datos en una posicion de memoria especificada (130 en la figura 1) del dispositivo esclavo particular. (etapa 206) Esta ubicacion de memoria se conoce como la "Direccion de Rascado". Este byte de datos puede comprender, por ejemplo, la secuencia digital 00000000 (representada por el hexadecimal "0x00" en la etapa 206). Esta secuencia es util porque los dfgitos 0 estan representados por impulsos de baja tension, pero no tendran un verdadero valor 0 cuando el dispositivo esclavo activa el bus. El byte de datos puede tener una secuencia diferente, siempre que incluya al menos un dato cero. Tras recibir y almacenar este byte de datos en la Direccion de Rascado en su memoria, el dispositivo esclavo enviara un impulso de acuse de recibo, que el dispositivo maestro recibe al leer la tension del nodo de datos (todavfa etapa 206).
Una vez que el byte de datos ha sido escrito en la Direccion de Rascado, el dispositivo maestro 112 inicia, a continuacion, una secuencia de lectura para leer el byte de datos de la Direccion de Rascado. (etapa 208) Este proceso de lectura incluye varias subetapas, ilustradas en la figura 3, que proporciona un ejemplo de una secuencia de bits que se puede transmitir durante este proceso. A la vista de la figura 3, la senal START 302 es una secuencia de dos impulsos que alerta a todos los dispositivos esclavos para que se preparen para recibir una senal. Despues de la senal START, el dispositivo maestro transmitira, a continuacion, un byte que incluye la direccion del dispositivo esclavo al que se debe acceder. Como se muestra en la figura 3, este byte puede incluir multiples partes. Los cuatro primeros dfgitos 304 del byte de direccion pueden ser un identificador de tipo de dispositivo. En la realizacion mostrada en la figura 3, estos dfgitos son 1010, que identifica el dispositivo como un dispositivo de memoria no volatil. Los expertos en la tecnica reconoceran que se pueden usar otros identificadores de tipo de dispositivo para
5
10
15
20
25
30
35
40
45
50
55
60
diferentes tipos de dispositivos que se pueden conectar a un bus de datos. Los tres dfgitos siguientes 306 pueden representar la direccion espedfica del dispositivo esclavo al que se debe acceder. Los expertos en la tecnica reconoceran que un grupo de direcciones de tres dfgitos permitira hasta ocho direcciones digitales diferentes, lo que puede ser suficiente para muchos dispositivos. Si se van a utilizar mas dispositivos esclavos, se puede usar y proporcionar una secuencia de direcciones mas larga en este primer byte. El ultimo bit 308 de este byte es un bit de lectura / escritura que, en este caso, se fija en 1 para indicar que el dispositivo maestro tiene la intencion de leer datos del dispositivo esclavo.
Tras recibir este primer byte que se transmite desde el dispositivo maestro, el dispositivo esclavo que reconoce la secuencia de direcciones 306 enviara un impulso de acuse de recibo 310 en la lmea DATA. Como se indico anteriormente, bajo el protocolo I2C estandar, los dispositivos esclavos que no reconocen la secuencia de direcciones no responden, e ignoraran todas las transmisiones subsiguientes hasta despues de que se envfe la siguiente senal STOP.
Tras recibir el impulso de acuse de recibo 310, el dispositivo maestro transmitira entonces un byte de direccion 312. Este byte de direccion incluye la direccion de rascado e indica que el dispositivo maestro quiere leer los datos almacenados en la direccion de rascado. Como se ha indicado anteriormente, los datos almacenados en la direccion de rascado son el byte de datos que incluye al menos un cero de datos, que el dispositivo maestro escribio previamente en la posicion de memoria de direccion de rascado en la etapa 206. Tras recibir el byte de direccion, el dispositivo esclavo enviara otro impulso de acuse de recibo 314.
En este punto suceden dos cosas. En primer lugar, el dispositivo esclavo comenzara a accionar el cable DATA 118 y transmitira la secuencia de bytes de datos 316 que esta almacenada en la direccion de rascado. Al mismo tiempo, el dispositivo maestro solicitara al ADC 126 que lea la tension en la lmea de datos 118a. Esta etapa de lectura puede ocurrir en al menos dos modos diferentes, como se indica por la rama en este punto en el diagrama de flujo de la figura 2. La primera aproximacion a la etapa de lectura implica una lectura continua. En este enfoque, el ADC lee la tension del nodo de datos repetidamente (etapa 210) hasta que recibe una senal de tension que esta dentro de una ventana de tension especificada (etapa 212).
Como se ha indicado anteriormente, la ventana de tension especificada para la deteccion de la posicion del dispositivo esclavo es un rango de tension fuera del intervalo de tension de transferencia de datos, por ejemplo, por debajo de una tension umbral inferior de 1 v, por ejemplo, y, por encima de cero en una cantidad tal como 100 mv. Durante la transferencia de datos normal, la lmea de datos se lleva a 0 v para un cero de datos, y a algun valor por encima de la tension de umbral para un 1 de datos. Consecuentemente, cualquier impulso que tenga una tension que se encuentra entre estos valores se reconoce como ceros de datos por el dispositivo maestro. Sin embargo, el ADC puede configurarse para convertir impulsos de tension analogicos en la lmea de datos 118a que estan por debajo del umbral de datos y por encima de cero en cierta magnitud en senales digitales que indican el nivel de tension analogica espedfico. Ventajosamente, mientras que un cero de datos que es reconocido por el dispositivo maestro tendra una tension que es cero, cuando la lmea de datos es accionada por un dispositivo esclavo y el dispositivo esclavo transmite un cero de datos, la tension estara por debajo del umbral, pero por encima del verdadero cero, que esta dentro de la ventana o rango de tension deseado para la deteccion de ubicacion. Ademas, gracias a la red divisora de resistencias, estas tensiones variaran dependiendo de la ubicacion del dispositivo desde la que se transmitan.
En el enfoque de lectura continua, el ADC 126 muestreara impulsos de tension en la lmea de datos 118a a una tasa de muestreo que sea mas alta (normalmente al menos 2 veces mayor) que la velocidad de bits en la lmea de datos. Esta tasa de muestreo mas alta asegura que cada impulso de bits sera muestreado. Si un impulso de tension no esta dentro de la ventana de tension descrita anteriormente (como se determina en la etapa 212), el proceso de lectura (etapa 210) se repetira. Esto continuara hasta que el ADC detecte un impulso de tension que este dentro de la ventana de tension para la deteccion de ubicacion.
Este enfoque de lectura continua se ilustra en la figura 3, en la que una serie de flechas huecas 322 indican lectura repetida de la tension en el nodo de datos por el ADC. Esta etapa de lectura continuara hasta que se reciba la senal de baja tension deseada. Siempre y cuando el byte de datos 316 que es accionado por el dispositivo esclavo incluya al menos un cero de datos, esto proporcionara al menos una senal de baja tension, dentro de la ventana de tension, como se determina en la etapa 212. El dispositivo maestro puede programarse para no esperar una senal de retorno valida en la lmea de datos durante la rutina de deteccion de ubicacion, es decir, ignorar el byte de datos. Alternativamente, el dispositivo maestro puede ser programado para comparar el byte de datos con el byte que fue escrito originalmente por el dispositivo maestro en la direccion de rascado, para verificar que no ha habido un error. Segun el protocolo I2C estandar, en este punto en el proceso no se genera impulso de acuse de recibo, como se indica en 318 en la figura 3. El dispositivo maestro puede, a continuacion, proporcionar un impulso 320 de senal STOP, devolviendo el bus a una condicion de reposo, listo para continuar con el intercambio subsiguiente de datos, como se indica en 326.
Como alternativa al enfoque de lectura continua, la etapa de lectura puede ser temporizada para leer solamente la tension de la senal de retorno cuando el dispositivo esclavo esta activando ceros de datos. (etapa 216) Este enfoque tambien se ilustra en la figura 3. En esta alternativa, el sistema esta programado para que el ADC lea el nodo de
5
10
15
20
25
30
35
40
45
50
55
60
datos solamente cuando el dispositivo esclavo esta activando un cero (representando el byte de datos). Debido a que la velocidad de muestreo es mas rapida que la velocidad de bits en el bus, la sincronizacion del muestreo de tension se puede seleccionar con mucha precision. Ademas, debido a que la secuencia de bits del byte de datos 316 es conocida, el momento de muestreo de tension se puede sincronizar con precision para coincidir con un punto en el que el dispositivo esclavo esta transmitiendo un cero de datos del byte de datos. En una realizacion, la lectura del ADC se ha sincronizado con exito para coincidir con la transmision del cuarto bit del byte de datos. Por lo tanto, siempre que el cuarto bit sea un cero de datos, la lectura temporizada tendra exito para la deteccion de ubicacion. Donde, como aqm, el byte de datos representa todos los ceros, el enfoque cronometrado es aun mas simplificado.
El enfoque de lectura de datos temporizada esta representado por la flecha solida de lectura en 324 en la figura 3. Esta flecha representa que la etapa de lectura del ADC se realiza solo una vez en el enfoque temporizado, en lugar de repetidamente en el enfoque de lectura continua (representado por las flechas 322). Debido a que la lectura del ADC se sincroniza para coincidir con un cero de datos accionado por el dispositivo esclavo, la tension de la senal devuelta caera dentro de la ventana de tension especificada y no se necesita ninguna etapa adicional para verificar esto.
Si se utiliza el procedimiento continuo o temporizado, una vez que el ADC 126 ha lefdo la tension de la lmea de datos 118a cuando el dispositivo esclavo estaba activando un cero de datos, el valor de tension analogica que el ADC ha detectado se convertira en un valor digital correspondiente. El dispositivo maestro 112 puede, a continuacion, leer este valor digital (a traves del enlace de comunicacion 132) y almacenarlo en la memoria 128 en una posicion correspondiente a la direccion del dispositivo, que se puede representar en este caso por el valor "I". (etapa 214) De manera distinta, el dispositivo maestro escribe un byte de datos predeterminado a un dispositivo esclavo con una direccion particular, luego le pide al dispositivo esclavo que transmita el byte de datos y lea una senal digital del ADC que representa la tension de un dato cero del byte de datos, y almacena ese valor en memoria asociado con la direccion esclava.
Volviendo a la figura 2, despues de la lectura del byte de datos (316 en la figura 3) del dispositivo esclavo, el sistema incrementara, a continuacion, el valor "I" y repetira el proceso para cada dispositivo esclavo, es decir, hasta I = N (etapa 220). Debido a la red divisora de resistencias, el nivel de tension exacto del bit cero del byte de datos que se devuelve dependera de la ubicacion ffsica del dispositivo esclavo a lo largo del bus. Una vez que se ha completado una tension del ADC lefda del byte de datos de cada dispositivo esclavo, se almacenara en el dispositivo maestro una matriz completa de los valores de tension y los correspondientes valores o direcciones "I" de los dispositivos esclavos. El dispositivo maestro puede, a continuacion, analizar los valores de tension con respecto a sus direcciones para determinar si los dispositivos esclavos estan en orden. (etapa 224) Esto implica ordenar o disponer los valores de tension en orden de la identidad del dispositivo esclavo (siendo el valor de "I" un sustituto para la identidad o direccion del dispositivo) y, luego, ver el valor de tension particular que fue devuelto en las etapas anteriores.
Se proporcionan dos graficos que representan los resultados de este proceso de ordenacion en las figuras 4 y 5. El grafico 400 de la figura 4 representa el tipo de resultados que se esperan cuando los dispositivos esclavos estan en las ubicaciones apropiadas, y el grafico 500 de la figura 5 representa una condicion de fuera de servicio. Cada una de las cajas 402 - 408 de puntos de datos representa valores de tension que corresponden a identidades o direcciones A1-A4 espedficas del dispositivo esclavo. En este analisis, el orden de las direcciones A1-A4 corresponde al orden deseado de ubicacion de los dispositivos esclavos a lo largo del bus. Estos valores de tension estan todos por debajo de la tension umbral de transferencia de datos 410, y por encima de un umbral de tension minima 418, tal como 100 mv.
Cuando los dispositivos esclavos estan todos en la posicion ffsica adecuada a lo largo del bus, los puntos de datos de este grafico se alinearan sustancialmente para producir una funcion monotona, representada por la lmea de curva 412. Cuando las resistencias divisoras (124 en la figura 1) tienen todas el mismo valor de resistencia, esta curva tendera a ser de forma logafftmica. Los expertos en la tecnica reconoceran que se pueden seleccionar valores de resistencia para hacer que esta curva sea sustancialmente lineal. En cualquier caso, cuando los dispositivos esclavos estan en el orden correcto, la curva sera monotona, con los valores de tension ascendentes o descendentes con los dispositivos esclavos en orden, dependiendo del orden de muestreo. Esta funcion monotona se crea porque la red divisora de resistencias produce un cambio incremental de tension dependiendo de la ubicacion en el bus del dispositivo esclavo respectivo. Mientras que la curva 412 mostrada en la figura 4 es una curva ascendente, tambien podffa ser una curva descendente si el orden de consulta de los dispositivos esclavos se invierte.
La separacion 414 de las tensiones nominales (es decir, el nivel o rango de tension que debe ser proporcionado por cada dispositivo) es arbitraria y puede seleccionarse para evitar que el ruido indique un orden falso. Por ejemplo, si el circuito puede producir ruido que podffa desplazar los resultados de tension en 100 mv, la separacion 414 de las tensiones nominales puede seleccionarse para que sea 200 mv, de manera que el ruido de la senal no proporcionara un orden falso. La separacion de las tensiones nominales depende en parte de la resistencia de cada una de las resistencias divisoras (124 en la figura 1). Se han utilizado resistencias con una resistencia de 51 ohm en un sistema que tiene cuatro posiciones de dispositivo esclavo en un bus serie con una tension de funcionamiento de 3,3 V. Esta configuracion proporciona una separacion nominal de tension de aproximadamente 200 mv entre las
5
10
15
20
25
30
35
40
45
50
55
senales del dispositivo esclavo. El rango de variabilidad del valor de cada punto de datos se representa por la dimension vertical de las casillas de puntos de datos cuadradas 402-408. Esta separacion nominal 414 de los valores de datos ayuda a mantener la separacion de puntos de datos 416 mayor que cero, para asegurar que el orden real sera representado.
Volviendo a la figura 2, la curva monotona 412 mostrada en la figura 4 indica que los dispositivos esclavos estan en orden. Por consiguiente, la consulta en la etapa 224, de si alguno de los dispositivos esta fuera de orden, producira una respuesta negativa, y el sistema devolvera una indicacion positiva del orden del dispositivo esclavo (etapa 228). Sin embargo, si los dispositivos esclavos estan fuera de orden, un grafico como el grafico 500 de la figura 5 puede ser creado. En este grafico, la curva 510 que es producida por los puntos de datos 502-508 no es una funcion monotona. Basandose en esta curva, tanto el dispositivo A2 como el A4 estan fuera de orden, o todos los dispositivos estan fuera de orden debido a que los valores de tension no estan subiendo o bajando constantemente. Cuando se produce tal situacion, la consulta en la etapa 224 de la figura 2 indicara que al menos un dispositivo esta fuera de servicio. En esta condicion, el sistema puede programarse para producir un mensaje de error al usuario (etapa 226), que permite tomar medidas correctivas. El sistema tambien podna ser programado para proporcionar un mensaje de error mas detallado que indica la naturaleza aparente del error, por ejemplo, que dispositivos parecen estar fuera de servicio, etc.
La secuencia de deteccion de ubicacion esbozada en la figura 2 puede realizarse repetidamente a intervalos temporizados, o basarse en eventos de activacion. Naturalmente, cuando se realiza la secuencia y se devuelve una senal de fuera de orden, se puede programar el sistema para repetir el proceso hasta que se reciba una senal de exito.
El sistema y el procedimiento descritos en la presente memoria permiten, por lo tanto, la deteccion de la ubicacion de dispositivos esclavos mudos a lo largo de un bus serie sin la adicion de mas conductores en el bus o de circuitos de deteccion de ubicacion adicionales en los dispositivos esclavos. La deteccion de ubicacion se produce cuando el dispositivo esclavo esta impulsando la lmea de datos con una cadena de datos que incluye al menos un cero de datos. En virtud de la red divisora de resistencias, la tension de la porcion cero de datos de la senal recibida de cada dispositivo esclavo variara dependiendo de la ubicacion ffsica del dispositivo. Esto permite que un circuito especializado en comunicacion con la lmea de datos y un convertidor analogico-digital diferencie la ubicacion de cada dispositivo.
Aunque se ha dado un ejemplo de baja tension, debe reconocerse que puede seguirse un proceso similar usando senales que estan por encima de un umbral de alta tension del dispositivo maestro. Por ejemplo, el dispositivo maestro puede tener un umbral de tension superior de 5 voltios para la transferencia de datos, y puede configurarse para ignorar senales por encima de esa tension. En consecuencia, el proceso descrito anteriormente puede configurarse para funcionar dentro de un intervalo de tension que esta por encima de 5 V (por ejemplo, de 6-8 V), comprendiendo la red divisora de resistencias resistencias que tienen valores de resistencia que proporcionaran la funcion de paso de tension de posicion deseada dentro de este rango de tension superior. Este sistema y procedimiento proporciona, por lo tanto, una red divisora de bus de datos en serie que permite la deteccion electrica de la ubicacion ffsica de dispositivos a lo largo de un bus serie de multiples salidas diferenciando senales de tension baja o alta que estan fuera del rango de tension de transferencia de datos.
En un primer aspecto, un bus serie de multiples salidas para conectar un dispositivo maestro a una pluralidad de dispositivos esclavos en una lmea de datos, comprende una red divisora de tension que comprende resistencias divisoras en serie sobre la lmea de datos entre dispositivos esclavos y un dispositivo detector de tension, conectado a la lmea de datos, configurado para detectar un orden de tension de las senales procedentes de los dispositivos esclavos, indicando una posicion de conexion de cada dispositivo esclavo.
En un segundo aspecto, en el bus serie de multiples salidas del primer aspecto, el dispositivo de deteccion de tension comprende un convertidor analogico a digital, acoplado al dispositivo maestro, configurado para convertir una tension analogica en la lmea de datos en un valor digital representativo del nivel de tension analogica.
En un tercer aspecto, en el bus serie de multiples salidas del segundo aspecto, el convertidor analogico a digital esta configurado para convertir tensiones analogicas que estan dentro de un intervalo de tension que esta por debajo de un umbral de tension de intercambio de datos del dispositivo maestro, y por encima de cero voltios.
En un cuarto aspecto, en el bus serie de multiples salidas del segundo aspecto, el dispositivo maestro incluye una ubicacion de memoria, que contiene el valor digital, lefdo desde el convertidor analogico a digital, correlacionado con una identidad unica de dispositivo esclavo, representando el valor del dispositivo digital la posicion de conexion del dispositivo esclavo unico.
En un quinto aspecto, en el bus serie de multiples salidas del primer aspecto, cada dispositivo esclavo incluye una ubicacion de memoria que contiene un byte de datos que incluye al menos un bit cero.
En un sexto aspecto, en el bus serie de multiples salidas del primer aspecto, los dispositivos esclavos comprenden dispositivos de suministro de tinta activados para memoria no volatil asociados con un sistema de impresion.
5
10
15
20
25
30
35
40
45
50
En un septimo aspecto, en el bus serie de multiples salidas del primer aspecto, la pluralidad de dispositivos esclavos comprende cuatro dispositivos esclavos.
En un octavo aspecto, en el bus serie de multiples salidas del primer aspecto, las resistencias de division tienen todas un valor de resistencia comun.
En un noveno aspecto, en el bus serie de multiples salidas del aspecto ocho, las resistencias divisoras tienen una resistencia de 51 ohmios.
En un decimo aspecto, en el bus serie de multiples salidas del primer aspecto, las resistencias divisoras tienen diferentes valores de resistencia.
En un undecimo aspecto, un bus serie de multiples salidas para conectar un dispositivo maestro a una pluralidad de dispositivos esclavos en multiples posiciones ffsicas en una lmea de datos, comprende medios para proporcionar una senal unica en la lmea de datos desde uno de los dispositivos esclavos dependiendo de una posicion del dispositivo esclavo, y medios, conectados a la lmea de datos, para detectar un orden de senales desde los dispositivos esclavos, indicando la posicion de uno de los dispositivos esclavos.
En un duodecimo aspecto, en el bus serie de multiples salidas del undecimo aspecto, los medios para proporcionar una senal unica en la lmea de datos comprenden una red divisora de tension, que incluye resistencias divisoras en serie sobre la lmea de datos entre dispositivos esclavos.
En un decimotercer aspecto, en el bus serie de multiples salidas del undecimo aspecto, los medios, conectados a la lmea de datos, para detectar un orden de senales de los dispositivos esclavos, que indican la posicion del dispositivo esclavo, comprenden un convertidor analogico a - digital, acoplado al dispositivo maestro, configurado para convertir una tension analogica en la lmea de datos a un valor digital representativo del nivel de tension analogica.
En un decimocuarto aspecto, un procedimiento para detectar una ubicacion ffsica de un dispositivo esclavo en un bus serie de multiples salidas que tiene una lmea de datos, comprende las etapas de: a) proporcionar una senal unica desde el dispositivo esclavo en la lmea de datos, que tiene resistencias divisoras en serie entre una pluralidad de posiciones de conexion del dispositivo esclavo; y b) detectar una tension de la senal unica, que indica la ubicacion de conexion del dispositivo esclavo en la lmea de datos.
En un decimoquinto aspecto, en el procedimiento del decimocuarto aspecto, la etapa de proporcionar una senal unica desde el dispositivo esclavo en la lmea de datos comprende las etapas de: c) escribir un byte de datos unico en una posicion de memoria del dispositivo esclavo; y d) el dispositivo esclavo que transmite el byte de datos unico en la lmea de datos.
En un decimosexto aspecto, en el procedimiento del decimocuarto aspecto, la etapa de detectar una tension de la senal unica comprende detectar la tension en la lmea de datos con un convertidor analogico a digital configurado para convertir una tension analogica en la lmea de datos en un valor digital representativo del nivel de tension analogica.
En un decimoseptimo aspecto, el procedimiento del decimosexto aspecto comprende ademas la etapa de: c) leer el valor digital y comparar el valor digital con un indicador de identidad almacenado del dispositivo esclavo, a traves de un dispositivo maestro, acoplado a la lmea de datos y al convertidor analogico-digital.
En un decimoctavo aspecto, el procedimiento del decimoseptimo aspecto comprende ademas las etapas de: d) repetir las etapas (a) a (c) para una pluralidad de dispositivos esclavos, teniendo cada dispositivo esclavo una direccion unica, teniendo las direcciones unicas un orden lineal; y e) determinar si los valores digitales, cuando estan dispuestos en el orden lineal, producen una funcion monotona.
En un decimonoveno aspecto, en el procedimiento del decimocuarto aspecto, la etapa de proporcionar una senal unica comprende el dispositivo esclavo que acciona un byte de datos que contiene al menos un bit cero, la tension en la lmea de datos producida por el bit cero que se encuentra dentro de un rango de tension que esta por debajo de un umbral de tension de intercambio de datos de un dispositivo maestro acoplado a la lmea de datos, y por encima de cero voltios.
En un vigesimo aspecto, en el procedimiento del decimocuarto aspecto, la etapa de detectar una tension de la senal unica se selecciona del grupo que consiste en (a) muestrear repetidamente una tension en la lmea de datos hasta que se recibe la senal unica y (b) muestrear una tension en la lmea de datos en un momento en el que se espera recibir la senal unica.
Debe entenderse que las disposiciones anteriormente mencionadas son ilustrativas de la aplicacion de los principios descritos en la presente memoria. Sera evidente para los expertos en la tecnica que se pueden realizar numerosas modificaciones sin apartarse de los principios y conceptos de esta descripcion, como se expone en las reivindicaciones.
Claims (7)
- REIVINDICACIONES1. Un dispositivo esclavo (110) para ser conectado a un dispositivo maestro (112) por un bus serie de multiples salidas quetiene una lmea de datos (118), comprendiendo el dispositivo esclavo (110):una posicion de memoria que contiene una secuencia de bits que incluye al menos un bit cero; caracterizado por5 circuitena que, en respuesta a recibir un comando de lectura del dispositivo maestro (112), transmite la secuencia de bits en la lmea de datos.
- 2. El dispositivo esclavo (110) de la reivindicacion 1, en el que la secuencia de bits comprende todos los ceros.
- 3. El dispositivo esclavo (110) de la reivindicacion 1 o 2, en el que la secuencia de bits comprende un byte de datos.
- 4. El dispositivo esclavo (110) de una de las reivindicaciones 1 a 3, en el que el dispositivo esclavo no tiene ningun 10 sistema para determinar independientemente su ubicacion a lo largo de la lmea de datos y transmitir informacion deubicacion al dispositivo maestro.
- 5. El dispositivo esclavo (110) de una de las reivindicaciones 1 a 4, en el que al menos un cero en la secuencia de bits se localiza para corresponder a un muestreo de tension temporizado predefinido por el dispositivo maestro.
- 6. Un procedimiento que comprende, en un dispositivo de suministro de tinta activado por memoria no volatil 15 asociado con un sistema de impresion:recibir un comando de lectura de un dispositivo maestro (110) a lo largo de un bus serie de multiples salidas que tiene una lmea de datos; caracterizado poren respuesta a recibir el comando de lectura, transmitir una secuencia de bits que comprende al menos un cero en la lmea de datos.20 7. El procedimiento de la reivindicacion 6, en el que la secuencia de bits comprende todos los ceros.
- 8. El procedimiento de la reivindicacion 7, en el que al menos un cero en la secuencia de bits se localiza para corresponder a un muestreo de tension temporizado predefinido por el dispositivo maestro.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2008/064310 WO2009142632A1 (en) | 2008-05-21 | 2008-05-21 | Multi-drop serial bus with location detection and method |
| EP15168920.5A EP2927815B1 (en) | 2008-05-21 | 2008-05-21 | Multi-drop serial bus with location detection and method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2635339T3 true ES2635339T3 (es) | 2017-10-03 |
Family
ID=41340397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES15168920.5T Active ES2635339T3 (es) | 2008-05-21 | 2008-05-21 | Bus serie de múltiples salidas con detección de ubicación y procedimiento |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US8793418B2 (es) |
| EP (2) | EP2283432B1 (es) |
| JP (1) | JP5068884B2 (es) |
| KR (1) | KR101431874B1 (es) |
| CN (1) | CN102037454A (es) |
| BR (1) | BRPI0822353B1 (es) |
| DK (1) | DK2927815T3 (es) |
| ES (1) | ES2635339T3 (es) |
| PL (1) | PL2927815T3 (es) |
| PT (1) | PT2927815T (es) |
| WO (1) | WO2009142632A1 (es) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100078193A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 슬레이브 및 그와 마스터 간의 통신 방법 |
| US20110167176A1 (en) * | 2010-01-06 | 2011-07-07 | Apple Inc. | Connecting multiple accessories to a portable computing device |
| US9231926B2 (en) * | 2011-09-08 | 2016-01-05 | Lexmark International, Inc. | System and method for secured host-slave communication |
| CN102724110B (zh) * | 2012-05-25 | 2016-03-09 | 华为技术有限公司 | 单板通讯方法、系统和单板 |
| CN102957761B (zh) * | 2012-11-01 | 2016-08-10 | 奇点新源国际技术开发(北京)有限公司 | 一种通信网络连接装置、通信地址分配方法及总线接入器 |
| US9048091B2 (en) * | 2013-03-25 | 2015-06-02 | Infineon Technologies Austria Ag | Method and substrate for thick III-N epitaxy |
| KR102210890B1 (ko) | 2013-06-05 | 2021-02-02 | 삼성에스디아이 주식회사 | 배터리 시스템, 및 배터리 시스템의 관리 방법 |
| KR20150125433A (ko) * | 2014-04-30 | 2015-11-09 | 삼성전자주식회사 | 슬레이브 장치의 식별자를 생성하는 방법 및 장치 |
| US9298908B1 (en) | 2014-10-17 | 2016-03-29 | Lexmark International, Inc. | Methods and apparatus for setting the address of a module using a voltage |
| US9213396B1 (en) | 2014-10-17 | 2015-12-15 | Lexmark International, Inc. | Methods and apparatus for setting the address of a module using a clock |
| US9213927B1 (en) | 2014-10-17 | 2015-12-15 | Lexmark International, Inc. | Methods for setting the address of a module |
| EP3092573B1 (en) * | 2014-10-17 | 2018-08-01 | Lexmark International, Inc. | Methods for setting the address of a module |
| CN107210744B (zh) * | 2015-04-29 | 2021-07-30 | 惠普发展公司有限责任合伙企业 | 连接器元件信息检测 |
| US20190116480A1 (en) * | 2016-03-29 | 2019-04-18 | Xped Holdings Pty Ltd | Method and apparatus for a network and device discovery |
| US10212658B2 (en) | 2016-09-30 | 2019-02-19 | Kinetic Technologies | Systems and methods for managing communication between devices |
| US10757484B2 (en) * | 2017-01-05 | 2020-08-25 | Kinetic Technologies | Systems and methods for pulse-based communication |
| KR102005394B1 (ko) * | 2017-03-16 | 2019-10-01 | 주식회사 엘지화학 | 에너지저장장치(ess)의 통신 종단 저항 자동 설정방법 |
| US10693674B2 (en) * | 2018-01-29 | 2020-06-23 | Qualcomm Incorporated | In-datagram critical-signaling using pulse-count-modulation for I3C bus |
| TWI694336B (zh) * | 2018-05-24 | 2020-05-21 | 新唐科技股份有限公司 | 匯流排系統以及其偵測方法 |
| TWI671638B (zh) * | 2018-05-24 | 2019-09-11 | 新唐科技股份有限公司 | 匯流排系統 |
| TWI705335B (zh) * | 2018-10-15 | 2020-09-21 | 新唐科技股份有限公司 | 積體電路、匯流排系統以及其控制方法 |
| CN113168451A (zh) | 2018-12-03 | 2021-07-23 | 惠普发展公司，有限责任合伙企业 | 逻辑电路系统封装 |
| ES2912900T3 (es) | 2018-12-03 | 2022-05-30 | Hewlett Packard Development Co | Circuitos Lógicos |
| HUE063370T2 (hu) | 2018-12-03 | 2024-01-28 | Hewlett Packard Development Co | Logikai áramkör |
| PL3681723T3 (pl) | 2018-12-03 | 2021-11-22 | Hewlett-Packard Development Company, L.P. | Obwód logiczny |
| CA3121147C (en) | 2018-12-03 | 2023-08-22 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| WO2021080607A1 (en) | 2019-10-25 | 2021-04-29 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| WO2020117197A1 (en) | 2018-12-03 | 2020-06-11 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| CN113168444A (zh) | 2018-12-03 | 2021-07-23 | 惠普发展公司，有限责任合伙企业 | 逻辑电路系统 |
| US20210216491A1 (en) | 2018-12-03 | 2021-07-15 | Hewlett-Packard Development Company, L.P. | Logic Circuitry |
| US10894423B2 (en) | 2018-12-03 | 2021-01-19 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11338586B2 (en) | 2018-12-03 | 2022-05-24 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| MX2021006097A (es) | 2018-12-03 | 2021-07-07 | Hewlett Packard Development Co | Conjunto de circuitos logicos. |
| US11392809B2 (en) * | 2019-01-18 | 2022-07-19 | Hewlett-Packard Development Company, L.P. | Follower circuits for communication |
| JP7326854B2 (ja) * | 2019-05-09 | 2023-08-16 | 株式会社ジェイテクト | 制御装置及びモジュール間通信方法 |
| TWI773247B (zh) * | 2021-04-13 | 2022-08-01 | 新唐科技股份有限公司 | 匯流排系統 |
Family Cites Families (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3943525A (en) * | 1973-04-13 | 1976-03-09 | Skala Stephen F | Ink printer and method of printing with capillary control of pressurised ink |
| US4438434A (en) * | 1981-07-27 | 1984-03-20 | Cain Encoder Company | Self-sequencing data bus allocation system |
| WO1990001245A1 (de) * | 1988-07-27 | 1990-02-08 | Peter Vockenhuber | Adressieranordnung |
| JP2771662B2 (ja) * | 1989-02-21 | 1998-07-02 | キヤノン株式会社 | 画像記録装置 |
| EP0434986A3 (en) * | 1989-12-22 | 1993-06-16 | Siemens Aktiengesellschaft | Method for putting into operation a module connected to an electronic control system |
| US5450072A (en) * | 1990-05-10 | 1995-09-12 | Vockenhuber; Peter | Addressing device |
| US5245331A (en) * | 1991-02-22 | 1993-09-14 | Allen-Bradley Company, Inc. | Multiple adapter response detection circuit |
| GB9203587D0 (en) * | 1992-02-20 | 1992-04-08 | Motorola Inc | Bus format detector |
| JPH05289778A (ja) * | 1992-04-10 | 1993-11-05 | Fuji Xerox Co Ltd | 情報処理装置 |
| GB9207909D0 (en) | 1992-04-10 | 1992-05-27 | Rolls Royce Motor Cars | Vehicle electronic control apparatus |
| JPH05303456A (ja) * | 1992-04-24 | 1993-11-16 | Fuji Xerox Co Ltd | 情報処理装置 |
| JPH05344124A (ja) * | 1992-06-12 | 1993-12-24 | Fujitsu Ltd | ポーリング制御方法 |
| JP2671852B2 (ja) * | 1995-02-22 | 1997-11-05 | 日本電気株式会社 | オプションボード識別装置 |
| US5721573A (en) | 1995-05-24 | 1998-02-24 | Hewlett-Packard Company | Cooldown timing system monitors inkjet cartridge ink levels |
| US5917773A (en) * | 1998-01-14 | 1999-06-29 | Advanced Array Corporation | Apparatus and method for writing to multiple addresses |
| US6138182A (en) * | 1998-06-30 | 2000-10-24 | Digital Equipment Corporation | Peripheral identification using bypassable impedances connected in series |
| JP2000122761A (ja) | 1998-10-14 | 2000-04-28 | Hitachi Ltd | バスシステム及びそれを用いたメモリシステム |
| DE19940700C2 (de) * | 1999-08-27 | 2003-05-08 | Job Lizenz Gmbh & Co Kg | Verfahren und Vorrichtung zur automatischen Zuweisung von Melderadressen bei einer Gefahrenmeldeanlage |
| JP2002229693A (ja) * | 2001-01-31 | 2002-08-16 | Ricoh Co Ltd | ユニット装着検知装置 |
| FR2821453B1 (fr) | 2001-02-26 | 2005-07-08 | Valeo Climatisation | Procede d'identification des noeuds d'un reseau informatif dans une installation de climatisation de vehicule automobile, et installation de climatisation faisant application du procede |
| DE10111263C2 (de) * | 2001-03-09 | 2003-10-30 | Bosch Gmbh Robert | Schnittstellenbaustein |
| US6910089B2 (en) | 2001-06-01 | 2005-06-21 | Hewlett-Packard Development Company, L.P. | Fault tolerant bus for highly available storage enclosure |
| DE10310413B4 (de) * | 2002-04-05 | 2006-06-29 | Heidelberger Druckmaschinen Ag | Leitungsanordnung zur Adressierung mehrerer Steuereinheiten und Verwendung einer Druckmaschine |
| ATE297032T1 (de) * | 2002-05-02 | 2005-06-15 | Elmos Semiconductor Ag | Verfahren zum adressieren der teilnehmer eines bussystems mittels identifizierungsströmen |
| CA2409624C (en) | 2002-10-25 | 2011-03-29 | Intelligent Devices Inc. | Electronic tampering detection system |
| DE10261174B3 (de) * | 2002-12-20 | 2004-06-17 | Daimlerchrysler Ag | Automatische Adressierung auf Bussystemen |
| US7009118B2 (en) | 2003-05-13 | 2006-03-07 | Dynamic Datum Llc | Vehicle load weighing system and load cells for such systems |
| US7304950B2 (en) * | 2003-12-15 | 2007-12-04 | Finisar Corporation | Two-wire interface having dynamically adjustable data fields depending on operation code |
| JP4761530B2 (ja) * | 2004-11-25 | 2011-08-31 | キヤノン株式会社 | 制御基板及びそれを備えた画像形成装置、並びに制御基板の管理方法 |
| TWI263139B (en) * | 2004-12-03 | 2006-10-01 | Hon Hai Prec Ind Co Ltd | Method for automatic distinguishing location of devices |
| FR2885710B1 (fr) * | 2005-05-11 | 2007-08-03 | Stmicroelectronics Maroc | Selection d'adresse pour bus i2c |
| US7259687B2 (en) * | 2005-10-21 | 2007-08-21 | Texas Instruments Incorporated | System and method for distributing module phase information |
| US7747415B1 (en) * | 2005-12-22 | 2010-06-29 | Microstrain, Inc. | Sensor powered event logger |
| US7444453B2 (en) * | 2006-01-03 | 2008-10-28 | International Business Machines Corporation | Address translation device |
| KR100735365B1 (ko) * | 2006-09-12 | 2007-07-04 | 삼성전자주식회사 | 마스터 단말기와 슬레이브 장치 간에 자동 연결 방법 및 그시스템 |
-
2008
- 2008-05-21 PT PT151689205T patent/PT2927815T/pt unknown
- 2008-05-21 BR BRPI0822353-0A patent/BRPI0822353B1/pt active IP Right Grant
- 2008-05-21 WO PCT/US2008/064310 patent/WO2009142632A1/en active Application Filing
- 2008-05-21 EP EP08769545.8A patent/EP2283432B1/en active Active
- 2008-05-21 KR KR1020107026038A patent/KR101431874B1/ko active IP Right Grant
- 2008-05-21 EP EP15168920.5A patent/EP2927815B1/en active Active
- 2008-05-21 JP JP2011510471A patent/JP5068884B2/ja active Active
- 2008-05-21 US US12/935,590 patent/US8793418B2/en active Active
- 2008-05-21 CN CN2008801293498A patent/CN102037454A/zh active Pending
- 2008-05-21 PL PL15168920T patent/PL2927815T3/pl unknown
- 2008-05-21 DK DK15168920.5T patent/DK2927815T3/en active
- 2008-05-21 ES ES15168920.5T patent/ES2635339T3/es active Active
Also Published As
| Publication number | Publication date |
|---|---|
| EP2283432A1 (en) | 2011-02-16 |
| BRPI0822353A2 (pt) | 2015-06-16 |
| PT2927815T (pt) | 2017-08-04 |
| EP2283432B1 (en) | 2015-07-15 |
| KR101431874B1 (ko) | 2014-08-25 |
| US8793418B2 (en) | 2014-07-29 |
| DK2927815T3 (en) | 2017-09-04 |
| WO2009142632A1 (en) | 2009-11-26 |
| JP5068884B2 (ja) | 2012-11-07 |
| EP2927815A1 (en) | 2015-10-07 |
| KR20110021798A (ko) | 2011-03-04 |
| BRPI0822353B1 (pt) | 2019-08-20 |
| JP2011525004A (ja) | 2011-09-08 |
| EP2927815B1 (en) | 2017-07-05 |
| US20110029705A1 (en) | 2011-02-03 |
| PL2927815T3 (pl) | 2017-11-30 |
| EP2283432A4 (en) | 2014-01-29 |
| CN102037454A (zh) | 2011-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| ES2635339T3 (es) | Bus serie de múltiples salidas con detección de ubicación y procedimiento | |
| US9454504B2 (en) | Slave device bit sequence zero driver | |
| Leens | An introduction to I 2 C and SPI protocols | |
| EP3092575B1 (en) | Methods and apparatus for setting the address of a module using a clock | |
| AU2018452006B2 (en) | Logic circuitry | |
| WO1995019596A1 (en) | Addressable communication port expander | |
| WO2008144415A1 (en) | Identification address configuration circuit and method without use of dedicated address pins | |
| CN106257854B (zh) | 单边半字节传输误差发生器 | |
| JP7086705B2 (ja) | インターフェース回路および電子機器 | |
| US10120359B2 (en) | Device and method for the automated detection of an interface | |
| WO2018109160A1 (en) | I2c bridge device | |
| CN105471518B (zh) | 通信设备 | |
| US6922790B2 (en) | Three wire communication protocol | |
| CN110456980B (zh) | 一种用于读取数据的电路、系统及其方法 | |
| CN105701058B (zh) | 具有位置检测的多站串行总线和方法 | |
| JP6327787B2 (ja) | 位置測定装置 | |
| SE516285C2 (sv) | Ett förfarande som möjliggör kommunikation mellan en elektronisk anordning och ett batteri, en apparat som innefattar en elektronisk anordning och ett batteri, samt ett batteri som möjliggör kommunikation | |
| KR920003112B1 (ko) | 슬레이브형 인터페이스 회로 | |
| BR112021010616B1 (pt) | Método, pacote de circuitos lógicos, componente de aparelho de impressão substituível e cartucho de aparelho de impressão substituível | |
| Mehrotra et al. | Design of I2C Single Master Using Verilog | |
| JPH04369950A (ja) | 回線アダプタ |