JPH05303456A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 親基板に対する複数の子基板の実装有無を判
断できるようにする。 【構成】 親基板１のスロット３に接続されたライン４
は抵抗Ｒ１を介して接地されている。抵抗Ｒ１とスロッ
ト３との中間位置のｘ点はＡ／Ｄ変換器５に接続され、
その出力はＣＰＵ６に取込まれる。子基板のコネクタ７
の、前記ライン４と対応するビットには、プルアップさ
れたライン８が接続されている。子基板２が親基板１に
接続されると、抵抗Ｒ１と抵抗Ｒ２とで分圧された電位
がＡ／Ｄ変換器５に接続される。抵抗Ｒ１の値を固定し
ておけば、前記分圧された電位は子基板２の抵抗Ｒ２に
依存する。子基板２の種類毎に抵抗Ｒ２の値を変えてお
けば、Ａ／Ｄ変換器５の出力に基づいて子基板２の実装
有無、種類、実装枚数などの実装状態を検知できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関するも
のであり、特に、ＣＰＵを有する親基板と、この親基板
に対して着脱自在な子基板とから構成される情報処理装
置において、前記子基板の実装の有無を判別できる手段
を有する情報処理装置に関する。

【０００２】

【従来の技術】ＣＰＵを搭載した親基板と、この親基板
に対して着脱自在な子基板とから構成される情報処理装
置において、前記子基板が実装されているか否かを検知
できる手段を備えた装置がいくつか提案されている。

【０００３】まず、特開平２−１９３２１７号公報に
は、子基板の種類を示す情報が格納されたＲＯＭを子基
板に実装し、親基板のＣＰＵがこのＲＯＭの内容を読む
ことによって子基板が実装されているか否かを判断する
ようにした画像記録装置（従来装置１）が記載されてい
る。この画像記録装置ではまた、子基板内で信号線を接
地すると共に、親基板には、前記信号線に対応する信号
線をプルアップしたＩ／Ｏポートを設け、親基板のＣＰ
Ｕは前記Ｉ／Ｏポートを通して前記信号線を監視するこ
とにより、子基板の種類および実装の有無を判断するよ
うにしている。

【０００４】また、特開昭５９−１７６２３号公報に
は、親基板から出力されるアドレスを子基板内のコンパ
レータで比較し、このアドレスが子基板に設定されてい
るアドレスと一致したときに実装検知信号を親基板に出
力するように構成された検知装置（従来装置２）が記載
されている。

【０００５】また、特開昭６０−２０３０５４号公報に
は、３ステート入出力ポートの出力ゲートがハイインピ
ーダンスか否かによって被制御基板すなわち子基板が実
装されているか否かを検出する装置（従来装置３）が記
載されている。

【０００６】

【発明が解決しようとする課題】上記の従来装置では次
のような問題点があった。従来装置１，２，３では、高
価なＲＯＭを必要としたり、親基板および子基板間の接
続部分に子基板の枚数分の専用線が必要となるという問
題点があった。

【０００７】さらに、従来装置１では、親基板に子基板
を接続するスロットが単一の場合しか考慮されておら
ず、複数のどのスロットにどの種類の子基板が実装され
ているかを検知することはできなかった。

【０００８】また、従来装置２では、アドレスを比較す
るためのコンパレータを、すべての子基板に設ける必要
があるほか、親基板および子基板間で通信を行う必要が
あるため、構成が複雑であるという問題点があった。

【０００９】本発明の目的は、上記の問題点を解消し、
高価なＲＯＭや専用線、あるいは親基板および子基板間
での専用の通信手段を用いることなく、親基板のＣＰＵ
で通常のリード動作を行うことによって子基板の実装有
無が判断できる情報処理装置を提供することにある。

【００１０】

【課題を解決するための手段】上記の課題を解決し、目
的を達成するための本発明は、子基板の種類毎に抵抗値
が設定された抵抗を分圧抵抗の一部とし、子基板が親基
板に接続された場合に完成する分圧回路を設け、前記分
圧回路における予定位置での分圧電位と予定の基準電位
との比較結果に基づいて子基板実装状態を検知するよう
に構成した点に第１の特徴がある。

【００１１】また、本発明は、複数の子基板が親基板に
接続された場合に、子基板の種類毎に抵抗値が設定され
た抵抗が並列接続されて分圧抵抗の一部をなすように分
圧回路を設け、前記分圧回路における予定位置での分圧
電位と予定の基準電位との比較結果に基づいて複数スロ
ットに対する子基板実装状態を検知するように構成した
点に第２の特徴がある。

【００１２】さらに、本発明は、複数の子基板が親基板
に接続された場合に複数系統完成され、子基板の種類毎
に抵抗値が設定された抵抗を分圧抵抗の一部となす分圧
器と、前記分圧回路を順次選択する選択手段とを設け、
該選択手段によって選択された分圧回路における予定位
置での分圧電位と予定の基準電位との比較結果に基づい
て各スロット毎の子基板実装状態を検知するように構成
した点に第３の特徴がある。

【００１３】

【作用】上記の特徴を有する本発明によれば、親基板に
対して子基板が接続された場合に、スロットにおける分
断部分が閉成され、分圧回路が形成される。そして、前
記分圧回路上の予定位置での分圧電位に基づいて子基板
の実装状態を検知できる。

【００１４】特に、分圧抵抗の一部を子基板の種類に応
じた抵抗値を有する抵抗で構成したので、子基板の種類
に応じて分圧電位が決定され、この分圧電位に基づいて
実装されている子基板の種類を検知できる。

【００１５】さらに、第３の特徴を有する本発明では、
複数のスロットのどれに、どの種類の子基板が実装され
ているかについても検知できる。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の第１実施例であり、親基板および
この親基板に接続される子基板の回路図である。同図に
おいて、親基板１は、子基板２との接続のためのスロッ
ト３を有しており、このスロット３の予定ビットに接続
されたライン４は、抵抗Ｒ１を介して接地（プルダウ
ン）されている。このライン４は前記抵抗Ｒ１およびス
ロット３間の点ｘでＡ／Ｄ変換器５に接続されている。
Ａ／Ｄ変換器５の基準入力として電源電圧Ｖccが供給さ
れ、Ａ／Ｄ変換器５の出力すなわちデジタルデータはＣ
ＰＵ６に接続されている。

【００１７】一方、子基板２には前記スロット３に接続
されるコネクタ７が設けられ、このコネクタ７には、前
記親基板１のライン４と対応するビットにライン８が接
続される。このライン８は、抵抗Ｒ２を介して電源電圧
Ｖccが接続（プルアップ）されている。前記抵抗Ｒ２の
抵抗値は子基板２の種類に応じて予定値に設定されてい
る。

【００１８】上記の構成において、Ａ／Ｄ変換器５に入
力される電圧は、抵抗Ｒ１，Ｒ２によって電源電圧Ｖcc
が分圧された電位になる。この分圧された電位は子基板
２が接続されている場合と、そうでない場合とでは異な
るし、子基板２の種類によっても異なる。したがって、
ＣＰＵ６によってＡ／Ｄ変換器５の出力を読取り、これ
を予定の基準値と比較することにより、親基板１に子基
板２が接続されているか否か、また接続されているとす
ればその子基板２の種類は何であるかを認識できる。

【００１９】この認識のためのＣＰＵ６の動作を図２の
フローチャートを参照して説明する。同図において、ま
ずステップＳ１では、Ａ／Ｄ変換器５の出力を読込む。

【００２０】ステップＳ２では、この出力が“００Ｈ”
か否かを判断する。この判断が肯定の場合は、ライン４
の点ｘの電位が０ボルトの場合であり、どの種類の子基
板２も接続されていないと判断してステップＳ６に進
み、子基板未実装表示を行う。

【００２１】ステップＳ２の判断が否定の場合は、ステ
ップＳ３に進み、Ａ／Ｄ変換器５の出力が、種類Ａの子
基板２が接続されている場合に得られる予定の第１デー
タか否かが判断される。この判断が肯定の場合は、ステ
ップＳ７に進み、種類Ａの子基板２が接続されているこ
とを示す表示を行う。

【００２２】ステップＳ３の判断が否定の場合は、ステ
ップＳ４に進み、Ａ／Ｄ変換器５の出力が、種類Ｂの子
基板２が接続されている場合に得られる予定の第２デー
タか否かが判断される。この判断が肯定の場合は、ステ
ップＳ８に進み、種類Ｂの子基板２が接続されているこ
とを示す表示を行う。

【００２３】ステップＳ４の判断が否定の場合は、まっ
たく予定していない子基板が接続された場合か、Ａ／Ｄ
変換器５の出力エラーと判断し、ステップＳ５に進んで
エラー表示を行う。

【００２４】なお、上記ステップＳ５〜Ｓ８に示した各
種表示のすべてを行う必要はなく、未実装や予定外の子
基板が実装されている場合のみ表示を行うようにしても
よい。

【００２５】次に、第２実施例について説明する。この
第２実施例では、親基板に複数のスロットが設けられ、
該スロットに対して種類が互いに異なる複数の子基板が
接続される場合を考える。

【００２６】図３は、第２実施例を示す親基板および子
基板の回路図であり、図１と同符号は同一または同等部
分を示す。同図において、親基板１は複数のスロット＃
１，＃２，＃３を有し、これらのスロット＃１〜＃３に
は子基板２ａ，２ｂ，２ｃがそれぞれ接続される。子基
板２ａ，２ｂ，２ｃは互いに種類が異なり、その種類の
違いに応じて、抵抗Ｒ２の抵抗値を互いに異なる予定値
に設定している。ここでは、子基板２ａ，２ｂ，２ｃの
抵抗Ｒ２の抵抗値をそれぞれＲａ，Ｒｂ，Ｒｃとし、親
基板１の抵抗Ｒ１の抵抗値をＲｘとする。

【００２７】以上の構成において、子基板２ａ〜２ｃの
実装有無による抵抗値Ｒａ，Ｒｂ，Ｒｃの合成抵抗値Ｒ
Ｒ、およびＡ／Ｄ変換器５の入力電圧を図４に示す。同
図において、子基板２ａ〜２ｃのうちスロットに実装さ
れているものは、丸印を付して示している。

【００２８】このように、子基板の実装状態によってＡ
／Ｄ変換器５の入力が異なる。そこで、Ａ／Ｄ変換器５
の出力が図４の入力電圧値に対応する値かどうかをＣＰ
Ｕ６でチェックすることによって子基板２ａ〜２ｃの実
装状態を検知することができる。実装状態検知のための
ＣＰＵ６の動作は第１実施例と同様のため説明は省略す
る。

【００２９】次に、第３実施例として、複数のスロット
に接続されている子基板の種類を判定するようにした例
を説明する。図５は第３実施例を示す親基板および子基
板の回路図であり、図１，３と同符号は同一または同等
部分を示す。図５において、親基板１は子基板２を接続
するためのスロット＃１〜＃４を有している。子基板２
の抵抗Ｒ２は、子基板２の種類に応じて予め設定された
抵抗値を有する。

【００３０】親基板１の各スロットの予定ビットに一端
が接続された信号ライン９〜１２の他端はアナログセレ
クタ１３の入力端子Ａ〜Ｄに接続される。アナログセレ
クタ１３は、ＣＰＵ６から供給されるセレクト信号に従
い、入力端子Ａ〜Ｄに接続されている信号を順にＡ／Ｄ
変換器５に出力する。アナログセレクタ１３からＡ／Ｄ
変換器５には、子基板２の抵抗Ｒ２と親基板１の抵抗Ｒ
１とで分圧された電位が入力される。

【００３１】ＣＰＵ６は、Ａ／Ｄ変換器５の出力データ
を読込み、これが子基板２の種類毎に決定されている予
定値の抵抗Ｒ２と抵抗Ｒ１とによる分圧電位に対応する
か否かを判断して、各スロット＃１〜＃４に対する子基
板２の実装状態を検知できる。

【００３２】この第３実施例では、アナログセレクタ１
３を順次切換えて、スロット毎に対応する出力を判定で
きるので、複数のスロットのそれぞれに、どの種類の子
基板が接続されているかを容易に識別できる。

【００３３】次に、第４実施例について説明する。図６
は第４実施例を示す親基板および子基板の回路図であ
り、図１，３，５と同符号は同一または同等部分を示
す。

【００３４】同図において、親基板に複数個設けられて
いるスロット＃１〜＃３の予定ビットはＡ／Ｄ変換器５
の入力側に接続され、その接続ライン４は抵抗Ｒ０を介
して電源電圧Ｖccに接続されている。また、スロット＃
１〜＃３の他のビットにはそれぞれワンショット回路１
４，１５，１６が接続されている。

【００３５】子基板２には、コネクタＣＮを介して親基
板１の前記接続ライン４およびワンショット回路１４〜
１６をそれぞれ両端に接続できるように抵抗Ｒが設けら
れる。この抵抗Ｒは子基板２の種類によって異なる抵抗
値に設定されている。

【００３６】ワンショット回路１４のトリガ端子にはＣ
ＰＵ６からのスタートトリガＳＴが接続される。また、
ワンショット回路１４から予定時間遅延して出力される
トリガＣ１はワンショット回路１５のトリガ端子に、さ
らにワンショット回路１５から予定時間遅延して出力さ
れるトリガＣ２はワンショット回路１６のトリガ端子に
接続される。

【００３７】前記ワンショット回路１４の詳細は図７に
示す。同図において、ＣＰＵ６からスタートトリガＳＴ
が入力されると、電源電圧ＶccがトランジスタＴｒのベ
ースに印加される。そして予定の遅延時間が経過して出
力Ｑバー（信号Ｃ１）が立上がると、この信号Ｃ１の立
上がりでワンショット回路１５がトリガされる。他のワ
ンショット回路１５，１６も同じに構成されている。

【００３８】以上の構成において、親基板１に子基板２
が接続されている場合は、前記トランジスタＴｒにベー
スに信号が印加されると、このトランジスタＴｒは導通
し、親基板１の抵抗Ｒ０および子基板２の抵抗Ｒを通っ
て電流が流れる。このとき、ライン４には抵抗Ｒ０と抵
抗Ｒとで分圧された電位が現れる。このライン４の電位
はＡ／Ｄ変換器６でデジタル変換され、ＣＰＵ６に取込
まれる。

【００３９】ＣＰＵ６およびワンショット回路１４〜１
６の動作タイミングを、図８のタイミングチャートを参
照して説明する。同図において、ＣＰＵ６からのスター
トトリガＳＴの立上がりに応答し、ワンショット回路１
４の出力信号Ｃ１はローレベルに変化し、予定時間後
（本実施例では１ミリ秒後）にハイレベルに変化する。
このハイレベルへの変化、すなわち信号Ｃ１の立上がり
でワンショット回路１５はトリガされ、その出力Ｃ２が
一旦ローレベルに変化した後ハイレベルに変化する。さ
らに、この出力Ｃ２の立上がりに応答して、ワンショッ
ト回路１６がトリガされ、同様にして出力Ｃ３も変化す
る。但し、本実施例では、スロットは３つまでなので、
この出力Ｃ３は他に接続されない。

【００４０】この信号Ｃ１〜Ｃ３の立下がり、すなわ
ち、各ワンショット回路の出力Ｑの立上がりで、各ワン
ショット回路のトランジスタＴｒはオン動作し、各スロ
ット＃１〜＃３に接続されている子基板２の抵抗Ｒと親
基板１の抵抗Ｒ０を通る電流が流れる。ＣＰＵ６は、前
記出力Ｑがハイレベルの間、すなわち出力Ｑバー（信号
Ｃ１〜Ｃ３）がローレベルの間にＡ／Ｄ変換器５の出力
を読込む。

【００４１】こうして、スタートトリガＳＴを出力して
から５００マイクロ秒後に最初のデータが取込まれ、そ
の後はそれぞれ１ミリ秒後にデータが取込まれる。

【００４２】子基板２の抵抗Ｒは子基板２の種類毎に異
なるので、抵抗Ｒ０および抵抗Ｒで分圧された電位は、
スロット＃１〜＃３に接続されている子基板によって異
なる。したがって、ＣＰＵ６では、前記タイミングで取
込まれたＡ／Ｄ変換器５の出力を、子基板の種類毎にあ
らかじめ算出されている値と比較することによって各ス
ロット＃１〜＃３に子基板が接続されているか否か、お
よび接続されている場合はその種類を検知できる。

【００４３】なお、この第４実施例では、ワンショット
回路１４〜１６のフリップフロップ出力ＱをＮＰＮトラ
ンジスタに供給するようにしたが、これに代えてＰＮＰ
トランジスタを用い、これにフリップフロップの出力Ｑ
バーを供給するようにしてもよいのはもちろんである。

【００４４】さらに、トランジスタＴｒを直接スロット
＃１〜＃３を切換えるのではなく、トランジスタＴｒの
動作によって例えばリードリレーを動作させ、このリー
ドリレーの動作によって間接的に接点を開閉してスロッ
ト＃１〜＃３を切換えるようにしてもよい。こうするこ
とによって、トランジスタのエミッタ−コレクタ間電圧
（ＶCE）の電圧降下を考慮しなくてもよくなり、高精度
のトランジスタを必要としなくなる。

【００４５】以上説明したように、本実施例では、所定
の子基板が接続されているか否かによって変化するＡ／
Ｄ変換器の出力に基づいて子基板の実装有無および実装
されている子基板の種類を検知するようにした。

【００４６】なお、第１実施例で示したように、Ａ／Ｄ
変換器５の基準入力に電源電圧Ｖccを接続しておくこと
によって、電源電圧Ｖccに変動があってもＡ／Ｄ変換後
の値は、前記電源電圧Ｖccの変動に影響されることがな
い。

【００４７】また、抵抗値のばらつきによるＡ／Ｄ変換
器５の出力の変化に対応できるように、Ａ／Ｄ変換器の
出力と比較される基準電圧にマージンを設けておくこと
が望ましい。

【００４８】

【発明の効果】以上の説明から明らかなように、本発明
によれば、親基板および子基板が接続された場合に、両
基板内で形成される回路内の複数の抵抗によって構成さ
れる分圧抵抗で分圧された電位が得られる。そして、分
圧抵抗の一部を構成し、子基板の種類に応じて抵抗値が
設定されている抵抗によって前記分圧電位は決定され
る。

【００４９】したがって、この分圧された電位を基準電
位と比較することによって子基板の実装有無や、実装さ
れている子基板の種類を容易に検知できる。

【００５０】前記検知のための回路は、抵抗およびＡ／
Ｄ変換器を用いて単純に構成できる。特に、子基板の構
成要素は、プルアップ抵抗か接続導線のみでよく、極め
て簡単である。

【００５１】また、前記分圧電位をＣＰＵへ順番に供給
できるように切換手段を設けたので、子基板が接続され
るスロットが複数あるときにも、スロット毎に子基板の
実装有無を判断できるようにした。

【図面の簡単な説明】

【図１】 本発明の第１実施例を示す親基板および子基
板の回路図である。

【図２】 第１実施例の動作を示すフローチャートであ
る。

【図３】 本発明の第２実施例を示す親基板および子基
板の回路図である。

【図４】 実装状態別の合成抵抗およびＡ／Ｄ入力を示
す図である。

【図５】 本発明の第３実施例を示す親基板および子基
板の回路図である。

【図６】 本発明の第４実施例を示す親基板および子基
板の回路図である。

【図７】 ワンショット回路の詳細な回路図である。

【図８】 第４実施例の動作タイミングチャートであ
る。

【符号の説明】

１…親基板、 ２…子基板、 ５…Ａ／Ｄ変換器、 ６
…ＣＰＵ、 Ｒ，Ｒ０，Ｒ１，Ｒ２…分圧抵抗

Claims (3)

【特許請求の範囲】
1. 【請求項１】 スロットを介して親基板および子基板が
   接続される情報処理装置において、 子基板の種類毎に抵抗値が設定された抵抗を分圧抵抗の
   一部とし、子基板が親基板に接続された場合に完成する
   分圧回路を設け、 前記分圧回路における予定位置での分圧電位と予定の基
   準電位との比較結果に基づいて子基板実装状態を検知す
   るように構成したことを特徴とする情報処理装置。
2. 【請求項２】 スロットを介して親基板および複数の子
   基板が接続される情報処理装置において、 複数の子基板が親基板に接続された場合に、子基板の種
   類毎に抵抗値が設定された抵抗が並列接続されて分圧抵
   抗の一部をなすように分圧回路を設け、 前記分圧回路における予定位置での分圧電位と予定の基
   準電位との比較結果に基づいて複数スロットに対する子
   基板実装状態を検知するように構成したことを特徴とす
   る情報処理装置。
3. 【請求項３】 スロットを介して親基板および複数の子
   基板が接続される情報処理装置において、 複数の子基板が親基板に接続された場合に複数系統完成
   され、子基板の種類毎に抵抗値が設定された抵抗を分圧
   抵抗の一部となす分圧器と、 前記分圧回路を順次選択する選択手段とを設け、 前記選択手段によって選択された分圧回路における予定
   位置での分圧電位と予定の基準電位との比較結果に基づ
   いて各スロット毎の子基板実装状態を検知するように構
   成したことを特徴とする情報処理装置。