KR100311955B1 - 전자회로의기능테스트장치및방법 - Google Patents

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Abstract

출력(1)을 가진 전자 회로(31)의 기능 체크 회로 및 기능 체크 방법에서는, 적어도 2개의 저항소자(21)가 테스터 장치(32)의 한 단자에 접속될 수 있는 하나의 공통 회로 노드(3)를 포함하며, 상기 회로 노드(3)로부터 떨어진 저항소자(21)의 단자(4)는 각각 하나의 출력(1)에 접속될 수 있다.

Description

전자 회로의 기능 테스트 장치 및 방법
제 1도 내지 3도는 본 발명의 여러 실시예를 나타낸 블록 회로도.
제 4도는 하나의 공통 회로 노드에서의 신호 파형을 나타낸 다이어그램.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 출력 2, 4 : 단자
3 : 회로 노드 21, 22 : 저항소자
31 : 전자회로 32 : 테스터(tester array)
33 : 테스트 회로 34 : 배선반
본 발명은 출력을 가진 전자 회로의 기능 테스트 회로 및 방법에 관한 것이다.
전자 회로의 에러 여부를 테스트하는 것은 종종 제기되는 과제이다. 특히, 회로의 제조공정과 관련해서 이러한 방식의 테스트가 종종 수행된다. 많은 경우에 테스트는, 전자 회로를 일정한 상태로 만든 다음, 그것의 출력에 있는 신호를 고려하여 회로의 정상 동작시 충족되어야 하는 한계치 또는 설정값과 비교하는 것에 국한된다. 그것에 의해, 전체 회로의 에러없는 기능에 대한 - 전자 회로의 방식에 따라 - 다소 확실한 정보가 얻어질 수 있다.
예컨대, RAM과 같은 집적 메모리 모듈은 제조업자가 이러한 방식의 기능테스트를 한다. 이 경우, 테스트될 메모리 모듈의 각 출력은 테스트를 수행하는 테스터의 한 단자에 각각 접속된다. 그리고 나서, 테스터는 메모리 모듈의 메모리셀을 기록하고 그것을 다시 독출한다. 이러한 방식으로, 테스트되는 회로의 기능 에러가 검출될 수 있다.
전술한 선행기술에 따라 전자 회로의 테스트시 테스트 용량은 테스터의 단자 수에 제한된다: 테스트될 출력의 총 수가 테스터의 대응하는 단자의 수를 초과하지 않을 때만 하나의 테스터로 하나의 회로가 완전히 테스트될 수 있거나 또는 다수의 회로가 동시에 테스트될 수 있다. 테스트 용량의 확대는 보다 많은 수의 단자를 가진 테스터의 사용에 의해 또는 추가 테스터에 의해서만 가능하다.
본 발명의 목적은 전술한 단점을 피하면서, 테스트 용량이 증가됨으로써, 일정수의 단자를 가진 테스터에서 테스트될 회로의 최대 효율(thruput)이 증가되도록 구성된 테스트 회로 및 테스트 방법을 제공하는 것이다.
테스트 회로에 관련한 상기 목적은 본 발명에 따라, 적어도 2개의 저항소자가 테스터의 한 단자에 접속될 수 있는 하나의 공통 회로 노드를 포함하며, 상기 회로 노드로부터 떨어진 저항소자의 단자는 각각 하나의 출력에 접속될 수 있는 것을 특징으로 하는 테스트 회로에 의해 달성된다.
테스트 방법에 관련한 상기 목적은 본 발명에 따라 하나의 공통 회로 노드에 세팅되는 신호와 관련해서 기능 테스트를 수행하는 것을 특징으로 하는 테스트방법에 의해 달성된다.
하나 또는 다수의 전자 회로의 출력이 저항소자를 통해 하나의 공통 회로 노드에 접속되고 상기 회로 노드가 테스터의 한 단자에 접속되는 방식으로, 보다 많은 수의 출력이 동일한 테스터에 의해 동시에 테스트될 수 있다. 예컨대, 테스트될 회로의 각각 2개의 출력이 저항소자를 통해 테스터에 접속되면, 테스트 용량이 2배로 됨으로써, 테스트 효율의 2배화가 가능하다. 이러한 방식으로 테스터에 대한 투자 비용이 감소될 수 있다.
본 발명의 바람직한 실시예는 특허청구의 범위의 종속항에 제시된다.
사용된 저항소자는 능동 저항(예컨대, 저항으로 작용하는 트랜지스터 또는 사이리스터와 같은 트랜지스터 소자) 또는 수동 저항(예컨대, 옴 저항)을 포함할 수 있다.
테스트의 경우 평가시점에서 테스트될 회로의 출력들에서 예상되는 출력신호의 한계치(전위, 전류세기, 신호형태)를 알면, 저항소자의 적합한 치수 설계에 의해 평가시점에서 전술한 한계치에 대한, 공통 회로 노드에(및 그에 따라 테스터의 대응하는 단자에) 세팅되는 신호의 상대 한계치가 프리세팅(presetting) 될 수 있다. 상기 상대 한계치의 프리세팅은, 부가의 저항소자를 테스터에 접속된 회로 노드와 고정 전위, 예컨대 접지, 사이에 접속함으로써 이루어질 수 있다. 상대 한계치의 초과 또는 미달시 테스터는 테스트된 회로의 에러를 검출한다.
종래의 테스터가 사용되고, 테스트회로가 예컨대 메모리 소자와 테스터 사이의 접속 케이블내에서 또는 지금까지 테스트를 위해 사용된 테스트판(test stand, test base) 또는 배선반(plug-in board) 상에서 테스트될 전자회로와 테스터 사이에 삽입되는 것이 특히 바람직하다. 이러한 방식으로 비용이 최소로 되고 테스트 회로의 추후 변경이 특히 용이하게 이루어질 수 있다. 다른 한편으로는 테스터 또는 테스트될 회로의 매우 적은 구조 변경에 의해 거기에 저항소자가 배치될 수 있다.
본 발명은 아날로그 회로 뿐만 아니라 디지탈 회로의 테스트에도 적합하다. 본 발명은 동일한 방식의 출력, 및 랜덤 액세스 메모리(SRAM, DRAM, FRAM) 또는 비휘발성 메모리를 포함하는 집적 회로의 테스트에 특히 적합하다. 또한, 테스트될 회로의 출력이 양방향성일 수 있다(입력/출력단자).
동일한 저항값을 가지며 공통의 회로 노드를 가진 저항소자가 사용되면, 본 발명에 따른 테스트 회로 없이도 동일한 방식의 출력에서 개별 출력의 테스트시와 동일한 테스트 정확도가 얻어질 수 있다.
사용된 저항소자의 저항값 결정시 테스트될 회로의 출력 마다의 최대 허용 잔류가 고려되어야한다. 테스트를 위해 공지된 방식으로 테스트 회로와 더불어 또다른 저항성 또는 용량성 부하가 출력에 접속될 수 있다. 이 경우에는 가능한 최대 전류의 산출시 저항소자를 통과하는 전류 외에 상기 부가의 부하를 통과하는 전류도 고려되어야한다.
테스트회로로 동일한 방식의 출력을 가진 DRAM이 테스트되면, 각각 2개의 출력을 공통으로 테스트할 때 예컨대 68옴의 저항소자가 사용된다.
공통의 회로 노드를 가진 저항 소자 중 적어도 하나가 0 옴의 저항을 가진 단락회로 소자일 수 있으나, 모든 상기 저항 소자가 그러한 단락회로 소자일 수는 없다.
테스트회로는, 다수의 전자 회로의 출력이 저항소자를 통해 하나의 공통 회로 노드에 접속됨으로써 상기 회로 노드가 테스터의 하나의 공통 회로에 접속될 수 있게 한다. 이 경우, 테스트될 전자 회로는 단지 하나의 출력만을 가질 수 있다.
본 발명을 첨부한 도면을 참고로 상세히 설명하면 하기와 같다.
제 1도는 테스트 판 또는 배선반(34) 상에 놓여질 수 있는 테스트회로(33)를 나타낸다. 테스트회로(33)는 4개의 저항소자(21)를 포함하며, 상기 저항소자 중 각각 2개는 회로 노드(3)를 통해 서로 연결된다. 기능 테스트를 위해, 회로 노드(3)는 테스터(32)의 단자(2)에 접속될 수 있다. 회로 노드(3)로부터 떨어진 저항소자(21)의 단자(4)는 테스트될 전자 회로(31)의 출력(1)에 접속될 수 있다. 출력(1)은 동시에 회로(31)의 입력일 수 있다. 제 1도에 도시된 실시예에서는 테스트회로(33), 전자 회로(31) 및 테스터(32) 사이의 접속이 이루어진다. 기능 테스트는 회로 노드(3)에 세팅되는 신호(S)와 관련해서 이루어진다.
바람직하게는 저항소자(21)로서 옴 저항이 사용된다. 그러나, 저항으로서 트랜지스터를 사용하는 것도 가능하다.
특히, 저항소자(21)를 통해 하나의 공통 회로 노드(3)에 접속된 출력(1) 평가시점(t1)에서 회로(31)의 정상 동작시 동일한 전위를 가진 출력신호를 가지면, 하나의 공통 회로 노드(3)를 가진 저항소자(21)가 동일한 저항값을 갖는 것이 바람직하다. 이 경우, 회로(31)에 에러가 없으면 회로 노드(3)에 그리고 그에 따라 테스터(32)의 단자(2)에 동일한 전위를 가진 신호(S)가 세팅된다.
제 2도에서 테스트회로(33)는 테스트될 전자 회로(31)의 부품이다. 후자는 집적 회로기술로 구현될 수 있다. 회로(31)의 테스트될 부분은 (31a)로 표시되어있다. 테스트회로(33)는 3개의 저항소자(21)를 포함하며, 상기 저항소자(21)는 하나의 공통 회로 노드(3)를 갖는다. 저항소자(21)의 단자(4)는 테스트될 전자 회로(31)의 출력에 각각 전기적으로 접속된다. 회로 노드(3)는 테스터(32)의 단자(2)에 접속될 수 있다. 이러한 접속은 제 2도의 실시예에서 이루어진다.
또한, 제 2도의 테스트회로(33)는 회로 노드(3)와 고정 전위(41)(이 경우에는 접지임) 사이에 배치된 부가의 저항소자(22)를 갖는다. 부가의 저항소자(22)는 저항소자(21)와 함께 분압기를 형성한다. 저항소자(21) 및 부가의 저항소자(22)의 적합한 치수 설계에 의해, 개별 출력(1)의 출력신호에 대한 한계치가 서로 다른 경우에도, 평가시점(t1)에서 출력(1)의 출력신호의 한계치에 대한, 공통의 회로 노드(3)에(그리고 그에 따라 테스터(32)의 상응하는 단자(2)에) 세팅되는 신호(S)의 상대 한계치가 프리세팅(presetting)될 수 있다.
제 3도는 하나의 테스터(32)로 2개의 전자 회로(31)를 동시에 테스트하기 위한 본 발명의 실시예를 나타낸다. 이 실시예에서, 테스트 회로(33)는 테스터(32)의 부품이다. 테스트회로(33)와는 다른 테스터(32)의 부분은 (32a)로 표시되어있다. 각각의 전자 회로(31)의 2개의 출력(1)은 각각 저항소자(21)의 한 단자(4)에 접속될 수 있다. 이러한 접속은 제 3도의 실시예에서 이루어진다. 동일한 전자 회로(31)에 접속된 저항소자(21)는 하나의 공통 회로 노드(3)를 갖는다. 회로 노드(3)는 각각 테스트장치(32)의 한 단자(2)에 접속될 수 있다.
제 4도는 테스트를 수행할 때 회로 노드(3) 중 하나에서 그리고 그에 따라 이것에 접속된 테스터(32)의 단자(2)에서 나타나는 신호(S)의 가능한 파형을 개략적으로 나타낸다. 시간(t)에 대한 전위(U)가 도시되어있다. 기초가되는 실시예에서는 테스트될 회로(31)가 집적 메모리 모듈, 예컨대 DRAM이고, 그것의 출력(1)에는 평가 시점(t1)에서 정상 동작시 논리 1의 상태에 상응하는 전위를 가진 신호가 인가되는 것으로 가정한다. 또한, 메모리 모듈(31)의 2개의 출력(1)은 제 1도의 실시예에서와 같이, 저항소자(21)를 통해 하나의 공통 회로 노드(3)에 접속되고, 상기 회로 노드(3)는 테스터(32)의 단자(2) 중 하나에 접속되는 것으로 가정한다. 또한, 저항 소자(21)들은 동일한 저항값을 갖는 것으로 가정한다. 출력(1)에 동일한 신호가 인가되는 경우에는 회로 노드(3)에도 동일한 신호가 세팅되며, 저항소자(21)를 통해 전류가 출력(1)들 사이로 흐르지 않는다.
제 4도에서 Vhigh는 평가 시점(t1)에서 테스터(32)에 의해 신호가 논리1로 검출되는 전위 범위의 하한치를 표시한다. Vlow는 논리 0 의 값이 할당되는 범위의 상한치이다. 시점(t0)에서 출력(1)은 높은 저항 상태에 놓인다(3상태(tristate)). 출력이 활성화되면, 출력(1)의 신호가 시점(t1)까지 변동된다. 시점(t1)은 회로 노드(3)에 접속된 단자(2)에 인가된 신호(S)가 테스터(32)에 의해 평가될 수 있는 가장 빠른 평가 시점이다.
먼저 기록되어 어드레스된 메모리셀의 독출시 메모리 모듈(31)에 에러가 없으면 평가시점(t1)에서 출력(1)에는 Vhigh보다 큰 전위를 가진 신호가 나타난다. 이 신호는 저항소자(21)를 통해 상기 출력(1)에 접속된 회로 노드(3)에 그리고 그에 따라 단자(2)에 마찬가지로 Vhigh보다 큰 전위(V1)를 가진 신호(S)를 초래한다.
이에 반해, 평가시점(t1)에서 공통의 회로 노드(3)를 가진 출력(1)에 인가되는 신호 중 하나 또는 2개가 에러를 가지면, 그것의 전위는 Vhigh보다 낮다. 이 신호는 단자(2)에 마찬가지로 Vhigh보다 작은 전위(V2)를 가진 신호(S)를 초래한다.
메모리 모듈(31)이 논리 0 값의 판독에 관련해서 검사될 때, 회로노드(3)에 Vlow보다 작은 신호가 검출되면 이로써 메모리 셀(31)의 정상 동작이 표시된다.
이러한 방식으로 회로 노드(3) 또는 단자(2)에 초래되는 신호(S)의 테스트에 의해 메모리 셀(31)의 정상 동작이 테스트된다.

Claims (15)

  1. 집적 메모리 회로의 기능 테스트 장치에 있어서, 집적 메모리 회로를 테스트하기 위한 단자를 가지는 테스터; 그리고 적어도 두 개의 저항 소자들을 가지는 테스트 회로를 포함하며, 상기 저항 소자들 사이의 공통 회로 노드는 상기 테스터의 상기 단자에 연결되며, 상기 공통 회로 노드 반대쪽의 상기 저항 소자들의 각 단자는 테스트되는 집적 메모리 회로의 각 출력에 연결되는 것을 특징으로 하는 테스트 장치.
  2. 제 1항에 있어서, 상기 테스트되는 집적 메모리 회로가 정상적으로 기능할 경우, 상기 공통 회로 노드 반대쪽의 상기 저항 소자들의 각 단자는 테스트 동안 동일한 신호를 갖는 것을 특징으로 하는 테스트 장치.
  3. 제 1항에 있어서, 상기 테스트 회로가 상기 집적 메모리 회로의 부품인 것을 특징으로 하는 테스트 장치.
  4. 제 1항에 있어서, 상기 테스트 회로가 상기 집적 메모리 회로를 테스트하기 위한 테스터의 부품인 것을 특징으로 하는 테스트 장치.
  5. 제 1항에 있어서, 상기 테스트 회로가 배치되는 배선반을 포함하는 것을 특징으로 하는 테스트 장치.
  6. 제 1항에 있어서, 상기 저항소자가 능동 저항인 것을 특징으로 하는 테스트 장치.
  7. 제 1항에 있어서, 상기 저항소자가 트랜지스터 소자인 것을 특징으로 하는 테스트 장치.
  8. 제 1항에 있어서, 상기 저항소자가 수동 저항인 것을 특징으로 하는 테스트 장치.
  9. 제 1항에 있어서, 상기 저항소자가 옴 저항인 것을 특징으로 하는 테스트 장치.
  10. 제 9항에 있어서, 상기 옴 저항이 68 옴의 값을 갖는 것을 특징으로 하는 테스트 장치.
  11. 제 1항에 있어서, 상기 공통 회로 노드에 연결된 상기 저항소자들이 동일한 저항값을 갖는 것을 특징으로 하는 테스트 장치.
  12. 제 1항에 있어서, 상기 공통 회로 노드에 연결된 상기 저항소자들이 서로 상이한 저항값을 갖는 것을 특징으로 하는 테스트 장치.
  13. 제 1항에 있어서, 상기 저항소자가 단락회로 소자인 것을 특징으로 하는 테스트 장치.
  14. 제 1항에 있어서, 상기 공통 회로 노드와 고정 전위 사이에 연결된 부가 저항 소자를 더 포함하는 것을 특징으로 하는 테스트 장치.
  15. 선행하는 항 중 어느 한 항에 따른 테스트 장치를 이용하는 집적 메모리 회로의 기능 테스트 방법에 있어서, 상기 집적 메모리 회로의 출력에 상기 테스트 회로를 연결하는 단계; 그리고 상기 공통 회로 노드의 신호를 측정함에 의해 집적 메모리 회로의 기능을 테스트하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
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