JPS6144371A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPS6144371A JPS6144371A JP59165858A JP16585884A JPS6144371A JP S6144371 A JPS6144371 A JP S6144371A JP 59165858 A JP59165858 A JP 59165858A JP 16585884 A JP16585884 A JP 16585884A JP S6144371 A JPS6144371 A JP S6144371A
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- tester
- semiconductor apparatus
- terminal
- diode
- semiconductor
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- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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-
- G—PHYSICS
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- G01R31/26—Testing of individual semiconductor devices
- G01R31/2601—Apparatus or methods therefor
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置との電気的接続の確認を短時間
で実施できる半導体試験装置に関するものである。
で実施できる半導体試験装置に関するものである。
従来、この種の半導体試験装置（以後テスタという）と
しては応１図に示すものがあった０図において、１は被
測定半導体装置（以後ＤＵＴという）、２は定電圧源７
または定電流源装置８（以ＩＰＭＵという）を内蔵して
いるテスタであり、ｌａ、 ｉｂ、 ｌｅｔ ・ｌ
１１はＤＵＴＩの入出力端子群を示す、なお、ＰＭ
Ｕ７，８は半導体装置のＤＣ測定のために通常テスタ２
に装備されているｔａ能である。ＤＵＴｌの構造は第２
図に示すように、入出力端子１ａが導体（通常、金また
はアルミ細１ｊ［）１〜ａ゛によって半導体チップ装置
３上に微細加工されたポンディングパッド４に接合され
ている。なお５は半導体チップ３と端子１を組み立てた
パンケージである。
しては応１図に示すものがあった０図において、１は被
測定半導体装置（以後ＤＵＴという）、２は定電圧源７
または定電流源装置８（以ＩＰＭＵという）を内蔵して
いるテスタであり、ｌａ、 ｉｂ、 ｌｅｔ ・ｌ
１１はＤＵＴＩの入出力端子群を示す、なお、ＰＭ
Ｕ７，８は半導体装置のＤＣ測定のために通常テスタ２
に装備されているｔａ能である。ＤＵＴｌの構造は第２
図に示すように、入出力端子１ａが導体（通常、金また
はアルミ細１ｊ［）１〜ａ゛によって半導体チップ装置
３上に微細加工されたポンディングパッド４に接合され
ている。なお５は半導体チップ３と端子１を組み立てた
パンケージである。
ここでＤＵＴＩとテスタ２との電気的接続の確認はテス
タ２に内蔵されている定電圧源７または定電流源８によ
りＤＵＴＩの端子群１ａ〜１１へ電圧または電流を印加
して、その時の電流値、電圧値を測定することにより実
施している。
タ２に内蔵されている定電圧源７または定電流源８によ
りＤＵＴＩの端子群１ａ〜１１へ電圧または電流を印加
して、その時の電流値、電圧値を測定することにより実
施している。
第３図はＤＵＴＩ内部のポンディングパッド４から見た
電気回路構成を示しており、図中の破線より右側がＤＵ
ＴＩの半導体チップ装置内の回路を示している９通常、
半導体装置の入力及び出力端子には保護回路が採用され
ている場合が多く、これは同図のようにダイオード５と
抵抗６とを用いた構成が一般的である。ＤＵＴＩとテス
タ２との電気的接続はこのダイオードの順方向電流を測
定することで、テスタ２とＤＵＴＩとの断線、さらにＤ
ＵＴＩの端子群１ａ〜１１からの微細加工された導体（
通常はアルミ線）の断線の有無が明確となる。
電気回路構成を示しており、図中の破線より右側がＤＵ
ＴＩの半導体チップ装置内の回路を示している９通常、
半導体装置の入力及び出力端子には保護回路が採用され
ている場合が多く、これは同図のようにダイオード５と
抵抗６とを用いた構成が一般的である。ＤＵＴＩとテス
タ２との電気的接続はこのダイオードの順方向電流を測
定することで、テスタ２とＤＵＴＩとの断線、さらにＤ
ＵＴＩの端子群１ａ〜１１からの微細加工された導体（
通常はアルミ線）の断線の有無が明確となる。
断線検出法としては、例えば第４図に示すように、端子
４に定電流源８を接続してＩＯ（μＡ）を印加するとダ
イオード５の順方向電流と抵抗６によって発生する電圧
ＶＯはＶｏ−Ｉｏ（μＡ）ＸＲｏ（Ω）となる、ここで
、もし半導体装置のグランドＧＤからテスタ２の接地Ｇ
Ｔまでの間で断線があれば、前述した■０値が非常に大
きく変化するので、期待されるＶｏ値近辺（Ｖｏｍｉｎ
〜Ｖｏｍａｘ）以外の値が検出されれば、ＤＵＴＩとテ
スタ２との電気的接続が不充分であるか、または不具合
を有していると判定できる。あるいは第５図に示すよう
に定電圧源７を接続して電流値で判定することによって
も同様の効果が得られる。
４に定電流源８を接続してＩＯ（μＡ）を印加するとダ
イオード５の順方向電流と抵抗６によって発生する電圧
ＶＯはＶｏ−Ｉｏ（μＡ）ＸＲｏ（Ω）となる、ここで
、もし半導体装置のグランドＧＤからテスタ２の接地Ｇ
Ｔまでの間で断線があれば、前述した■０値が非常に大
きく変化するので、期待されるＶｏ値近辺（Ｖｏｍｉｎ
〜Ｖｏｍａｘ）以外の値が検出されれば、ＤＵＴＩとテ
スタ２との電気的接続が不充分であるか、または不具合
を有していると判定できる。あるいは第５図に示すよう
に定電圧源７を接続して電流値で判定することによって
も同様の効果が得られる。
従来の接続の試験方式ではテスタ２に内蔵されている定
電流源装置８または定電圧源装置７を用いてこの判定が
実施されていた。ところでこれらの装置は設定電圧値、
あるいは電流値に確実に達するまで数ｍ３程度の時間を
費やしており、さらに、この目的で利用可能な定電圧・
電流源装置は価格も高（、テスタに搭載する台数にも制
限があり、多くの入出力端子を有するＤＵＴの電気接続
チェックをするにはＤＵＴの被測定端子数の増加に伴っ
て確認時間が増加するという欠点があった。
電流源装置８または定電圧源装置７を用いてこの判定が
実施されていた。ところでこれらの装置は設定電圧値、
あるいは電流値に確実に達するまで数ｍ３程度の時間を
費やしており、さらに、この目的で利用可能な定電圧・
電流源装置は価格も高（、テスタに搭載する台数にも制
限があり、多くの入出力端子を有するＤＵＴの電気接続
チェックをするにはＤＵＴの被測定端子数の増加に伴っ
て確認時間が増加するという欠点があった。
またここで時間短縮をＰＭＵ接続で可能とするには、被
測定端子数と同じ数だけのＰＭＵをテスタに内蔵すれば
よいのであるが、前述したようにＰＭＵは価格も高く、
本接続試験用の目的でテスタ機能の変更を行なうのは得
策ではない。
測定端子数と同じ数だけのＰＭＵをテスタに内蔵すれば
よいのであるが、前述したようにＰＭＵは価格も高く、
本接続試験用の目的でテスタ機能の変更を行なうのは得
策ではない。
本発明は、上記のような従来のものの欠点を除去するた
めになされたもので、−ｍのテスクにおいて、被試験半
導体装置の入出力端子に対応して複数設けられ、半導体
装置のハイインピーダンス測定を行なうダイナミ・７ク
ロ一ド回路と比較器とを用いて、多入出力端子を有する
ＤＵＴとテスタとの接続チェックを行なうことにより、
端子数の規模に関係なく、テスクの有する最高動作周波
数で短時間にこれを確認でき、かつ安価に構成できる半
導体試験装置を提供することを目的としている。
めになされたもので、−ｍのテスクにおいて、被試験半
導体装置の入出力端子に対応して複数設けられ、半導体
装置のハイインピーダンス測定を行なうダイナミ・７ク
ロ一ド回路と比較器とを用いて、多入出力端子を有する
ＤＵＴとテスタとの接続チェックを行なうことにより、
端子数の規模に関係なく、テスクの有する最高動作周波
数で短時間にこれを確認でき、かつ安価に構成できる半
導体試験装置を提供することを目的としている。
以下、この発明の実施例を図について説明する。
か否かを調べるハイインピーダンス測定のためにテスタ
に内蔵されているダイナミックロード回路（あるいはプ
ログラマブル回路ともいう〉であり、これは後述するコ
ンパレータとともに被試験半導体装置の入出力端子に対
応して複数設けられ、テスタ２の有する最高動作周波数
（通常２０ＭＨｚから１００Ｍ１ｌｚ ）で動作できる
ようになっている。
に内蔵されているダイナミックロード回路（あるいはプ
ログラマブル回路ともいう〉であり、これは後述するコ
ンパレータとともに被試験半導体装置の入出力端子に対
応して複数設けられ、テスタ２の有する最高動作周波数
（通常２０ＭＨｚから１００Ｍ１ｌｚ ）で動作できる
ようになっている。
また９ａ、９ｂはダイナミックロード回路Ａの定電流源
装置、ｌｌａ〜ｌｉｄはダイオードであり、これらは端
子１２から端子１３までの間で必ず端子１２から電流が
流れ出し、端子１３には必ず電流が流れ込んで来るよう
に端子１０ａと端子４に現れる電圧を同じ値に保持させ
るためのダイオード・ブリフジ回路を構成している。ま
た、１ｏは端子１２．端子１３への電流方向を変化させ
てＤｔ＋’ｒ端子４との電圧値との差を少なくする基ｔ
＄電圧発生装置である。また１４は端子４に発生してい
る電圧と上限設定指定値レジスタ１５及び下限設定指定
値レジスタ１６に設定された指定値とを比較スるコンパ
レータである。１７はコンパレータ１４で比較された結
果（パスまたはフェイル）に基づいてその出力を出すフ
ラグ値レジスタであり、ｉｉｌ常“ｌ”または“Ｏ”に
相当する信号を出力する。なお第４図同様破線より右側
がＤＵＴの半導体チップ装置内の回路を示している。
装置、ｌｌａ〜ｌｉｄはダイオードであり、これらは端
子１２から端子１３までの間で必ず端子１２から電流が
流れ出し、端子１３には必ず電流が流れ込んで来るよう
に端子１０ａと端子４に現れる電圧を同じ値に保持させ
るためのダイオード・ブリフジ回路を構成している。ま
た、１ｏは端子１２．端子１３への電流方向を変化させ
てＤｔ＋’ｒ端子４との電圧値との差を少なくする基ｔ
＄電圧発生装置である。また１４は端子４に発生してい
る電圧と上限設定指定値レジスタ１５及び下限設定指定
値レジスタ１６に設定された指定値とを比較スるコンパ
レータである。１７はコンパレータ１４で比較された結
果（パスまたはフェイル）に基づいてその出力を出すフ
ラグ値レジスタであり、ｉｉｌ常“ｌ”または“Ｏ”に
相当する信号を出力する。なお第４図同様破線より右側
がＤＵＴの半導体チップ装置内の回路を示している。
電圧値よりも低い［高い］電圧値を端子１０ａに与える
ように定電圧源１０を設定し、さらに定電流源９ａ、９
ｂの印加電流値を適当に与える。この印加電流値の大き
さに従って回路が安定状態になるまでの時間（遷移時間
）が決定される。テスタとＤＵＴとの間で流れる電流は
、ＤＵＴのダイオード５．抵抗６．テスタのダイオード
１１Ｃ１定電流源装置９ｂ［あるいは定電流源装置９ａ
。
ように定電圧源１０を設定し、さらに定電流源９ａ、９
ｂの印加電流値を適当に与える。この印加電流値の大き
さに従って回路が安定状態になるまでの時間（遷移時間
）が決定される。テスタとＤＵＴとの間で流れる電流は
、ＤＵＴのダイオード５．抵抗６．テスタのダイオード
１１Ｃ１定電流源装置９ｂ［あるいは定電流源装置９ａ
。
ダイオード１１ｄ１そして一方はＤＵＴの抵抗６へ、他
方はテスタのダイオード１１Ｃ１定電流源装置９ｂへと
分流する］へと流れる。このとき端子４に発生する電圧
値はＤＵＴ抵抗６またはダイオード５に流れる電流値で
概ね推定できるので、その推定値（期待値）をコンパレ
ータ１４で上。
方はテスタのダイオード１１Ｃ１定電流源装置９ｂへと
分流する］へと流れる。このとき端子４に発生する電圧
値はＤＵＴ抵抗６またはダイオード５に流れる電流値で
概ね推定できるので、その推定値（期待値）をコンパレ
ータ１４で上。
下限設定値１５．１６と比較して結果１７をテスクの処
理系へ出力することによりテスタとＤＵＴとの接続の良
否を検出できる。なおテスタとＤＵＴとの電気接続テス
トはＤＵＴのダイオード５゜抵抗６へと電流を流して端
子４に発生ずる電圧値で判定するのが一般的である。
理系へ出力することによりテスタとＤＵＴとの接続の良
否を検出できる。なおテスタとＤＵＴとの電気接続テス
トはＤＵＴのダイオード５゜抵抗６へと電流を流して端
子４に発生ずる電圧値で判定するのが一般的である。
このように、本実施例では被試験半導体装置の各入出力
端子に対応して設けられ試験装置の有する最高周波数で
動作できるダイナミックロード回路及び比較器を用いて
被試験半導体との電気的接続を確認するようにしたので
、被試験半導体装置との接続チェックを高速で実行でき
、しかも被試験半導体装置の入出力端子が増加しても試
験実行時間が増加せず、かつ安価に構成できる効果があ
机 なお、上記実施例ではＤＵＴの接続チェックのみを行な
うようにしたが、ＤＵＴの静的電気特性の測定が可能な
ように、第６図に示したテスタに内蔵されたブリフジ回
路を構成する部品群１０゜１１ａ、ｌｌｂ、Ｉｌｃ、ｌ
ｉｄ、９ａ、９ｂを高性能化（高精度、高分解能）した
設備を採用すれば、従来ＰＭＵ等で測定していたテスト
項目も実行できる。現状では、測定精度の点では、ＰＭ
Ｕの方が数倍から数十倍程度よいが、ブリフジ回路の性
能を高め、特に測定レンジをＰＭＵ程度にするようにす
れば、測定精度に対する誤差は太きくならず、しかも従
来のＰＭＵによる場合と同等の高精度の測定結果が短時
間で得られるものである。
端子に対応して設けられ試験装置の有する最高周波数で
動作できるダイナミックロード回路及び比較器を用いて
被試験半導体との電気的接続を確認するようにしたので
、被試験半導体装置との接続チェックを高速で実行でき
、しかも被試験半導体装置の入出力端子が増加しても試
験実行時間が増加せず、かつ安価に構成できる効果があ
机 なお、上記実施例ではＤＵＴの接続チェックのみを行な
うようにしたが、ＤＵＴの静的電気特性の測定が可能な
ように、第６図に示したテスタに内蔵されたブリフジ回
路を構成する部品群１０゜１１ａ、ｌｌｂ、Ｉｌｃ、ｌ
ｉｄ、９ａ、９ｂを高性能化（高精度、高分解能）した
設備を採用すれば、従来ＰＭＵ等で測定していたテスト
項目も実行できる。現状では、測定精度の点では、ＰＭ
Ｕの方が数倍から数十倍程度よいが、ブリフジ回路の性
能を高め、特に測定レンジをＰＭＵ程度にするようにす
れば、測定精度に対する誤差は太きくならず、しかも従
来のＰＭＵによる場合と同等の高精度の測定結果が短時
間で得られるものである。
以上のように、本発明に係る半導体試験装置によれば、
一般のテスタが有している比較器とダイナミックロード
回路とを用いて、多入出力端子を有するＤＵＴとテスタ
との接続チェックを行なうようにしたので、その試験時
間が短時間となり、安価でかつ高速試験が実現できるも
のが得られる効果がある。
一般のテスタが有している比較器とダイナミックロード
回路とを用いて、多入出力端子を有するＤＵＴとテスタ
との接続チェックを行なうようにしたので、その試験時
間が短時間となり、安価でかつ高速試験が実現できるも
のが得られる効果がある。
第１図は従来のテスタとＤＵＴの電気接続試験の構成を
示す図、第２図はパッケージに組み立てられたＯＵＴを
示す図、第３図はＤＵＴの保護回路の構成を示す図、第
４図はＤＵＴとテスタの電気接続試験の構成を示す図、
第５図はＤＵＴとテスタとの電気接続試験の構成を示す
図、第６図は本発明の一実施例による半導体試験装置の
構成を示す図である。 Ａ・・・ダイナミックロード回路、１０・・・基準電圧
発生装置（定電圧源）、ｌｌａ〜ｌｉｄ・・・ブリフジ
回路を構成するダイオード、９ａ、９ｂ・・・定電流源
、１４・・・コンパレータ、１５・・・上限設定指定値
レジスタ、１６・・・下限設定指定値レジスタ、１７・
・・出力フラグ値レジスタ。
示す図、第２図はパッケージに組み立てられたＯＵＴを
示す図、第３図はＤＵＴの保護回路の構成を示す図、第
４図はＤＵＴとテスタの電気接続試験の構成を示す図、
第５図はＤＵＴとテスタとの電気接続試験の構成を示す
図、第６図は本発明の一実施例による半導体試験装置の
構成を示す図である。 Ａ・・・ダイナミックロード回路、１０・・・基準電圧
発生装置（定電圧源）、ｌｌａ〜ｌｉｄ・・・ブリフジ
回路を構成するダイオード、９ａ、９ｂ・・・定電流源
、１４・・・コンパレータ、１５・・・上限設定指定値
レジスタ、１６・・・下限設定指定値レジスタ、１７・
・・出力フラグ値レジスタ。
Claims (1)
- （１）入出力端子を有する被測定半導体装置の試験を行
なう半導体試験装置であって、該試験装置内に上記半導
体装置の各入出力端子に対応して複数設けられ上記半導
体装置の内部状態がハイインピーダンス状態か否かを測
定するダイナミックロード回路及び比較器を用いて、上
記半導体装置と該試験装置との電気的接続の確認を行な
うようにしたことを特徴とする半導体試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165858A JPS6144371A (ja) | 1984-08-06 | 1984-08-06 | 半導体試験装置 |
| US06/760,776 US4720671A (en) | 1984-08-06 | 1985-07-31 | Semiconductor device testing device |
| DE19853528189 DE3528189A1 (de) | 1984-08-06 | 1985-08-06 | Testgeraet fuer halbleitereinrichtungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165858A JPS6144371A (ja) | 1984-08-06 | 1984-08-06 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6144371A true JPS6144371A (ja) | 1986-03-04 |
| JPH0316626B2 JPH0316626B2 (ja) | 1991-03-06 |
Family
ID=15820331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165858A Granted JPS6144371A (ja) | 1984-08-06 | 1984-08-06 | 半導体試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4720671A (ja) |
| JP (1) | JPS6144371A (ja) |
| DE (1) | DE3528189A1 (ja) |
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| JP2007112173A (ja) * | 2005-10-18 | 2007-05-10 | Mazda Motor Corp | 車両の底部車体構造 |
| JP2009270903A (ja) * | 2008-05-07 | 2009-11-19 | Texas Instr Japan Ltd | 半導体装置の試験装置および試験方法 |
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-
1984
- 1984-08-06 JP JP59165858A patent/JPS6144371A/ja active Granted
-
1985
- 1985-07-31 US US06/760,776 patent/US4720671A/en not_active Expired - Lifetime
- 1985-08-06 DE DE19853528189 patent/DE3528189A1/de active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003057284A (ja) * | 2001-08-10 | 2003-02-26 | Advantest Corp | 半導体試験装置及びその試験方法 |
| JP2007112173A (ja) * | 2005-10-18 | 2007-05-10 | Mazda Motor Corp | 車両の底部車体構造 |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3528189C2 (ja) | 1991-11-21 |
| JPH0316626B2 (ja) | 1991-03-06 |
| DE3528189A1 (de) | 1986-02-13 |
| US4720671A (en) | 1988-01-19 |
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