JPH11264853A - コンタクト試験装置及び半導体試験装置 - Google Patents
コンタクト試験装置及び半導体試験装置Info
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- JPH11264853A JPH11264853A JP10070027A JP7002798A JPH11264853A JP H11264853 A JPH11264853 A JP H11264853A JP 10070027 A JP10070027 A JP 10070027A JP 7002798 A JP7002798 A JP 7002798A JP H11264853 A JPH11264853 A JP H11264853A
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- pins
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【課題】パッケージングされたＤＵＴの全てのＩＣピン
と内部ＩＣチップとの電気的接続を検査可能なコンタク
ト試験装置及び半導体試験装置を提供する。 【解決手段】ＩＣ容器にパッケージングされた被試験デ
バイスのＩＣピンと内部ＩＣチップとの電気的接続状態
を検査するコンタクト試験装置において、ＤＵＴの１本
の回路アース接続端子、即ちアースピンを試験装置の回
路アースに接続し、他のアースピンを含むＩＣピンに対
して個別に微少電流を印加し、１本のアースピンと各試
験対象ＩＣピン間の検出電圧値から、ＤＵＴ内部のＩＣ
チップとＩＣリードフレームとの電気的接続状態の良否
を検査するコンタクト試験装置。
と内部ＩＣチップとの電気的接続を検査可能なコンタク
ト試験装置及び半導体試験装置を提供する。 【解決手段】ＩＣ容器にパッケージングされた被試験デ
バイスのＩＣピンと内部ＩＣチップとの電気的接続状態
を検査するコンタクト試験装置において、ＤＵＴの１本
の回路アース接続端子、即ちアースピンを試験装置の回
路アースに接続し、他のアースピンを含むＩＣピンに対
して個別に微少電流を印加し、１本のアースピンと各試
験対象ＩＣピン間の検出電圧値から、ＤＵＴ内部のＩＣ
チップとＩＣリードフレームとの電気的接続状態の良否
を検査するコンタクト試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、パッケージング
された被試験デバイスにおけるリードフレームと内部Ｉ
Ｃチップとの接続を検査する、コンタクト試験装置及び
半導体試験装置に関する。
された被試験デバイスにおけるリードフレームと内部Ｉ
Ｃチップとの接続を検査する、コンタクト試験装置及び
半導体試験装置に関する。
【０００２】
【従来の技術】樹脂系やセラミック系封止材でＩＣチッ
プをパッケージングする被試験デバイス（ＤＵＴ）にお
いては、図１０に示すように、通常、内部ＩＣチップの
電極パッドとリードフレーム間を金ワイヤ等でボンディ
ング接続し、その後封止されて完成する。尚、内部に封
止実装されるＩＣチップは、通常、半導体試験装置等で
検査済の良品が実装される。しかしながら、上記ボンデ
ィング工程、封止工程等を経た後において、これら製造
工程に伴って金ワイヤの接続不良となるものがある。特
に、ボンディング工程での内部ＩＣチップの電極パッド
とリードフレーム間のボンディング不良となるものがあ
り、一定の確率で発生する。この後、必要によりエージ
ングされた後、最終的に半導体試験装置による機能試験
やデバイス性能試験、ランク分け分類が行われる。
プをパッケージングする被試験デバイス（ＤＵＴ）にお
いては、図１０に示すように、通常、内部ＩＣチップの
電極パッドとリードフレーム間を金ワイヤ等でボンディ
ング接続し、その後封止されて完成する。尚、内部に封
止実装されるＩＣチップは、通常、半導体試験装置等で
検査済の良品が実装される。しかしながら、上記ボンデ
ィング工程、封止工程等を経た後において、これら製造
工程に伴って金ワイヤの接続不良となるものがある。特
に、ボンディング工程での内部ＩＣチップの電極パッド
とリードフレーム間のボンディング不良となるものがあ
り、一定の確率で発生する。この後、必要によりエージ
ングされた後、最終的に半導体試験装置による機能試験
やデバイス性能試験、ランク分け分類が行われる。
【０００３】ところで、ＤＵＴを試験する半導体試験装
置は、コンタクトチェック機能を備えている。即ち、上
記パッケージングされたＤＵＴを受けて、試験の最初
に、ＤＵＴの電源ピンを除く各ＩＣピンが対向接触する
ＩＣソケットやコンタクタへ電気的接続されているかの
接続チェックができる。このコンタクトチェックがＰＡ
ＳＳしたものに対してのみ、続いて、各種デバイス試験
項目が実施される。尚、半導体試験装置は公知であり技
術的に知られている為、この説明を省略する。
置は、コンタクトチェック機能を備えている。即ち、上
記パッケージングされたＤＵＴを受けて、試験の最初
に、ＤＵＴの電源ピンを除く各ＩＣピンが対向接触する
ＩＣソケットやコンタクタへ電気的接続されているかの
接続チェックができる。このコンタクトチェックがＰＡ
ＳＳしたものに対してのみ、続いて、各種デバイス試験
項目が実施される。尚、半導体試験装置は公知であり技
術的に知られている為、この説明を省略する。
【０００４】ここで、コンタクトチェック機能とは、入
力端子・出力端子には保護用のダイオード又は寄生ダイ
オードが形成されているのを利用し、このダイオードに
対して順方向の微少電流を印加し、この電圧を測定する
ことによってコンタクトチェックとするものである。こ
れは、上述のボンディング不良の良否を特定する為の機
能ではないが、同時にボンディング不良も含めた検査に
なる。このコンタクトチェックは、図６のピンエレクト
ロニクス周辺の要部回路構成図に示すように、半導体試
験装置が備えているＤＣテスト・ユニットであるＩＳＶ
Ｍ（電流印加電圧測定）の資源を使用し、リレーマトリ
ックスのリレーを順次切替えて、各ＩＣピンへＩＳＶＭ
を割込ませ、ＩＣピンへ−２Ｖ程度、かつ例えば０．１
ｍＡとなる微少電流を印加し、そのときの電圧測定値に
よりコンタクトチェックの良否判断を行う。
力端子・出力端子には保護用のダイオード又は寄生ダイ
オードが形成されているのを利用し、このダイオードに
対して順方向の微少電流を印加し、この電圧を測定する
ことによってコンタクトチェックとするものである。こ
れは、上述のボンディング不良の良否を特定する為の機
能ではないが、同時にボンディング不良も含めた検査に
なる。このコンタクトチェックは、図６のピンエレクト
ロニクス周辺の要部回路構成図に示すように、半導体試
験装置が備えているＤＣテスト・ユニットであるＩＳＶ
Ｍ（電流印加電圧測定）の資源を使用し、リレーマトリ
ックスのリレーを順次切替えて、各ＩＣピンへＩＳＶＭ
を割込ませ、ＩＣピンへ−２Ｖ程度、かつ例えば０．１
ｍＡとなる微少電流を印加し、そのときの電圧測定値に
よりコンタクトチェックの良否判断を行う。
【０００５】ところで、ＩＳＶＭは１台又は数台しかシ
ステムに搭載されていない為、リレーを切替えて、全テ
スタチャンネルを順次シリアルに検査実施することにな
る。これに伴いＤＵＴの全ピンが例えば数百ピンにも及
ぶと、数秒もかかる場合があり、テスト時間がかかる難
点がある。尚、このリレーはＩＳＶＭが他の測定におい
て測定精度が要求される関係上、リードリレーが使用さ
れている。リードリレーは機械的接点であり寿命部品で
ある為、頻繁に切替えることは好ましくない。
ステムに搭載されていない為、リレーを切替えて、全テ
スタチャンネルを順次シリアルに検査実施することにな
る。これに伴いＤＵＴの全ピンが例えば数百ピンにも及
ぶと、数秒もかかる場合があり、テスト時間がかかる難
点がある。尚、このリレーはＩＳＶＭが他の測定におい
て測定精度が要求される関係上、リードリレーが使用さ
れている。リードリレーは機械的接点であり寿命部品で
ある為、頻繁に切替えることは好ましくない。
【０００６】一方、ＤＵＴの中には、高速デバイス等に
おいてＧＮＤ用として複数ＩＣピンを使用するものが多
くある。更に高電力用デバイスでは電源供給用として複
数ＩＣピンを使用するデバイスもある。これらＧＮＤピ
ンや電源供給ピン（＋３Ｖ，＋５Ｖ，−５Ｖ等）はＩＣ
ソケット直下でプリント基板の電源層や金属導体面等へ
最短で直接接続されて、高周波的に安定動作するように
して試験実施される。この為これらＩＣピンは並列接続
されている。尚、電源供給ピンに対しては、ＩＣソケッ
トの直近にパスコンを接続している。上記の複数のＧＮ
Ｄピンや電源供給ピンを備えるＤＵＴの場合、ＩＣピン
内部で金ワイヤの接続不良があっても不良として検出で
きない難点がある。
おいてＧＮＤ用として複数ＩＣピンを使用するものが多
くある。更に高電力用デバイスでは電源供給用として複
数ＩＣピンを使用するデバイスもある。これらＧＮＤピ
ンや電源供給ピン（＋３Ｖ，＋５Ｖ，−５Ｖ等）はＩＣ
ソケット直下でプリント基板の電源層や金属導体面等へ
最短で直接接続されて、高周波的に安定動作するように
して試験実施される。この為これらＩＣピンは並列接続
されている。尚、電源供給ピンに対しては、ＩＣソケッ
トの直近にパスコンを接続している。上記の複数のＧＮ
Ｄピンや電源供給ピンを備えるＤＵＴの場合、ＩＣピン
内部で金ワイヤの接続不良があっても不良として検出で
きない難点がある。
【０００７】
【発明が解決しようとする課題】上述説明したように従
来技術においては、複数有するＧＮＤピンや同一電源供
給ピンはＤＵＴソケット若しくはコンタクタ直下のＧＮ
Ｄ層、電源層へ直接接続されている為、何れかのＧＮＤ
ピンや電源供給ピン内部でボンディング不良があっても
不良検出できない問題がある。そこで、本発明が解決し
ようとする課題は、パッケージングされたＤＵＴの全て
のＩＣピンと内部ＩＣチップとの電気的接続を検査可能
なコンタクト試験装置及び半導体試験装置を提供するこ
とである。
来技術においては、複数有するＧＮＤピンや同一電源供
給ピンはＤＵＴソケット若しくはコンタクタ直下のＧＮ
Ｄ層、電源層へ直接接続されている為、何れかのＧＮＤ
ピンや電源供給ピン内部でボンディング不良があっても
不良検出できない問題がある。そこで、本発明が解決し
ようとする課題は、パッケージングされたＤＵＴの全て
のＩＣピンと内部ＩＣチップとの電気的接続を検査可能
なコンタクト試験装置及び半導体試験装置を提供するこ
とである。
【０００８】
【課題を解決するための手段】第１に、上記課題を解決
するための発明構成は、ＩＣ容器にパッケージングされ
た被試験デバイスのＩＣピン（リードフレーム）と内部
ＩＣチップとの電気的接続状態を検査するコンタクト試
験装置において、ＤＵＴの１本の回路アース接続端子、
即ちアースピンを試験装置の回路アース若しくは直流電
圧源Ｖ１に接続し、他のアースピンを含むＩＣピン（試
験対象ＩＣピン）に対して個別に微少電流を印加し、回
路アースに接続した１本のアースピン（回路アース接続
ピン）と各試験対象ＩＣピン間に有するダイオード（保
護用ダイオード、寄生ダイオード）の順方向電圧若しく
はアースピンの場合は導通状態若しくはオープン状態に
対応する検出電圧値から、ＤＵＴ内部のＩＣチップとＩ
Ｃリードフレームとの電気的接続状態の良否を検査する
ことを特徴とするコンタクト試験装置である。上記発明
によれば、パッケージングされたＤＵＴの全てのＩＣピ
ンと内部ＩＣチップとの電気的接続を検査可能なコンタ
クト試験装置が実現できる。
するための発明構成は、ＩＣ容器にパッケージングされ
た被試験デバイスのＩＣピン（リードフレーム）と内部
ＩＣチップとの電気的接続状態を検査するコンタクト試
験装置において、ＤＵＴの１本の回路アース接続端子、
即ちアースピンを試験装置の回路アース若しくは直流電
圧源Ｖ１に接続し、他のアースピンを含むＩＣピン（試
験対象ＩＣピン）に対して個別に微少電流を印加し、回
路アースに接続した１本のアースピン（回路アース接続
ピン）と各試験対象ＩＣピン間に有するダイオード（保
護用ダイオード、寄生ダイオード）の順方向電圧若しく
はアースピンの場合は導通状態若しくはオープン状態に
対応する検出電圧値から、ＤＵＴ内部のＩＣチップとＩ
Ｃリードフレームとの電気的接続状態の良否を検査する
ことを特徴とするコンタクト試験装置である。上記発明
によれば、パッケージングされたＤＵＴの全てのＩＣピ
ンと内部ＩＣチップとの電気的接続を検査可能なコンタ
クト試験装置が実現できる。
【０００９】第１図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、ＩＣ容器にパッケージングされた被試験デバイ
スのＩＣピン（リードフレーム）と内部ＩＣチップとの
電気的接続状態を検査するコンタクト試験装置におい
て、ＤＵＴの回路アース接続端子、即ちアースピンが単
一若しくは複数本に関わらず、１本のアースピンを回路
アースに直接接続、若しくは所定の直流電圧源を供給す
る直流電圧源Ｖ１を介して回路アースに接続し、上記回
路アースへ接続される１本のアースピン（回路アース接
続ピン）以外の他のＩＣピン、即ち試験対象ＩＣピン
（他のアースピン、電源供給ピンを含む）へ接続し、試
験対象ＩＣピンに接続されている内部回路素子（ダイオ
ード）へ微少電流の所定波形を印加する、試験対象ＩＣ
ピンのピン数Ｎチャンネルの周辺回路１０ｉ（ｉ＝１〜
Ｎ）を備える周辺回路群１００を具備し、周辺回路群１
００へ所定波形の矩形波・三角波若しくは直流電圧を供
給する信号発生手段５０を具備し、試験対象ＩＣピンと
回路アース接続ピンとの電気的接続状態に対応する検出
信号を周辺回路群１００を介して受けて、デジタル情報
に変換して出力する測定部２０１〜２０ｎを所定チャン
ネル数備える測定部群２００を具備することを特徴とす
るコンタクト試験装置がある。
いる。第２に、上記課題を解決するために、本発明の構
成では、ＩＣ容器にパッケージングされた被試験デバイ
スのＩＣピン（リードフレーム）と内部ＩＣチップとの
電気的接続状態を検査するコンタクト試験装置におい
て、ＤＵＴの回路アース接続端子、即ちアースピンが単
一若しくは複数本に関わらず、１本のアースピンを回路
アースに直接接続、若しくは所定の直流電圧源を供給す
る直流電圧源Ｖ１を介して回路アースに接続し、上記回
路アースへ接続される１本のアースピン（回路アース接
続ピン）以外の他のＩＣピン、即ち試験対象ＩＣピン
（他のアースピン、電源供給ピンを含む）へ接続し、試
験対象ＩＣピンに接続されている内部回路素子（ダイオ
ード）へ微少電流の所定波形を印加する、試験対象ＩＣ
ピンのピン数Ｎチャンネルの周辺回路１０ｉ（ｉ＝１〜
Ｎ）を備える周辺回路群１００を具備し、周辺回路群１
００へ所定波形の矩形波・三角波若しくは直流電圧を供
給する信号発生手段５０を具備し、試験対象ＩＣピンと
回路アース接続ピンとの電気的接続状態に対応する検出
信号を周辺回路群１００を介して受けて、デジタル情報
に変換して出力する測定部２０１〜２０ｎを所定チャン
ネル数備える測定部群２００を具備することを特徴とす
るコンタクト試験装置がある。
【００１０】第２図、第３図は、本発明に係る解決手段
を示している。また、信号発生手段５０は所定の矩形波
若しくは三角波形電圧を発生して周辺回路群１００へ供
給し、各々の周辺回路１０ｉは信号発生手段５０からの
電圧を第２抵抗Ｒ１ｂを介して受け、第１抵抗Ｒ１ａを
介してＤＵＴの試験対象ＩＣピンへ供給し、矩形波電圧
の場合には回路アース間に所定容量値のコンデンサＣ１
を接続して積分波形に変換し、これにより、試験対象Ｉ
Ｃピンと回路アース接続ピンとの電気的接続状態に対応
した積分波形若しくは三角波形を検出信号Ｖc1として出
力し、測定部２０ｉは前記対応する周辺回路１０ｉから
の検出信号Ｖc1をパルス幅の変化として受けて、このパ
ルス幅期間をデジタル情報に変換することを特徴とする
上述コンタクト試験装置がある。
を示している。また、信号発生手段５０は所定の矩形波
若しくは三角波形電圧を発生して周辺回路群１００へ供
給し、各々の周辺回路１０ｉは信号発生手段５０からの
電圧を第２抵抗Ｒ１ｂを介して受け、第１抵抗Ｒ１ａを
介してＤＵＴの試験対象ＩＣピンへ供給し、矩形波電圧
の場合には回路アース間に所定容量値のコンデンサＣ１
を接続して積分波形に変換し、これにより、試験対象Ｉ
Ｃピンと回路アース接続ピンとの電気的接続状態に対応
した積分波形若しくは三角波形を検出信号Ｖc1として出
力し、測定部２０ｉは前記対応する周辺回路１０ｉから
の検出信号Ｖc1をパルス幅の変化として受けて、このパ
ルス幅期間をデジタル情報に変換することを特徴とする
上述コンタクト試験装置がある。
【００１１】第４図は、本発明に係る解決手段を示して
いる。また、Ｌ（Ｌは２以上の数）入力１出力型のアナ
ログＭＵＸ２１１を備え、前記アナログＭＵＸ２１１に
よりＬチャンネルの周辺回路１０ｉからの検出信号Ｖc1
を順次切替えて選択出力し、前記選択出力信号を受け
て、デジタル情報に変換する測定部２０ｊ（ｊ＝１〜Ｎ
／Ｌの数）とした構成で成る測定部群２００であること
を特徴とする上述コンタクト試験装置がある。
いる。また、Ｌ（Ｌは２以上の数）入力１出力型のアナ
ログＭＵＸ２１１を備え、前記アナログＭＵＸ２１１に
よりＬチャンネルの周辺回路１０ｉからの検出信号Ｖc1
を順次切替えて選択出力し、前記選択出力信号を受け
て、デジタル情報に変換する測定部２０ｊ（ｊ＝１〜Ｎ
／Ｌの数）とした構成で成る測定部群２００であること
を特徴とする上述コンタクト試験装置がある。
【００１２】第７図は、本発明に係る解決手段を示して
いる。また、信号発生手段５０は所定の直流電圧を発生
して周辺回路群１００へ供給し、各々の周辺回路１０ｉ
は信号発生手段５０からの電圧を第２抵抗Ｒ１ｂを介し
て受け、第１抵抗Ｒ１ａを介してＤＵＴの試験対象ＩＣ
ピンへ供給し、試験対象ＩＣピンと回路アース接続ピン
との電気的接続状態に対応する直流電圧信号を出力し、
測定部２０ｉは前記対応する周辺回路１０ｉからの直流
電圧信号を受けて、ＶＦ変換若しくはＡＤ変換してデジ
タル情報に変換することを特徴とする上述コンタクト試
験装置がある。
いる。また、信号発生手段５０は所定の直流電圧を発生
して周辺回路群１００へ供給し、各々の周辺回路１０ｉ
は信号発生手段５０からの電圧を第２抵抗Ｒ１ｂを介し
て受け、第１抵抗Ｒ１ａを介してＤＵＴの試験対象ＩＣ
ピンへ供給し、試験対象ＩＣピンと回路アース接続ピン
との電気的接続状態に対応する直流電圧信号を出力し、
測定部２０ｉは前記対応する周辺回路１０ｉからの直流
電圧信号を受けて、ＶＦ変換若しくはＡＤ変換してデジ
タル情報に変換することを特徴とする上述コンタクト試
験装置がある。
【００１３】第９図は、本発明に係る解決手段を示して
いる。第３に、上記課題を解決するために、本発明の構
成では、半導体試験装置のピンエレクトロニクス回路に
おいて、少なくともＤＵＴの試験対象ＩＣピン数（ＩＣ
ピン数−１）に対応して備える上述周辺回路群１００を
具備し、少なくともＤＵＴの試験対象ＩＣピン数に対応
して備える上述測定部群２００を具備し、試験対象ＩＣ
ピンの信号路と各周辺回路１０ｉとの間を各々開閉する
スイッチ手段群（リレー群ＲＹ２０）を具備し、ＤＵＴ
に複数本のアースピンを有する場合は、各アースピンと
回路アース間に接続して高周波的に十分低インピーダン
スとなる複数のパスコン、及びアースピンと回路アース
間を開閉するアース端スイッチ手段（リレーＲＹ１０）
を具備し、ＤＵＴに複数本の同一電源ピンを有する場合
は、各同一電源ピンと回路アース間に接続して高周波的
に十分低インピーダンスにするパスコン、及びＤＵＴの
各同一電源ピンと供給電源（例えばＰＰＳ）間を開閉す
る電源端スイッチ手段（リレーＲＹ１５）を具備するこ
とを特徴とする半導体試験装置がある。上記発明によれ
ば、パッケージングされたＤＵＴの全てのＩＣピンと内
部ＩＣチップとの電気的接続を検査可能な半導体試験装
置が実現できる。
いる。第３に、上記課題を解決するために、本発明の構
成では、半導体試験装置のピンエレクトロニクス回路に
おいて、少なくともＤＵＴの試験対象ＩＣピン数（ＩＣ
ピン数−１）に対応して備える上述周辺回路群１００を
具備し、少なくともＤＵＴの試験対象ＩＣピン数に対応
して備える上述測定部群２００を具備し、試験対象ＩＣ
ピンの信号路と各周辺回路１０ｉとの間を各々開閉する
スイッチ手段群（リレー群ＲＹ２０）を具備し、ＤＵＴ
に複数本のアースピンを有する場合は、各アースピンと
回路アース間に接続して高周波的に十分低インピーダン
スとなる複数のパスコン、及びアースピンと回路アース
間を開閉するアース端スイッチ手段（リレーＲＹ１０）
を具備し、ＤＵＴに複数本の同一電源ピンを有する場合
は、各同一電源ピンと回路アース間に接続して高周波的
に十分低インピーダンスにするパスコン、及びＤＵＴの
各同一電源ピンと供給電源（例えばＰＰＳ）間を開閉す
る電源端スイッチ手段（リレーＲＹ１５）を具備するこ
とを特徴とする半導体試験装置がある。上記発明によれ
ば、パッケージングされたＤＵＴの全てのＩＣピンと内
部ＩＣチップとの電気的接続を検査可能な半導体試験装
置が実現できる。
【００１４】第４に、上記課題を解決するために、本発
明の構成では、半導体試験装置のピンエレクトロニクス
回路において、ＤＵＴに複数本のアースピンを有する場
合は、各アースピンと回路アース間に接続して高周波的
に十分低インピーダンスとなる複数のパスコン、及びア
ースピンと回路アース間を開閉するアース端スイッチ手
段（リレーＲＹ１０）を具備し、ＤＵＴに複数本の同一
電源ピンを有する場合は、各同一電源ピンと回路アース
間に接続して高周波的に十分低インピーダンスにするパ
スコン、及びＤＵＴの各同一電源ピンと供給電源（例え
ばＰＰＳ）間を開閉する電源端スイッチ手段（リレーＲ
Ｙ１５）を具備することを特徴とする半導体試験装置が
ある。
明の構成では、半導体試験装置のピンエレクトロニクス
回路において、ＤＵＴに複数本のアースピンを有する場
合は、各アースピンと回路アース間に接続して高周波的
に十分低インピーダンスとなる複数のパスコン、及びア
ースピンと回路アース間を開閉するアース端スイッチ手
段（リレーＲＹ１０）を具備し、ＤＵＴに複数本の同一
電源ピンを有する場合は、各同一電源ピンと回路アース
間に接続して高周波的に十分低インピーダンスにするパ
スコン、及びＤＵＴの各同一電源ピンと供給電源（例え
ばＰＰＳ）間を開閉する電源端スイッチ手段（リレーＲ
Ｙ１５）を具備することを特徴とする半導体試験装置が
ある。
【００１５】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１６】本発明のコンタクト試験装置について、図
１のブロック構成図と、図２の回路構成図と、図３の波
形図を参照して以下に説明する。構成は、図１に示すよ
うに、直流電圧源Ｖ１と、信号発生手段（ＳＧ）５０
と、周辺回路群１００と、測定部群２００と、ＣＰＵと
で成る。更に、ＳＧ５０から矩形波信号を供給する場合
の具体回路例を図２に示す。
１のブロック構成図と、図２の回路構成図と、図３の波
形図を参照して以下に説明する。構成は、図１に示すよ
うに、直流電圧源Ｖ１と、信号発生手段（ＳＧ）５０
と、周辺回路群１００と、測定部群２００と、ＣＰＵと
で成る。更に、ＳＧ５０から矩形波信号を供給する場合
の具体回路例を図２に示す。
【００１７】信号発生手段５０は、周辺回路群１００へ
所定波形の交流電圧（矩形波・三角波等）、若しくは直
流電圧を供給する。これはＤＵＴ入力端・出力端内部と
アース端子間に有する保護ダイオードや寄生ダイオード
へＤＵＴを劣化させない微少な順方向の電流、例えば
０．１ｍＡ程度を印加するものである。図２の具体回路
の場合は矩形波信号若しくは三角波信号を供給し、図４
の具体回路の場合は直流電圧を供給する。
所定波形の交流電圧（矩形波・三角波等）、若しくは直
流電圧を供給する。これはＤＵＴ入力端・出力端内部と
アース端子間に有する保護ダイオードや寄生ダイオード
へＤＵＴを劣化させない微少な順方向の電流、例えば
０．１ｍＡ程度を印加するものである。図２の具体回路
の場合は矩形波信号若しくは三角波信号を供給し、図４
の具体回路の場合は直流電圧を供給する。
【００１８】直流電圧源Ｖ１は、ＤＵＴの回路アース接
続ピンへ所望の直流オフセット電圧を供給するものであ
る。尚、信号発生手段５０側に直流オフセット電圧が付
与可能であれば削除可能であり、この場合はＤＵＴの回
路アース接続ピンを直接回路アースに接続できる。尚、
ＤＵＴのアースピンが複数本有る場合は、何れか１本の
アースピンへ供給し、他のアースピンは周辺回路群１０
０側に接続する。ここで直流電圧源Ｖ１若しくは回路ア
ースに直接接続される１本のアースピンを回路アース接
続ピンと称す。また、この回路アース接続ピン以外の他
の電源供給ピンをも含む全てのＩＣピンを試験対象ＩＣ
ピンと称す。
続ピンへ所望の直流オフセット電圧を供給するものであ
る。尚、信号発生手段５０側に直流オフセット電圧が付
与可能であれば削除可能であり、この場合はＤＵＴの回
路アース接続ピンを直接回路アースに接続できる。尚、
ＤＵＴのアースピンが複数本有る場合は、何れか１本の
アースピンへ供給し、他のアースピンは周辺回路群１０
０側に接続する。ここで直流電圧源Ｖ１若しくは回路ア
ースに直接接続される１本のアースピンを回路アース接
続ピンと称す。また、この回路アース接続ピン以外の他
の電源供給ピンをも含む全てのＩＣピンを試験対象ＩＣ
ピンと称す。
【００１９】周辺回路群１００は、ＤＵＴのＩＣピン数
をｎ＋１としたときｎチャンネルの個々の周辺回路１０
１〜１０ｎを備えている。図２に示す１つの周辺回路１
０１の内部構成は第１抵抗Ｒ１ａと、第２抵抗Ｒ１ｂ
と、コンデンサＣ１とで成る。第１抵抗Ｒ１ａは試験対
象ＩＣピンを保護する為に微少電流に制限する抵抗であ
り、この抵抗及び第２抵抗Ｒ１ｂとコンデンサＣ１とで
積分時定数を形成して、三角波形に近い状態にする。当
然ながら、この積分時定数は信号発生手段５０が発生す
る矩形波Ｖsgの周期に対応した時定数条件とする。ある
いは、積分時定数に対応して矩形波Ｖsgのパルス幅や周
期を制御するようにしても良い。尚、図２において、信
号発生手段５０から三角波信号を供給する場合はコンデ
ンサＣ１は不要である。
をｎ＋１としたときｎチャンネルの個々の周辺回路１０
１〜１０ｎを備えている。図２に示す１つの周辺回路１
０１の内部構成は第１抵抗Ｒ１ａと、第２抵抗Ｒ１ｂ
と、コンデンサＣ１とで成る。第１抵抗Ｒ１ａは試験対
象ＩＣピンを保護する為に微少電流に制限する抵抗であ
り、この抵抗及び第２抵抗Ｒ１ｂとコンデンサＣ１とで
積分時定数を形成して、三角波形に近い状態にする。当
然ながら、この積分時定数は信号発生手段５０が発生す
る矩形波Ｖsgの周期に対応した時定数条件とする。ある
いは、積分時定数に対応して矩形波Ｖsgのパルス幅や周
期を制御するようにしても良い。尚、図２において、信
号発生手段５０から三角波信号を供給する場合はコンデ
ンサＣ１は不要である。
【００２０】この状態で、試験対象ＩＣピンに接続され
ている内部回路素子、即ちダイオード１個分もしくは数
個分が直列接続されたダイオードに対して順方向の電流
となる矩形波信号を供給する。このダイオードに流れる
電流量に対応して積分波形の振幅レベルが低下してく
る。従って、この波形の振幅レベルの変化をあるスレッ
ショルドレベルでデジタル信号に変換し、得られるパル
ス幅の変化の量から、試験対象ＩＣピンと内部ＩＣチッ
プ間とでボンディング接続されているか否かを検出す
る。
ている内部回路素子、即ちダイオード１個分もしくは数
個分が直列接続されたダイオードに対して順方向の電流
となる矩形波信号を供給する。このダイオードに流れる
電流量に対応して積分波形の振幅レベルが低下してく
る。従って、この波形の振幅レベルの変化をあるスレッ
ショルドレベルでデジタル信号に変換し、得られるパル
ス幅の変化の量から、試験対象ＩＣピンと内部ＩＣチッ
プ間とでボンディング接続されているか否かを検出す
る。
【００２１】図３にＤＵＴの各条件による検出の様子を
示す。図３Ｈは正常なときの試験対象ＩＣピンの等価回
路であり、図３ＪはＤＵＴ内部断線のときの等価回路で
あり、図３Ｋはアースピンに対する等価回路である。こ
れらに対して、信号発生手段５０から図３Ａに示す負電
圧の矩形波Ｖsgを印加したとき、各等価回路による検出
信号Ｖc1の変化（図３Ｂ，Ｄ，Ｆ）と、これを受けてコ
ンパレータ（若しくはバッファゲート）Ｕ１のスレッシ
ョルドレベルでデジタル信号に変換した出力パルスＰou
t（図３Ｃ，Ｅ，Ｇ）を示す。これらから明らかなよう
に、図３Ｊの断線時の等価回路のときの出力パルス幅Ｔ
pw2が最大値を示し、図３Ｋのアースピンの等価回路の
ときの出力パルス幅Ｔpw3が最小値を示し、図３Ｈの正
常な試験対象ＩＣピンの等価回路のときの出力パルス幅
Ｔpw1が中間値を示している。これら出力パルスＰout
を、図２に示す周波数カウンタに相当するパルス幅計数
部ＰＭ１が受けて、このパルス幅期間をデジタルデータ
に変換する。このデジタルデータを、ＣＰＵが読み出し
て判定基準とする閾値と比較することで良否判定ができ
る。尚、積分時定数を決める抵抗Ｒ１ａ、Ｒ１ｂ、コン
デンサＣ１、その他は温度変化の影響を受けるので、当
初に、良品の基準ＤＵＴ等を装着して、上記判定基準と
すべき閾値を得ておくことが望ましい。
示す。図３Ｈは正常なときの試験対象ＩＣピンの等価回
路であり、図３ＪはＤＵＴ内部断線のときの等価回路で
あり、図３Ｋはアースピンに対する等価回路である。こ
れらに対して、信号発生手段５０から図３Ａに示す負電
圧の矩形波Ｖsgを印加したとき、各等価回路による検出
信号Ｖc1の変化（図３Ｂ，Ｄ，Ｆ）と、これを受けてコ
ンパレータ（若しくはバッファゲート）Ｕ１のスレッシ
ョルドレベルでデジタル信号に変換した出力パルスＰou
t（図３Ｃ，Ｅ，Ｇ）を示す。これらから明らかなよう
に、図３Ｊの断線時の等価回路のときの出力パルス幅Ｔ
pw2が最大値を示し、図３Ｋのアースピンの等価回路の
ときの出力パルス幅Ｔpw3が最小値を示し、図３Ｈの正
常な試験対象ＩＣピンの等価回路のときの出力パルス幅
Ｔpw1が中間値を示している。これら出力パルスＰout
を、図２に示す周波数カウンタに相当するパルス幅計数
部ＰＭ１が受けて、このパルス幅期間をデジタルデータ
に変換する。このデジタルデータを、ＣＰＵが読み出し
て判定基準とする閾値と比較することで良否判定ができ
る。尚、積分時定数を決める抵抗Ｒ１ａ、Ｒ１ｂ、コン
デンサＣ１、その他は温度変化の影響を受けるので、当
初に、良品の基準ＤＵＴ等を装着して、上記判定基準と
すべき閾値を得ておくことが望ましい。
【００２２】測定部群２００は、チャンネル数ｎの測定
部２０１〜２０ｎを備える。図２の例では、１つの測定
部２０１は、対応する周辺回路１０１による積分波形状
のアナログの検出信号Ｖc1を受けてデジタルデータに変
換する。この場合は並列構成の為、短時間で測定でき
る。デジタルデータの分解能は、ダイオードの順方向電
圧が６００ｍＶ程度であるからして、例えば数十ｍＶ程
度の測定分解能で量子化できるようにすれば良い。これ
をＣＰＵへ供給して、上述したように、試験対象ＩＣピ
ンの良否判定をする。この場合の測定部群２００はアナ
ログ回路がないのでＦＰＧＡやゲートアレイが使用で
き、小型安価に構成可能である。
部２０１〜２０ｎを備える。図２の例では、１つの測定
部２０１は、対応する周辺回路１０１による積分波形状
のアナログの検出信号Ｖc1を受けてデジタルデータに変
換する。この場合は並列構成の為、短時間で測定でき
る。デジタルデータの分解能は、ダイオードの順方向電
圧が６００ｍＶ程度であるからして、例えば数十ｍＶ程
度の測定分解能で量子化できるようにすれば良い。これ
をＣＰＵへ供給して、上述したように、試験対象ＩＣピ
ンの良否判定をする。この場合の測定部群２００はアナ
ログ回路がないのでＦＰＧＡやゲートアレイが使用で
き、小型安価に構成可能である。
【００２３】また、測定部群２００の他の構成例とし
て、図４に示すように、複数４チャンネル単位に、４入
力１出力型のアナログマルチプレクサ（ＭＵＸ）と、コ
ンパレータＵ１と、パルス幅計数部ＰＭ１とで構成し、
順次切替えてデジタルデータに変換する構成手段として
も良い。
て、図４に示すように、複数４チャンネル単位に、４入
力１出力型のアナログマルチプレクサ（ＭＵＸ）と、コ
ンパレータＵ１と、パルス幅計数部ＰＭ１とで構成し、
順次切替えてデジタルデータに変換する構成手段として
も良い。
【００２４】尚、図示しないが、オペアンプを用いて三
角波状となる一般的なＣＲ発振回路を各チャンネル毎に
形成し、上述周辺回路１０１のように、ＤＵＴの試験対
象ＩＣピンへ抵抗Ｒ１ａを介して、検出可能な所定の発
振振幅を供給する回路を構成し、代わりにＰＧ５０を削
除する試験構成としても良い。
角波状となる一般的なＣＲ発振回路を各チャンネル毎に
形成し、上述周辺回路１０１のように、ＤＵＴの試験対
象ＩＣピンへ抵抗Ｒ１ａを介して、検出可能な所定の発
振振幅を供給する回路を構成し、代わりにＰＧ５０を削
除する試験構成としても良い。
【００２５】次に他の試験構成例を図７に示す。この構
成は、ＳＧ５０と、周辺回路群１００と、ＣＰＵと、複
数８チャンネル単位毎に、８入力１出力型のアナログマ
ルチプレクサ（ＭＵＸ）２１１と、ＡＤ変換器（ＡＤ
Ｃ）２２１とした測定部群２００の構成で成る。
成は、ＳＧ５０と、周辺回路群１００と、ＣＰＵと、複
数８チャンネル単位毎に、８入力１出力型のアナログマ
ルチプレクサ（ＭＵＸ）２１１と、ＡＤ変換器（ＡＤ
Ｃ）２２１とした測定部群２００の構成で成る。
【００２６】１チャンネルの周辺回路１０１の内部構成
は第１抵抗Ｒ１ａと、第２抵抗Ｒ１ｂとで成る。一方、
ＳＧ５０はこれに対応して、既知の所定の負の直流電圧
を供給する。アナログマルチプレクサ２１１は、試験対
象ＩＣピンの電圧を第１抵抗Ｒ１ａを介して受けて、順
次選択してＡＤ変換器２２１へ供給する。
は第１抵抗Ｒ１ａと、第２抵抗Ｒ１ｂとで成る。一方、
ＳＧ５０はこれに対応して、既知の所定の負の直流電圧
を供給する。アナログマルチプレクサ２１１は、試験対
象ＩＣピンの電圧を第１抵抗Ｒ１ａを介して受けて、順
次選択してＡＤ変換器２２１へ供給する。
【００２７】ＡＤ変換器２２１は、上記直流電圧信号を
受けてＡＤ変換したデジタルデータを出力する。このデ
ジタルデータをＣＰＵが読み出して判定基準とする閾値
と比較することで、同様に良否判定ができる。尚、所望
により、このＡＤ変換器２２１の代わりに、ＶＦコンバ
ータ等の量子化手段で構成しても良い。
受けてＡＤ変換したデジタルデータを出力する。このデ
ジタルデータをＣＰＵが読み出して判定基準とする閾値
と比較することで、同様に良否判定ができる。尚、所望
により、このＡＤ変換器２２１の代わりに、ＶＦコンバ
ータ等の量子化手段で構成しても良い。
【００２８】また、ＧＮＤピンを複数３ピン備えるＤＵ
Ｔの場合における他の試験構成例を図５に示す。この構
成では、図１の構成の直流電圧源Ｖ１を３つ設け、ＤＵ
Ｔの各ＧＮＤピンと回路アース間に挿入して設けた構成
で成る。この直流電圧源Ｖ１、Ｖ２、Ｖ３の何れか１系
統からＤＵＴのダイオードを介して電流が流れるように
供給電圧を設定する。例えば１系統の供給電圧を０Ｖと
し、他の２系統の供給電圧を−１Ｖとすることで、測定
部群２００側の検出レベルが変わるので、特定のＧＮＤ
ピンが断線しているかが検出できる。従って、本試験構
成においても、全てのＩＣピンが検査可能である。
Ｔの場合における他の試験構成例を図５に示す。この構
成では、図１の構成の直流電圧源Ｖ１を３つ設け、ＤＵ
Ｔの各ＧＮＤピンと回路アース間に挿入して設けた構成
で成る。この直流電圧源Ｖ１、Ｖ２、Ｖ３の何れか１系
統からＤＵＴのダイオードを介して電流が流れるように
供給電圧を設定する。例えば１系統の供給電圧を０Ｖと
し、他の２系統の供給電圧を−１Ｖとすることで、測定
部群２００側の検出レベルが変わるので、特定のＧＮＤ
ピンが断線しているかが検出できる。従って、本試験構
成においても、全てのＩＣピンが検査可能である。
【００２９】上述発明構成によれば、電源ピンを含む全
てのＩＣピンに対して電気的接続状態を検査する手段を
備える構成としたことにより、特に、半導体試験装置で
は検査できなかった電源ピンに係るＩＣリードフレーム
と内部ＩＣチップとの電気的接続状態の良否判定が可能
なコンタクト試験装置が極めて安価に実現できる。また
同時並列に検査する構成においては短時間で検査できる
利点が得られる。更にリードリレー等の機械的切替え要
素が無いので、試験装置の信頼性が高く長寿命な利点も
ある。
てのＩＣピンに対して電気的接続状態を検査する手段を
備える構成としたことにより、特に、半導体試験装置で
は検査できなかった電源ピンに係るＩＣリードフレーム
と内部ＩＣチップとの電気的接続状態の良否判定が可能
なコンタクト試験装置が極めて安価に実現できる。また
同時並列に検査する構成においては短時間で検査できる
利点が得られる。更にリードリレー等の機械的切替え要
素が無いので、試験装置の信頼性が高く長寿命な利点も
ある。
【００３０】次に、半導体試験装置のピンエレクトロニ
クス回路に上記コンタクト試験機能を備える構成例につ
いて図８、図９を参照して説明する。本発明では複数有
する同一電源ピン（ＧＮＤピンも含む）をも検査可能な
手段を備える。
クス回路に上記コンタクト試験機能を備える構成例につ
いて図８、図９を参照して説明する。本発明では複数有
する同一電源ピン（ＧＮＤピンも含む）をも検査可能な
手段を備える。
【００３１】本発明に係るピンエレクトロニクス周辺に
追加された構成要素は、図９に示すように、ＳＧ５０
と、周辺回路群１００と、測定部群２００と、リレー群
ＲＹ２０と、アース用リレーＲＹ１０と、電源ピン用リ
レーＲＹ１５と、多数のパスコンとで成る。この構成で
ＳＧ５０と周辺回路群１００と測定部群２００は上述同
様であるので説明を省略する。尚、ＰＰＳは半導体試験
装置が標準で備えるＤＵＴ用の電源である。尚、ＳＧ５
０としては、他のＰＰＳ、あるいはＩＳＶＭ等の可変電
源を流用しても良い。
追加された構成要素は、図９に示すように、ＳＧ５０
と、周辺回路群１００と、測定部群２００と、リレー群
ＲＹ２０と、アース用リレーＲＹ１０と、電源ピン用リ
レーＲＹ１５と、多数のパスコンとで成る。この構成で
ＳＧ５０と周辺回路群１００と測定部群２００は上述同
様であるので説明を省略する。尚、ＰＰＳは半導体試験
装置が標準で備えるＤＵＴ用の電源である。尚、ＳＧ５
０としては、他のＰＰＳ、あるいはＩＳＶＭ等の可変電
源を流用しても良い。
【００３２】リレー群ＲＹ２０は、テスタチャンネル数
分備え、開閉制御可能な開閉手段、例えば半導体リレー
であり、外部から一括してＯＮ／ＯＦＦ制御できれば良
い。この半導体リレーとしては、テスタチャンネルの信
号路に容量負荷となるので、最小限に抑える為に、両端
子間容量（例えば１ｐＦ程度）の小さな小開閉用のスイ
ッチを使用する。これに伴い、ＯＮ時の内部抵抗は数Ｋ
Ω程度に大きくなるが、高精度な測定が要求されない
為、実用可能である。
分備え、開閉制御可能な開閉手段、例えば半導体リレー
であり、外部から一括してＯＮ／ＯＦＦ制御できれば良
い。この半導体リレーとしては、テスタチャンネルの信
号路に容量負荷となるので、最小限に抑える為に、両端
子間容量（例えば１ｐＦ程度）の小さな小開閉用のスイ
ッチを使用する。これに伴い、ＯＮ時の内部抵抗は数Ｋ
Ω程度に大きくなるが、高精度な測定が要求されない
為、実用可能である。
【００３３】一方、アース用リレーＲＹ１０と電源ピン
用リレーＲＹ１５は、複数ピン有する場合に、これに対
応する個数を備える。図９の例ではアースピンが３本、
電源ピンが２本の例である。これらリレーは、ＤＵＴの
直流電流あるいは低周波電流が流れても極力電圧ドロッ
プしないように、大容量の半導体スイッチを使用する。
例えばＯＮ抵抗０．０２Ω程度のものを使用する。これ
ら半導体スイッチは外部から個別に制御可能とする。更
に、図８の導体面形成図例に示すように、ＩＣソケット
の各電源ピン端子毎に所定の導体面、即ちフローティン
グ・アースパターンあるいはフローティング電源パター
ンを形成し、その導体面に隣接して回路アース面を形成
し、この間を高周波的に接地する為の複数のパスコンを
分散配置する。尚、多層基板を用い、その複数層に導体
面を分散させても良い。これはテストヘッドのパフォー
マンスボードや、ハンドラのコンタクタ部位に対して適
用する。
用リレーＲＹ１５は、複数ピン有する場合に、これに対
応する個数を備える。図９の例ではアースピンが３本、
電源ピンが２本の例である。これらリレーは、ＤＵＴの
直流電流あるいは低周波電流が流れても極力電圧ドロッ
プしないように、大容量の半導体スイッチを使用する。
例えばＯＮ抵抗０．０２Ω程度のものを使用する。これ
ら半導体スイッチは外部から個別に制御可能とする。更
に、図８の導体面形成図例に示すように、ＩＣソケット
の各電源ピン端子毎に所定の導体面、即ちフローティン
グ・アースパターンあるいはフローティング電源パター
ンを形成し、その導体面に隣接して回路アース面を形成
し、この間を高周波的に接地する為の複数のパスコンを
分散配置する。尚、多層基板を用い、その複数層に導体
面を分散させても良い。これはテストヘッドのパフォー
マンスボードや、ハンドラのコンタクタ部位に対して適
用する。
【００３４】上記構成により、アース用リレーＲＹ１０
の何れか１つを順次ＯＮにして測定することで、アース
ピンに対する個別検査ができる。また、電源ピン用リレ
ーＲＹ１５に対しても何れか１つを順次ＯＮにして周辺
回路群１００側からの測定結果から、電源ピンに対する
個別検査も容易にできる。
の何れか１つを順次ＯＮにして測定することで、アース
ピンに対する個別検査ができる。また、電源ピン用リレ
ーＲＹ１５に対しても何れか１つを順次ＯＮにして周辺
回路群１００側からの測定結果から、電源ピンに対する
個別検査も容易にできる。
【００３５】尚、上述図９の構成において、ＳＧ５０と
周辺回路群１００と測定部群２００を削除した構成と
し、代わりに従来と同様にＩＳＶＭを使用してコンタク
ト試験し、アース用リレーＲＹ１０と電源ピン用リレー
ＲＹ１５を所定に切替え制御してアースピン・電源ピン
のコンタクト試験をする構成としても良い。
周辺回路群１００と測定部群２００を削除した構成と
し、代わりに従来と同様にＩＳＶＭを使用してコンタク
ト試験し、アース用リレーＲＹ１０と電源ピン用リレー
ＲＹ１５を所定に切替え制御してアースピン・電源ピン
のコンタクト試験をする構成としても良い。
【００３６】上述発明構成によれば、電源ピンを含む全
てのＩＣピンに対して電気的接続状態を検査する手段を
備える構成としたことにより、全てのＩＣピンに対する
コンタクト試験が実施可能となる半導体試験装置が実現
できる。
てのＩＣピンに対して電気的接続状態を検査する手段を
備える構成としたことにより、全てのＩＣピンに対する
コンタクト試験が実施可能となる半導体試験装置が実現
できる。
【００３７】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明構
成によれば、複数の同一電源ピン（ＧＮＤピンや電源供
給ピン）を含む全てのＩＣピンに対して電気的接続状態
を検査する手段を備える構成としたことにより、ＩＣリ
ードフレームと内部ＩＣチップとの電気的接続状態の良
否判定が可能なコンタクト試験装置が安価に実現でき
る。また同時並列に検査する構成においては短時間で検
査できる利点が得られる。更にリードリレー等の機械要
素が無いので、試験装置の信頼性が高く長寿命でもあ
る。また上述発明構成のコンタクト試験手段と、複数の
同一電源ピンに対して個別に制御可能な開閉手段を設
け、各電源ピンを高周波的に接地する手段を備える構成
としたことにより、全てのＩＣピンに対するコンタクト
試験機能が実現でき、続いてデバイス試験ができる利便
性の良い半導体試験装置が実現できる。従って、本発明
のコンタクト試験装置及び半導体試験装置の技術的効果
は大であり、産業上の経済効果も大である。
記載される効果を奏する。上述説明したように本発明構
成によれば、複数の同一電源ピン（ＧＮＤピンや電源供
給ピン）を含む全てのＩＣピンに対して電気的接続状態
を検査する手段を備える構成としたことにより、ＩＣリ
ードフレームと内部ＩＣチップとの電気的接続状態の良
否判定が可能なコンタクト試験装置が安価に実現でき
る。また同時並列に検査する構成においては短時間で検
査できる利点が得られる。更にリードリレー等の機械要
素が無いので、試験装置の信頼性が高く長寿命でもあ
る。また上述発明構成のコンタクト試験手段と、複数の
同一電源ピンに対して個別に制御可能な開閉手段を設
け、各電源ピンを高周波的に接地する手段を備える構成
としたことにより、全てのＩＣピンに対するコンタクト
試験機能が実現でき、続いてデバイス試験ができる利便
性の良い半導体試験装置が実現できる。従って、本発明
のコンタクト試験装置及び半導体試験装置の技術的効果
は大であり、産業上の経済効果も大である。
【図１】本発明の、コンタクト試験装置のブロック構成
図である。
図である。
【図２】本発明の、図１の具体回路例である。
【図３】本発明の、図２による動作を説明する波形図で
ある。
ある。
【図４】本発明の、コンタクト試験装置の他のブロック
構成図である。
構成図である。
【図５】本発明の、コンタクト試験装置の他のブロック
構成図である。
構成図である。
【図６】半導体試験装置のピンエレクトロニクス周辺の
要部回路構成図である。
要部回路構成図である。
【図７】本発明の、コンタクト試験装置の他のブロック
構成図である。
構成図である。
【図８】本発明の、半導体試験装置のＤＵＴ用ＩＣソケ
ット周辺の導体面形成例である。
ット周辺の導体面形成例である。
【図９】本発明の、半導体試験装置のピンエレクトロニ
クス周辺の要部回路構成図である。
クス周辺の要部回路構成図である。
【図１０】被試験デバイスのパッケージングの様子であ
る。
る。
【符号の説明】 ＰＭ１ パルス幅計数部 Ｕ１ バッファゲート（コンパレータ） Ｖ１，Ｖ２，Ｖ３ 直流電圧源 ＲＹ１０，ＲＹ１５ リレー ＲＹ２０ リレー群 ５０ ＳＧ（信号発生手段） １００ 周辺回路群 １０１〜１０ｎ 周辺回路 ２００ 測定部群 ２０１〜２０ｎ 測定部 ２１１ ＭＵＸ（アナログマルチプレクサ） ２２１ ＡＤＣ（ＡＤ変換器）
Claims (7)
- 【請求項１】 ＩＣ容器にパッケージングされた被試験
デバイス（ＤＵＴ）のＩＣピン（リードフレーム）と内
部ＩＣチップとの電気的接続状態を検査するコンタクト
試験装置において、ＤＵＴの１本の回路アース接続端
子、即ちアースピン（ＧＮＤピン）を試験装置の回路ア
ースに接続し、他のアースピンを含むＩＣピン（試験対
象ＩＣピン）に対して個別に微少電流を印加し、該１本
のアースピンと各試験対象ＩＣピン間の検出電圧値か
ら、ＤＵＴ内部のＩＣチップとＩＣリードフレームとの
電気的接続状態の良否を検査することを特徴とするコン
タクト試験装置。 - 【請求項２】 ＩＣ容器にパッケージングされた被試験
デバイス（ＤＵＴ）のＩＣピン（リードフレーム）と内
部ＩＣチップとの電気的接続状態を検査するコンタクト
試験装置において、 ＤＵＴの回路アース接続端子、即ちアースピンが単一若
しくは複数本に関わらず、１本のアースピンを回路アー
スに直接接続、若しくは直流電圧源を介して回路アース
に接続し、 上記回路アースへ接続される１本のアースピン（回路ア
ース接続ピン）以外の他のＩＣピン、即ち試験対象ＩＣ
ピンへ接続し、該試験対象ＩＣピンに微少電流の所定波
形を印加する、該試験対象ＩＣピンのピン数Ｎチャンネ
ルの周辺回路を備える周辺回路群と、 該周辺回路群へ所定波形の矩形波・三角波若しくは直流
電圧を供給する信号発生手段と、 該試験対象ＩＣピンと回路アース接続ピンとの電気的接
続状態に対応する検出信号を該周辺回路群を介して受け
て、デジタル情報に変換して出力する測定部を所定チャ
ンネル数備える測定部群と、 を具備していることを特徴とするコンタクト試験装置。 - 【請求項３】 信号発生手段は所定の矩形波若しくは三
角波形電圧を発生して周辺回路群へ供給し、各々の周辺
回路は該信号発生手段からの電圧を第２抵抗を介して受
け、第１抵抗を介してＤＵＴの試験対象ＩＣピンへ供給
し、矩形波電圧の場合には回路アース間に所定容量値の
コンデンサを接続して積分波形に変換し、これにより、
該試験対象ＩＣピンと回路アース接続ピンとの電気的接
続状態に対応した積分波形若しくは三角波形を検出信号
として出力し、測定部は前記対応する周辺回路からの検
出信号をパルス幅の変化として受けて、該パルス幅期間
をデジタル情報に変換することを特徴とする請求項２記
載のコンタクト試験装置。 - 【請求項４】 Ｌ（Ｌは２以上の数）入力１出力型のア
ナログＭＵＸを備え、該アナログＭＵＸによりＬチャン
ネルの周辺回路からの検出信号を順次切替えて選択出力
し、該選択出力信号を受けて、デジタル情報に変換する
測定部とした構成で成る測定部群であることを特徴とす
る請求項３記載のコンタクト試験装置。 - 【請求項５】 信号発生手段は所定の直流電圧を発生し
て周辺回路群へ供給し、各々の周辺回路は該信号発生手
段からの電圧を第２抵抗を介して受け、第１抵抗を介し
てＤＵＴの試験対象ＩＣピンへ供給し、該試験対象ＩＣ
ピンと回路アース接続ピンとの電気的接続状態に対応す
る直流電圧信号を出力し、測定部は前記対応する周辺回
路からの直流電圧信号を受けて、ＶＦ変換若しくはＡＤ
変換してデジタル情報に変換することを特徴とする請求
項２記載のコンタクト試験装置。 - 【請求項６】 半導体試験装置のピンエレクトロニクス
回路において、 少なくともＤＵＴの試験対象ＩＣピン数に対応して備え
る請求項２記載の周辺回路群と、 少なくともＤＵＴの試験対象ＩＣピン数に対応して備え
る請求項２記載の測定部群と、 試験対象ＩＣピンの信号路と各周辺回路との間を各々開
閉するスイッチ手段群と、 ＤＵＴに複数本のアースピンを有する場合は、各アース
ピンと回路アース間に接続して高周波的に十分低インピ
ーダンスとなる複数のパスコン、及び該アースピンと回
路アース間を開閉するアース端スイッチ手段と、 ＤＵＴに複数本の同一電源ピンを有する場合は、各同一
電源ピンと回路アース間に接続して高周波的に十分低イ
ンピーダンスにするパスコン、及びＤＵＴの各同一電源
ピンと供給電源間を開閉する電源端スイッチ手段と、 を具備していることを特徴とする半導体試験装置。 - 【請求項７】 半導体試験装置のピンエレクトロニクス
回路において、 ＤＵＴに複数本のアースピンを有する場合は、各アース
ピンと回路アース間に接続して高周波的に十分低インピ
ーダンスとなる複数のパスコン、及び該アースピンと回
路アース間を開閉するアース端スイッチ手段と、 ＤＵＴに複数本の同一電源ピンを有する場合は、各同一
電源ピンと回路アース間に接続して高周波的に十分低イ
ンピーダンスにするパスコン、及びＤＵＴの各同一電源
ピンと供給電源間を開閉する電源端スイッチ手段と、 を具備していることを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070027A JPH11264853A (ja) | 1998-03-19 | 1998-03-19 | コンタクト試験装置及び半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070027A JPH11264853A (ja) | 1998-03-19 | 1998-03-19 | コンタクト試験装置及び半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11264853A true JPH11264853A (ja) | 1999-09-28 |
Family
ID=13419716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10070027A Pending JPH11264853A (ja) | 1998-03-19 | 1998-03-19 | コンタクト試験装置及び半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11264853A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1998
- 1998-03-19 JP JP10070027A patent/JPH11264853A/ja active Pending
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