CN107167819B - 一种基于fpga架构的卫星导航抗干扰电路 - Google Patents
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Abstract
本发明公开了一种基于FPGA架构的卫星导航抗干扰电路。包括四路AD前端匹配电路、AD转换器及外围配置电路、FPGA、FLASH、RS232电平转换电路、DA转换器和时钟电路。本设计与卫星导航抗干扰天线的其他射频模块组合一起对抗来自三个方向的压制性干扰。具有体积小，功耗低、通用性强等特点，可以适应多种型号的四阵元抗干扰天线的需求。信号处理部分采取单FPGA、单AD的方案，不仅节约了资源，降低了成本，而且减少了电路板布板的压力，为卫星导航抗干扰天线的结构设计留出了较大的空间。处理器选择市面上主流的FPGA芯片，满足了小型化抗干扰天线的需求，又降低了开发难度。本设计各项指标测试结果均符合要求。
Description
技术领域
本发明涉及卫星导航抗干扰天线，具体涉及一种基于FPGA架构的卫星导航抗干扰电路。
背景技术
“北斗二号”是我国自行研制的卫星导航系统，该系统能够向用户提供高精度的导航、定位和授时服务。北斗B3频点的卫星信号在军用领域得到更加广泛的应用。但由于卫星信号功率非常微弱，极易受到各种潜在的有意或者无意的干扰，从而影响其导航、定位和授时的精确性，因此卫星导航系统抗干扰技术成为必需解决的问题，以往抗干扰电路均采用基于FPGA和ARM或双FPGA的框架实现对卫星信号的抗干扰处理，存在PCB板面积大、成本高、功耗高等缺点，为了实现小型化、低功耗、提高通用性等目的，特此研究基于FPGA架构的卫星导航抗干扰电路。
发明内容
鉴于现有技术的现状及发展需要，本发明提供一种基于FPGA架构的卫星导航抗干扰电路。该电路为基于FPGA硬件平台的北斗B3频点的数字抗干扰单元设计，用于一种卫星导航抗干扰天线。
本发明为实现上述目的，所采取的技术方案是：一种基于FPGA架构的卫星导航抗干扰电路，其特征在于：包括四路AD前端匹配电路、AD转换器及外围配置电路、FPGA、FLASH存储器、RS232电平转换电路、DA转换器和时钟电路，其中四路AD前端匹配电路与AD转换器及外围配置电路连接，AD转换器及外围配置电路与FPGA 连接，FPGA 分别与FLASH存储器、RS232电平转换电路、DA转换器连接，时钟电路分别与AD转换器及外围配置电路、FPGA连接。
卫星导航抗干扰电路接收四路46.52MHz的中频信号，经过一个AD转换器将模拟信号转换为数字信号，数字信号以串行数据形式送给FPGA，FPGA实现对北斗卫星信号的抗干扰处理，再将处理后的数据通过FPGA转换器转换成模拟信号输出。本设计可与卫星导航抗干扰天线的其他射频模块组合一起对抗来自三个方向的压制性干扰。
本发明的特点是：与卫星导航抗干扰天线的其他射频模块组合一起对抗来自三个方向的压制性干扰。具有体积小，功耗低、通用性强等特点，可以适应多种型号四阵元抗干扰天线的需求。数字抗干扰电路采取单FPGA、单AD的方案，不仅节约了资源，降低了成本，而且减少了电路板布板的压力，为卫星导航抗干扰天线的结构设计留出了较大的空间。处理器选择市面上主流的FPGA芯片，满足了小型化抗干扰天线的需求，又降低了开发难度。
附图说明
图1为本发明的核心电路连接框图；
图2为图1中AD前端匹配电路原理图；
图3为图1中AD转换器及外围配置电路原理图；
图4为图1中时钟电路原理图。
具体实施方式
以下结合附图对本发明作进一步说明。
参照图1，基于FPGA架构的卫星导航抗干扰电路包括四路AD前端匹配电路、AD转换器及外围配置电路、FPGA、FLASH存储器、RS232电平转换电路、DA转换器和时钟电路，其中四路AD前端匹配电路与AD转换器及外围配置电路连接，AD转换器及外围配置电路与FPGA 连接，FPGA 分别与FLASH存储器、RS232电平转换电路、DA转换器连接，时钟电路分别与AD转换器及外围配置电路、FPGA连接。
参照图2，AD前端匹配电路具体连接为：射频接口TP1同时与电阻R31和电容C47的一端连接，电阻R31另一端接地；电容C47另一端与变压器N1的5脚连接，变压器N1的4脚接地；变压器N1的2脚同时与电容C53和电阻R40的一端连接，电容C53另一端接地；电阻R40另一端接电容C54的一端，同时与AD转换器及外围配置电路的网络AD1_VCM连接，电容C54另一端接地；变压器N1的1脚与电阻R28的一端连接，电阻R28另一端与电容C50和电容C52的一端连接，同时与AD转换器及外围配置电路的网络AD1_VINA_P连接，电容C50另一端接地；变压器N1的第3引脚与电阻R30连接；电阻R30另一端与电容C51的一端和电容C52的另一端连接，同时与AD转换器及外围配置电路的网络AD1_VINA_N连接，电容C51另一端接地。
参照图3，AD转换器及外围配置电路具体连接为：该电路采用型号为XC7K160T-2FFG676I的FPGA芯片D6，采用型号为AD9653BCPZ-125的AD转换器D12，AD转换器D12的5脚、6脚分别与时钟电路的网络AD1_CLK_N、AD1_CLK_P连接，并且5脚、6脚之间接电阻R67；AD转换器D12的35脚、36脚分别与AD前端匹配电路的网络AD1_VINA_N、AD1_ VINA _P连接；AD转换器D12的38脚、37引脚分别与AD前端匹配电路的网络AD1_VINB_N、AD1_ VINB _P连接；AD转换器D12的47脚、48引脚分别与AD前端匹配电路的网络AD1_VINC_N、AD1_ VINC _P连接；AD转换器D12的2脚、1引脚分别与AD前端匹配电路的网络AD1_VIND_N、AD1_ VIND _P连接；AD转换器D12的43脚分别与AD前端匹配电路的网络AD1_VCM连接，同时接到电容C99的一端，电容C99的另一端接地；AD转换器D12的40脚与电阻R61的一端连接，电阻R61另一端接地；AD转换器D12的41脚与电阻R66的一端连接，电阻R66的另一端接地；AD转换器D12的42脚同时与电容C98和电容C102的一端连接，电容C98的另一端接地，电容C102另一端接地；AD转换器D12的32脚与电阻R63的一端连接，电阻R63的另一端接到电源电压+1.8VA_AD1上；AD转换器D12的30脚与FPGA芯片D6的AD10引脚连接；AD转换器D12的31脚与电阻R64的一端连接，电阻R64的另一端接到模拟电压+1.8VA上；AD转换器D12的33脚与电阻R62一端连接，电阻R62另一端接地；AD转换器D12的44脚悬空；AD转换器D12的20脚与FPGA芯片D6的Y8引脚连接；AD转换器D12的19脚与FPGA芯片D6的Y7引脚连接；AD转换器D12的18脚与FPGA芯片D6的V11引脚连接；AD转换器D12的17脚与FPGA芯片D6的W11引脚连接；AD转换器D12的12脚与FPGA芯片D6的AB12引脚连接；AD转换器D12的11脚与FPGA芯片D6的AC12引脚连接；AD转换器D12的10脚与FPGA芯片D6的AC13引脚连接；AD转换器D12的9脚与FPGA芯片D6的AD13引脚连接；AD转换器D12的16脚与FPGA芯片D6的Y11引脚连接；AD转换器D12的15脚与FPGA芯片D6的Y10引脚连接；AD转换器D12的14脚与FPGA芯片D6的AA13引脚连接；AD转换器D12的13脚与FPGA芯片D6的AA12引脚连接；AD转换器D12的24脚与FPGA芯片D6的V8引脚连接；AD转换器D12的23脚与FPGA芯片D6的V7引脚连接；AD转换器D12的22脚与FPGA芯片D6的V9引脚连接；AD转换器D12的21脚与FPGA芯片D6的W8引脚连接；AD转换器D12的28脚与FPGA芯片D6的AB7引脚连接；AD转换器D12的27脚与FPGA芯片D6的AC7引脚连接；AD转换器D12的26脚与FPGA芯片D6的AC8引脚连接；AD转换器D12的25脚与FPGA芯片D6的AD8引脚连接；AD转换器D12的3脚、4脚、7脚、34脚、39脚、45脚、46脚与模拟电压+1.8V连接；AD转换器D12的8脚、29脚与数字电压+1.8VD连接；AD转换器D12的0脚(即芯片底部裸露焊盘)接地。
参照图4，时钟电路采用型号为SN74AVC1T45DRLR的总线收发器D17，采用型号为CDCVD1204RGTTD的时钟缓冲器D18，总线收发器D17的1脚、5脚、6脚均接到电源电压+2.5VA上；芯片D17的2脚接地；总线收发器D17的3脚与射频接口TP20连接；总线收发器D17的4脚与电阻R10的一端连接；电阻R10的另一端与时钟缓冲器D18的6脚连接；时钟缓冲器D18的5脚接到电源电压+2.5VA 上，同时5脚与电阻R13的一端连接，电阻R13的另一端同时与电阻R5的一端和时钟缓冲器D18的7脚连接，电阻R5另一端接地；时钟缓冲器D18的3脚与电阻R12的一端连接，电阻R12另一端接地；时钟缓冲器D18的4脚与电阻R17的一端连接，电阻R17的另一端接地；时钟缓冲器D18的8脚与电容C24的一端连接，电容C24的另一端接地；时钟缓冲器D18的1脚和2脚均接地；芯片D18的第9、第10引脚分别与AD转换器及外围配置电路的网络AD1_CLK_P、AD1_CLK_N连接；时钟缓冲器D18的13脚、14脚分别与AD转换器及外围配置电路的网络FPGA_CLK_P、FPGA_CLK_N连接；时钟缓冲器D18的11脚、12脚、15脚、16脚悬空；时钟缓冲器D18底部裸露焊盘接地。
如图1所示，卫星导航抗干扰电路接收46.52MHz的中频信号，能够抗来自三个方向的压制性干扰。本发明的AD转换器选用四通道、分辨率为16位的串行AD转换器，型号为AD9653BCPZ-125；FPGA选用Xilinx公司KINTEX-7 系列型号为XC7K160T-2FFG676I的芯片。抗干扰算法主要通过FPGA来实现；DA转换器选用AD公司型号为AD9707BCPZ的芯片，将经过抗干扰算法处理的数字信号转换为模拟信号后输出，FLASH存储器选用型号为PC28F00AP30BF的芯片。
如图2、图3所示，模拟信号由外部输入，经过型号为TC1-1TX+的变压器将单端中频信号转变为差分信号。图2为一路模拟信号的AD前端匹配电路，其它三个通道原理相同。差分信号经过匹配网络接到AD转换器上，AD转换器将信号模数转换后输出串行差分数据送给FPGA处理。
如图4所示，时钟电路外部输入TTL电平的62MHz时钟信号，经过时钟缓冲器CDCLVD1204RGTT分成两路差分时钟信号，一路差分信号与AD转换器连接，为其提供采样时钟；另一路差分信号与FPGA连接，为其提供工作时钟。
Claims (3)
1.一种基于FPGA架构的卫星导航抗干扰电路，其特征在于：包括四路AD前端匹配电路、AD转换器及外围配置电路、FPGA、FLASH存储器、RS232电平转换电路、DA转换器和时钟电路，其中四路AD前端匹配电路与AD转换器及外围配置电路连接，AD转换器及外围配置电路与FPGA 连接，FPGA 分别与FLASH存储器、RS232电平转换电路、DA转换器连接，时钟电路分别与AD转换器及外围配置电路、FPGA连接；
AD前端匹配电路具体连接为：射频接口TP1同时与电阻R31和电容C47的一端连接，电阻R31另一端接地；电容C47另一端与变压器N1的5脚连接，变压器N1的4脚接地；变压器N1的2脚同时与电容C53和电阻R40的一端连接，电容C53另一端接地；电阻R40另一端接电容C54的一端，同时与AD转换器及外围配置电路的网络AD1_VCM连接，电容C54另一端接地；变压器N1的1脚与电阻R28的一端连接，电阻R28另一端与电容C50和电容C52的一端连接，同时与AD转换器及外围配置电路的网络AD1_VINA_P连接，电容C50另一端接地；变压器N1的第3引脚与电阻R30连接；电阻R30另一端与电容C51的一端和电容C52的另一端连接，同时与AD转换器及外围配置电路的网络AD1_VINA_N连接，电容C51另一端接地；
AD前端匹配电路模拟信号由外部输入，经过变压器将单端中频信号转变为差分信号；差分信号经过匹配网络接到AD转换器上，AD转换器将信号模数转换后输出串行差分数据送给FPGA处；
时钟电路外部输入TTL电平的62MHz时钟信号，经过时钟缓冲器分成两路差分时钟信号，一路差分信号与AD转换器连接，为其提供采样时钟；另一路差分信号与FPGA连接，为其提供工作时钟。
2. 根据权利要求1所述的一种基于FPGA架构的卫星导航抗干扰电路，其特征在于：AD转换器及外围配置电路具体连接为：该电路采用型号为XC7K160T-2FFG676I的FPGA芯片D6，采用型号为AD9653BCPZ-125的AD转换器D12，AD转换器D12的5脚、6脚分别与时钟电路的网络AD1_CLK_N、AD1_CLK_P连接，并且5脚、6脚之间接电阻R67；AD转换器D12的35脚、36脚分别与AD前端匹配电路的网络AD1_VINA_N、AD1_ VINA _P连接；AD转换器D12的38脚、37引脚分别与AD前端匹配电路的网络AD1_VINB_N、AD1_ VINB _P连接；AD转换器D12的47脚、48引脚分别与AD前端匹配电路的网络AD1_VINC_N、AD1_ VINC _P连接；AD转换器D12的2脚、1引脚分别与AD前端匹配电路的网络AD1_VIND_N、AD1_ VIND _P连接；AD转换器D12的43脚分别与AD前端匹配电路的网络AD1_VCM连接，同时接到电容C99的一端，电容C99的另一端接地；AD转换器D12的40脚与电阻R61的一端连接，电阻R61另一端接地；AD转换器D12的41脚与电阻R66的一端连接，电阻R66的另一端接地；AD转换器D12的42脚同时与电容C98和电容C102的一端连接，电容C98的另一端接地，电容C102另一端接地；AD转换器D12的32脚与电阻R63的一端连接，电阻R63的另一端接到电源电压+1.8VA_AD1上；AD转换器D12的30脚与FPGA芯片D6的AD10引脚连接；AD转换器D12的31脚与电阻R64的一端连接，电阻R64的另一端接到模拟电压+1.8VA上；AD转换器D12的33脚与电阻R62一端连接，电阻R62另一端接地；AD转换器D12的44脚悬空；AD转换器D12的20脚与FPGA芯片D6的Y8引脚连接；AD转换器D12的19脚与FPGA芯片D6的Y7引脚连接；AD转换器D12的18脚与FPGA芯片D6的V11引脚连接；AD转换器D12的17脚与FPGA芯片D6的W11引脚连接；AD转换器D12的12脚与FPGA芯片D6的AB12引脚连接；AD转换器D12的11脚与FPGA芯片D6的AC12引脚连接；AD转换器D12的10脚与FPGA芯片D6的AC13引脚连接；AD转换器D12的9脚与FPGA芯片D6的AD13引脚连接；AD转换器D12的16脚与FPGA芯片D6的Y11引脚连接；AD转换器D12的15脚与FPGA芯片D6的Y10引脚连接；AD转换器D12的14脚与FPGA芯片D6的AA13引脚连接；AD转换器D12的13脚与FPGA芯片D6的AA12引脚连接；AD转换器D12的24脚与FPGA芯片D6的V8引脚连接；AD转换器D12的23脚与FPGA芯片D6的V7引脚连接；AD转换器D12的22脚与FPGA芯片D6的V9引脚连接；AD转换器D12的21脚与FPGA芯片D6的W8引脚连接；AD转换器D12的28脚与FPGA芯片D6的AB7引脚连接；AD转换器D12的27脚与FPGA芯片D6的AC7引脚连接；AD转换器D12的26脚与FPGA芯片D6的AC8引脚连接；AD转换器D12的25脚与FPGA芯片D6的AD8引脚连接；AD转换器D12的3脚、4脚、7脚、34脚、39脚、45脚、46脚与模拟电压+1.8V连接；AD转换器D12的8脚、29脚与数字电压+1.8VD连接；AD转换器D12的0脚接地。
3. 根据权利要求2所述的一种基于FPGA架构的卫星导航抗干扰电路，其特征在于：时钟电路采用型号为SN74AVC1T45DRLR的总线收发器D17，采用型号为CDCLVD1204RGTTD的时钟缓冲器D18，总线收发器D17的1脚、5脚、6脚均接到电源电压+2.5VA上；总线收发器D17的2脚接地；总线收发器D17的3脚与射频接口TP20连接；总线收发器D17的4脚与电阻R10的一端连接；电阻R10的另一端与时钟缓冲器D18的6脚连接；时钟缓冲器D18的5脚接到电源电压+2.5VA 上，同时5脚与电阻R13的一端连接，电阻R13的另一端同时与电阻R5的一端和时钟缓冲器D18的7脚连接，电阻R5另一端接地；时钟缓冲器D18的3脚与电阻R12的一端连接，电阻R12另一端接地；时钟缓冲器D18的4脚与电阻R17的一端连接，电阻R17的另一端接地；时钟缓冲器D18的8脚与电容C24的一端连接，电容C24的另一端接地；时钟缓冲器D18的1脚和2脚均接地；芯片D18的第9、第10引脚分别与AD转换器及外围配置电路的网络AD1_CLK_P、AD1_CLK_N连接；时钟缓冲器D18的13脚、14脚分别与AD转换器及外围配置电路的网络FPGA_CLK_P、FPGA_CLK_N连接；时钟缓冲器D18的11脚、12脚、15脚、16脚悬空；时钟缓冲器D18底部裸露焊盘接地。
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