JP4381029B2 - 記憶装置及び記憶制御システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は記憶装置及び記憶制御システムに関し、より詳細にはデータの書き込みと読み出しとを行うことのできる記憶装置及び記憶制御システムに関する。
【０００２】
【従来の技術】
図１８は、従来の記憶制御システムの要部を概略的に示したブロック図である。記憶制御システム１００は、記憶装置１１０と外部装置１２０とを含んで構成されており、記憶装置１１０と外部装置１２０は、リード信号線１０１とライト信号線１０２とＮ本のデータ線１０３とを介して接続されている。外部装置１２０は、記憶装置１１０に対してデータの読み出し／書き込み制御を行うことができるＣＰＵを含んで構成されており、記憶装置１１０は半導体メモリを含んで構成されている。
【０００３】
記憶制御システム１００では、リード信号線１０１を介して外部装置１２０から記憶装置１１０へリード信号（読出制御信号）が所定のタイミングで出力される。またライト信号線１０２を介して外部装置１２０から記憶装置１１０へライト信号（書込制御信号）が所定のタイミングで出力される。そして、記憶装置１１０がリード信号のＯＮを検知すると、記憶装置１１０からデータ（読出データ）が読み出され、外部装置１２０は、データ線１０３を介して前記読出データを取り込む。また、記憶装置１１０がライト信号のＯＮを検知すると、外部装置１２０からデータ線１０３に出力されたデータ（書込データ）が記憶装置１１０へ書き込まれるようになっている。
【０００４】
次に、従来の記憶制御システム１００における記憶装置１１０に対するデータの読み出し／書き込み動作を図１９に示したタイミングチャートに基づいて説明する。
【０００５】
時刻ｔ100 において、ライト信号がＯＮ（この場合、ローアクティブに設定）されると、ライト期間に入る。記憶装置１１０では、時刻ｔ100 〜時刻ｔ101 のライト期間に外部装置１２０からデータ線１０３へ出力された書込データを記憶装置１１０内のメモリ（図示せず）へ書き込む。
【０００６】
時刻ｔ101 でライト信号がＯＦＦされると、記憶装置１１０では、記憶装置１１０内メモリ（図示せず）への書込データの書き込みを終了する。一方、外部装置１２０では、時刻ｔ103 までの期間、書込データをホールドし、その後、データ線１０３上で書込データと読出データとの衝突を回避するための対応期間に入り、データ線１０３は、ハイインピーダンス状態になる。
【０００７】
時刻ｔ104 において、リード信号がＯＮされると、リード期間に入る。記憶装置１１０では、時刻ｔ104 〜時刻ｔ105 のリード期間に記憶装置内メモリから読出データを読み出して、外部装置１２０へ出力する。一方、外部装置１２０は、記憶装置１１０から出力された読出データを取り込むようになっている。
【０００８】
このようなデータの読み書きの制御を行うためにライト信号線１０１とリード信号線１０２とが接続され、２つの制御信号入力端子を有する半導体メモリが、下記の特許文献１等に開示されている。
【０００９】
【特許文献１】
特開平９−１３９０６６号公報
【００１０】
【発明が解決しようとする課題】
ＬＳＩ等の半導体製品やデータ通信が必要なシステム等においては、端子数や信号線の削減が望まれている。しかしながら、上記した従来の記憶制御システム１００では、外部装置１２０の対応期間を確保するために、リード信号線１０１及びライト信号線１０２の２本の制御信号線を使用した制御が行われており、そのため記憶装置１１０には、ライト信号とリード信号とを取り込むための２つの制御信号入力端子が必要であり、また、外部装置１２０側も、ライト信号とリード信号とを出力するための２つの制御信号出力端子が必要であるという課題があった。
【００１１】
本発明は上記課題に鑑みなされたものであって、外部からの制御信号を取り込むための記憶装置の端子数や、記憶装置へ制御信号を出力する外部装置の端子数や、記憶装置と外部装置とを接続する制御信号線数を削減することのできる記憶装置及び記憶制御システムを提供することを目的としている。
【００１２】
【課題を解決するための手段及びその効果】
上記目的を達成するために本発明に係る記憶装置（１）は、データを格納する記憶部を備え、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを行う記憶装置において、前記制御信号を取り込むための制御信号ラインが１本で構成され、前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、前記データの入出力端子がハイインピーダンス状態となる期間に前記記憶部へ所定の論理を入力し、前記記憶部に書き込まれたデータを保持させるための論理固定手段を備えていることを特徴としている。
【００１３】
上記記憶装置（１）によれば、前記論理固定手段により、前記入出力端子がハイインピーダンス状態となる期間、前記記憶部へ所定の論理が入力され、前記記憶部に書き込まれたデータが保持される。したがって、前記ハイインピーダンス状態となる期間においても論理が確定されることとなり、２値信号の２つの状態でデータの書き込みと読み出しとを制御する制御信号でもデータの読み書きの制御を行うことができるようになり、制御信号ラインを１本で構成することができ、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子を１つにすることができ、端子数を削減することができる。
【００１４】
また本発明に係る記憶装置（２）は、上記記憶装置（１）において、前記論理固定手段が、前記入出力端子と前記記憶部とを接続するラインに接続されたプルアップ抵抗又はプルダウン抵抗で構成されていることを特徴としている。
【００１５】
上記記憶装置（２）によれば、前記論理固定手段として、前記プルアップ抵抗又は前記プルダウン抵抗が前記ラインに接続されることにより、前記入出力端子がハイインピーダンス状態となる期間、前記記憶部へ入力される論理をＨ又はＬに固定することができ、前記入出力端子がハイインピーダンス状態となる期間においても論理を確定させることができる。
【００１６】
また本発明に係る記憶装置（３）は、上記記憶装置（２）において、前記記憶部へ書き込まれるデータが変化する際、該データのばらつき周期以上の周期を有する基準信号に基づいて前記データのばらつきをフィルタリングするフィルタ手段を備えていることを特徴としている。
【００１７】
上記記憶装置（３）によれば、前記記憶部へ書き込まれるデータが変化する際に、同一タイミングで全てのデータを変化させることができずに、データのばらつきが生じたとしても、前記フィルタ手段により、意図しないデータが入力されるのを防ぐことができ、データの精度を高めることができる。
【００１８】
また本発明に係る記憶装置（４）は、データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御信号を取り込むための制御信号ラインが１本で構成され、前記制御信号が、データの読み出し期間と書き込み期間との信号間に複数の切り替えエッジが含まれている２値信号からなり、前記制御手段が、前記切り替えエッジの立上がりと立下がりとを区別して検出するエッジ検出手段と、該エッジ検出手段により検出される前記切り替えエッジの立上がりと立下がりとの検出回数をそれぞれ区別してカウントするエッジカウント手段とを備え、該エッジカウント手段によりカウントされるエッジカウント数に基づいて、前記制御信号の切り替え内容を判断し、前記読み出し期間と前記書き込み期間との信号間は前記記憶部内のデータを論理固定する制御を行う一方、前記書き込み期間は書き込み制御を行い、前記読み出し期間は読み出し制御を行うものであることを特徴としている。
【００１９】
上記記憶装置（４）によれば、前記読み出し期間と前記書き込み期間との信号間（データの読み出しを終了させるエッジからデータの書き込みを開始させるエッジまでの期間、データの書き込みを終了させるエッジからデータの読み出しを開始させるエッジまでの期間）、すなわち、前記データの入出力端子がハイインピーダンス状態となる期間を含む所定期間は、前記制御信号のエッジの検出を利用して前記記憶部内のデータの論理固定を行うことができ、ハイインピーダンス状態において誤ったデータが入力されるのを防ぐことができる。したがって、前記制御信号を用いた１本の制御信号ラインによりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子を１つにすることができ、端子数を削減することができる。
【００２０】
また本発明に係る記憶装置（５）は、上記記憶装置（４）において、前記エッジカウント手段が、前記読み出し期間において、データの読み出しを終了させるエッジと同じ論理切り替えを行う第１エッジと、前記書き込み期間において、データの書き込みを終了させるエッジと同じ論理切り替えを行う第２エッジとをカウントするものであり、前記制御手段が、前記エッジカウント手段により前記第１エッジ又は前記第２エッジが所定回数カウントされると、前記記憶部内のデータを論理固定する制御を開始するものであることを特徴としている。
【００２１】
上記記憶装置（５）によれば、前記エッジカウント手段により前記第１エッジ又は第２エッジを所定回数カウントした後、前記記憶部内のデータを論理固定する制御を開始させることができ、前記所定回数を所定値に設定することによりエッジのカウントによる読み書き制御のバリエーションを増やすことができる。
【００２２】
また本発明に係る記憶装置（６）は、データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御信号を取り込むための制御信号ラインが１本で構成され、前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、前記制御手段が、前記制御信号におけるデータの読み出し期間から書き込み期間への切り替えと、データの書き込み期間から読み出し期間への切り替えとを検出する信号切替検出手段と、該信号切替検出手段による前記読み出し期間から書き込み期間への切り替え検出後、所定時間を計時する第１の計時手段とを備え、該第１の計時手段により前記所定時間が計時されるまでの期間、前記記憶部内のデータを論理固定する制御を行う一方、前記第１の計時手段により前記所定時間が計時されると外部からの書込データを前記記憶部へ書き込み、前記信号切替検出手段により前記書き込み期間から読み出し期間への切り替えを検出すると、前記書込データを読み出す制御を行うものであることを特徴としている。
【００２３】
上記記憶装置（６）によれば、前記第１の計時手段により前記所定時間が計時されるまでの期間、すなわち、前記データの入出力端子がハイインピーダンス状態となる期間を含む期間は、前記第１の計時手段を利用して前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができる。したがって、前記制御信号を用いた１本の制御信号ラインによりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子を１つにすることができ、端子数を削減することができる。
【００２４】
また本発明に係る記憶装置（７）は、データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御信号を取り込むための制御信号ラインが１本で構成され、前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、前記制御手段が、前記制御信号におけるデータの読み出し期間から書き込み期間への切り替えと、データの書き込み期間から読み出し期間への切り替えとを検出する信号切替検出手段と、該信号切替検出手段による前記読み出し期間から書き込み期間への切り替え検出時から所定時間を所定回数繰り返し計時する第２の計時手段とを備え、該第２の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第２の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記信号切替検出手段により前記書き込み期間から読み出し期間への切り替えを検出すると、最後に書き込まれた書込データを読み出す制御を行うものであることを特徴としている。
【００２５】
上記記憶装置（７）によれば、前記制御信号を用いた１本の制御信号ラインによりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子を１つにすることができ、端子数を削減することができる。また、前記第２の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回の書き込み期間に所定回数繰り返しデータの入力を行うことができ、例えば、入力されたデータに誤りがあった場合などでも、正しいデータをすぐに入力することができる。
【００２６】
また本発明に係る記憶装置（８）は、データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御信号を取り込むための制御信号ラインが１本で構成され、前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、前記制御手段が、前記制御信号におけるデータの読み出し期間から書き込み期間への切り替えと、データの書き込み期間から読み出し期間への切り替えとを検出する信号切替検出手段と、該信号切替検出手段によるデータの読み出し期間から書き込み期間への切り替え検出時から所定時間を所定回数繰り返し計時する第２の計時手段と、前記信号切替検出手段によるデータの書き込み期間から読み出し期間への切り替え検出時から所定時間を所定回数繰り返し計時する第３の計時手段とを備え、前記第２の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第２の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記信号切替検出手段により前記書き込み期間から読み出し期間への切り替えを検出すると、前記第３の計時手段により計時される前記所定時間毎に前記データを読み出す制御を行うものであることを特徴としている。
【００２７】
上記記憶装置（８）によれば、前記制御信号を用いた１本の制御信号ラインによりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子を１つにすることができ、端子数を削減することができる。また、前記第２の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回の書き込み期間に所定回数繰り返しデータの書き込みを行うことができる。また前記第３の計時手段により計時される前記所定時間毎に前記データを読み出すことができ、前記記憶部に入力されたデータの内容を前記外部にすべて把握させることが可能になる。
【００２８】
また本発明に係る記憶装置（９）は、データを格納する記憶部と、該記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御手段が、予め設定されたデータの書き込み期間と読み出し期間とを繰り返し計時する第４の計時手段と、該第４の計時手段による前記書き込み期間と読み出し期間との計時毎にデータの書き込み制御又は読み出し制御への切り替えを行う制御切替手段と、該制御切替手段による前記書き込み制御への切替後、所定時間を計時する第５の計時手段とを備え、該第５の計時手段により前記所定時間が計時されるまで、前記記憶部内のデータを論理固定する制御を行う一方、前記第５の計時手段により前記所定時間を計時すると外部からの書込データを前記記憶部へ書き込み、前記制御切替手段による前記読み出し制御への切替後、前記書込データを読み出す制御を行うものであることを特徴としている。
【００２９】
上記記憶装置（９）によれば、前記制御手段が、前記第４の計時手段と前記制御切替手段とにより、前記書き込み期間と前記読み出し期間との計時毎に、前記書き込み制御と前記読み出し制御とを切り替えるとともに、前記第５の計時手段により前記所定時間が計時されるまでの期間、すなわち、前記データの入出力端子がハイインピーダンス状態となる期間を含む所定期間は、前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができる。また、前記外部から制御信号を取り込む制御信号ラインが必要なくなり、制御信号の入力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子をなくすことができ、端子数を２本削減することができる。
【００３０】
また本発明に係る記憶装置（１０）は、データを格納する記憶部と、該記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御手段が、予め設定されたデータの書き込み期間と読み出し期間とを繰り返し計時する第４の計時手段と、該第４の計時手段による前記書き込み期間と読み出し期間との計時毎にデータの書き込み制御又は読み出し制御への切り替えを行う制御切替手段と、該制御切替手段による前記書き込み制御への切替後、所定時間を所定回数繰り返し計時する第６の計時手段とを備え、該第６の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第６の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記制御切替手段による前記読み出し制御への切替後、最後に書き込まれた書込データを読み出す制御を行うものであることを特徴としている。
【００３１】
上記記憶装置（１０）によれば、前記外部から制御信号を取り込む制御信号ラインが必要なくなり、制御信号の入力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子をなくすことができ、端子数を２本削減することができる。また、前記第６の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回の書き込み期間に所定回数繰り返しデータの入力を行うことができ、例えば、入力されたデータに誤りがあった場合などでも、正しいデータをすぐに入力することができる。
【００３２】
また本発明に係る記憶装置（１１）は、データが格納される記憶部と、該記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御手段が、予め設定されたデータの書き込み期間と読み出し期間とを繰り返し計時する第４の計時手段と、該第４の計時手段による前記書き込み期間と読み出し期間との計時毎にデータの書き込み制御又は読み出し制御への切り替えを行う制御切替手段と、該制御切替手段による前記書き込み制御への切替後、所定時間を所定回数繰り返し計時する第６の計時手段と、前記制御切替手段による前記読み出し制御への切替後、所定時間を所定回数繰り返し計時する第７の計時手段とを備え、前記第６の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第６の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記第７の計時手段により計時される前記所定時間毎に前記書込データを読み出す制御を行うものであることを特徴としている。
【００３３】
上記記憶装置（１１）によれば、前記外部から制御信号を取り込む制御信号ラインが必要なくなり、制御信号の入力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子をなくすことができ、端子数を２本削減することができる。また、前記第６の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができ、さらに１回の書き込み期間に所定回数繰り返しデータの入力を行うことができるとともに、前記第７の計時手段により計時される前記所定時間毎に前記データを読み出すことができ、前記記憶部に入力されたデータの内容を前記外部にすべて把握させることが可能になる。
【００３４】
また本発明に係る記憶装置（１２）は、上記記憶装置（９）〜（１１）のいずれかにおいて、前記第４の計時手段により計時される前記書き込み期間、及び／又は前記読み出し期間を変更する期間変更手段を備えていることを特徴としている。
【００３５】
上記記憶装置（１２）によれば、前記期間変更手段により、前記第４の計時手段により計時される前記書き込み期間、及び／又は前記読み出し期間を変更することができ、制御に合わせた任意の前記書き込み期間、及び／又は前記読み出し期間を設定することができる。前記期間変更手段は、例えば、外部から入力された電圧値に基づいて計時される値を変更できる回路構成のものを採用することができる。
【００３６】
また本発明に係る記憶制御システム（１）は、上記記憶装置（１）〜（３）のいずれかと、該記憶装置に対して、１つの制御信号出力端子から２値信号の２つの状態でデータの書き込みと読み出しとを行わせる制御信号を出力し、該制御信号に基づいて、前記記憶装置への書込データの出力や前記記憶装置から読出データの取り込みを行う外部制御手段とを含んで構成されていることを特徴としている。
【００３７】
上記記憶制御システム（１）によれば、前記記憶装置と前記外部制御手段との間を１本の制御信号ラインで接続することができ、従来、書き込み用と読み出し用の２本必要であった制御信号ラインを１本にすることができ、それに合わせて前記記憶装置と前記外部制御手段との端子数を削減することができる。
【００３８】
また本発明に係る記憶制御システム（２）は、上記記憶装置（４）又は（５）と、該記憶装置に対して、１つの制御信号出力端子からデータの読み出し期間と書き込み期間との信号間に複数の切り替えエッジが含まれている２値信号からなる制御信号を出力し、該制御信号に基づいて、前記記憶装置への書込データの出力や前記記憶装置から読出データの取り込みを行う外部制御手段とを含んで構成されていることを特徴としている。
【００３９】
上記記憶制御システム（２）によれば、前記記憶装置と前記外部制御手段との間を１本の制御信号ラインで接続することができ、従来、書き込み用と読み出し用の２本必要であった制御信号ラインを１本にすることができ、それに合わせて前記記憶装置と前記外部制御手段との端子数を削減することができる。
【００４０】
また本発明に係る記憶制御システム（３）は、上記記憶装置（６）〜（８）のいずれかと、該記憶装置に対して、１つの制御信号出力端子から２値信号の切り替えエッジを検出させることによってデータの読み書きの制御を行わせる制御信号を出力し、該制御信号に基づいて、前記記憶装置への書込データの出力や前記記憶装置から読出データの取り込みを行う外部制御手段とを含んで構成されていることを特徴としている。
【００４１】
上記記憶制御システム（３）によれば、前記記憶装置と前記外部制御手段との間を１本の制御信号ラインで接続することができ、従来、書き込み用と読み出し用の２本必要であった制御信号ラインを１本にすることができ、それに合わせて前記記憶装置と前記外部制御手段との端子数を削減することができる。
【００４２】
また本発明に係る記憶制御システム（４）は、上記記憶装置（９）〜（１２）のいずれかにおいて、外部制御手段と含んで構成され、該外部制御手段が、前記記憶装置の前記第４の計時手段と同じタイミングで前記書き込み期間と前記読み出し期間とを繰り返し計時する第８の計時手段と、該第８の計時手段による前記書き込み期間と前記読み出し期間との計時毎に前記記憶装置への書込データの出力制御と前記記憶装置から読出データの取込制御とを切り替える外部制御切替手段とを備え、該外部制御切替手段による書込データの出力制御への切替後、前記記憶装置の前記第５の計時手段、又は前記第６の計時手段により計時される前記所定時間内に前記記憶装置へ書込データを出力する制御と、前記外部制御切替手段による読出データの取込制御への切替後、前記記憶装置から読出データを取り込む制御とを行うものであることを特徴としている。
【００４３】
上記記憶制御システム（４）によれば、前記記憶装置と前記外部制御手段との間に制御信号ラインを必要としないシステムを構成することができ、従来、書き込み用と読み出し用の２本必要であった制御信号ラインをなくすことができ、それに合わせて前記記憶装置と前記外部制御手段との端子数を削減することができる。
【００４４】
【発明の実施の形態】
以下、本発明に係る記憶装置及び記憶制御システムの実施の形態を図面に基づいて説明する。図１は、実施の形態（１）に係る記憶装置が採用された記憶制御システムの要部を概略的に示したブロック図である。
【００４５】
図中１は、記憶制御システムを示しており、記憶制御システム１は、記憶装置１０と、記憶装置１０に対するデータの読み書き（読み出し、書き込み）を制御するＣＰＵ５０とを含んで構成されている。
【００４６】
記憶装置１０とＣＰＵ５０とは、１本の制御信号線２とＮ本のデータ線３と１本のクロック信号線４とを介して接続されており、記憶装置１０には、これら信号線に対応する制御信号入力端子（Ｒ／Ｗin）１２とデータ入出力端子（Ｄ０〜Ｄｎ）１３とクロック信号入力端子（ＣＬＫin）１４とが設けられている。
【００４７】
また、ＣＰＵ５０には、制御信号出力端子（Ｒ／Ｗout）５２と、データ入出力端子（Ｄ０〜Ｄｎ）５３と、クロック信号出力端子（ＣＬＫout）５４とが設けられており、データの書き込み可能な期間（以下、ライト期間と言う）をＨレベル、データの読み出し可能な期間（以下、リード期間と言う）をＬレベルとした２値信号からなる制御信号が、制御信号出力端子５２から制御信号線２を介して記憶装置１０の制御信号入力端子１２へ与えられるようになっている。
【００４８】
また、ＣＰＵ５０は、Ｈレベルの制御信号の出力に応じて、記憶装置１０へ書き込むためのデータ（書込データ）をデータ入出力端子５３からデータ線３を介して記憶装置１０のデータ入出力端子１３へ出力したり、Ｌレベルの制御信号の出力に応じて、記憶装置１０から読み出されたデータ（読出データ）をデータ線３を介してデータ入出力端子５３から取り込むことができるようになっている。
【００４９】
次に記憶装置１０の構成について説明する。制御信号入力端子１２は、制御信号を取り込むための制御信号入力ライン１５を介して記憶部１６へ接続されており、また制御信号入力ライン１５上の分岐点Ａから分岐してデータ出力バッファ１７に接続されている。
【００５０】
データ入出力端子１３には、ＣＰＵ５０からのデータを取り込んだり、記憶部１６から読み出したデータを出力するためのデータ入出力ライン１８が接続されており、データ入出力ライン１８の分岐点Ｂから分岐したデータ入力ライン１８ａとデータ出力ライン１８ｂとが記憶部１６に接続されている。データ入力ライン１８ａには、データ入力バッファ１９とフィルタ手段２０とが介装されており、フィルタ手段２０から出力されたデータが記憶部１６へ書き込まれるようになっている。また、データ出力ライン１８ｂには、記憶部１６から読み出されたデータをＬレベルの読出制御信号に対応させて出力するためのデータ出力バッファ１７が介装されている。
【００５１】
また、データ入出力ライン１８におけるデータ入出力端子１３と分岐点Ｂとの間にはプルダウン抵抗２１が接続されている。プルダウン抵抗２１により、データ入出力端子１３がハイインピーダンス状態となる期間、記憶部１６へＬレベルの論理が入力されるようになっている。
【００５２】
また、クロック信号入力端子１４からのクロック信号入力ライン２２はフィルタ手段２０に接続されている。フィルタ手段２０は、データ入力バッファ１９から出力されたデータを、該データのばらつき周期以上の周期を有する基準信号を利用して、データの２度読みを行い、同一データが２回連続して入ってくると正しいデータであると判断し、該データを記憶部１６へ書き込むようになっている。
【００５３】
次に、実施の形態（１）に係る記憶制御システム１における記憶装置１０に対するデータの読み出し／書き込み動作を図２に示したタイミングチャートに基づいて説明する。
【００５４】
記憶装置１０にデータを書き込む場合、ＣＰＵ５０は、Ｈレベルの制御信号を出力するとともに、記憶装置１０に書き込むデータ（書込データ）を出力し、記憶装置１０では、制御信号がＨレベルの期間にデータ入出力端子１３に与えられた書込データを記憶部１６に書き込む処理を行うようになっている。また、記憶装置１０からデータを読み出す場合、ＣＰＵ５０はＬレベルの制御信号を出力し、記憶装置１０では、制御信号がＬレベルの期間に記憶部１６からデータを読み出し、該データ（読出データ）を出力する処理を行うようになっている。
【００５５】
時刻ｔ１において、制御信号がＨレベル（すなわちライト期間）で、ＣＰＵ５０からの書込データのホールドが終わる（すなわち、ＣＰＵ５０が、データ線３上での書込データと読出データとの衝突を回避するための対応期間に入る）と、記憶装置１０は、プルダウン抵抗２１による論理固定期間に入る。記憶装置１０では、データ入出力端子１３がハイインピーダンス状態となるが、プルダウン抵抗２１により、記憶部１６へＬレベルの論理が入力され、時刻ｔ１の前に記憶部１６へ書き込まれたデータが保持されるようになっている。
【００５６】
時刻ｔ２において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入る。記憶装置１０では、Ｌレベルの信号を取り込み、リード期間の開始を判断すると、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０へ出力する読出データの読み出しを開始する。
【００５７】
時刻ｔ３において、制御信号がＬレベルからＨレベルに切り替えられると、ライト期間に入る。ＣＰＵ５０では、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入り、所定期間後の時刻ｔ４に記憶装置１０へ書込データが出力される。
【００５８】
一方、記憶装置１０では、時刻ｔ３において、制御信号がＬレベルからＨレベルに切り替えられるとプルダウン抵抗２１による論理固定期間に入る。記憶装置１０では、時刻ｔ３から時刻ｔ４までデータ入出力端子１３がハイインピーダンス状態となるが、プルダウン抵抗２１により、記憶部１６へＬレベルの論理が入力され、記憶部１６へ書き込まれたデータが保持されるようになっている。そして、時刻ｔ４にＣＰＵ５０から記憶装置１０へ書込データが出力されると、記憶部１６内のデータの論理固定が解除される（すなわち、書込可能な状態にする）とともに、ＣＰＵ５０からデータ線３に出力された書込データの記憶部１６への書き込みを開始する。以下同様にして読み出し／書き込み動作が繰り返されるようになっている。
【００５９】
なお、記憶部１６へ書き込まれるデータが変化する際（図２における時刻ｔ１、時刻ｔ４）においては、書き込みされるデータに多少のばらつきが生じる恐れがある。そのため、フィルタ手段２０によるフィルタリング処理、すなわちデータのばらつき周期（数ｎｓｅｃ〜数十ｎｓｅｃ）以上の周期を有するクロック信号（数μｓｅｃ〜数十μｓｅｃ）で、書き込まれるデータの２度読みを行い、同じデータを連続して読み取った場合に、正しいデータであると判断して、記憶部１６に書き込む処理が行われるようになっている。なお、クロック信号は、記憶装置１０内の他の回路で使用されるクロック信号を取り込むようにすればよい。
【００６０】
上記実施の形態（１）に係る記憶制御システム１によれば、データ入出力ライン１８に接続されたプルダウン抵抗２１により、データ入出力端子１３がハイインピーダンス状態となる期間、記憶部１６へＬレベルの論理が入力され、記憶部１６に書き込まれたデータが保持される。したがって、ライト期間でデータ入出力端子１３がハイインピーダンス状態となる期間においても論理が確定されることとなり、２値信号の２つの状態でデータの書き込みと読み出しとを制御する制御信号でもデータの読み書きの制御を行うことができるようになり、制御信号線２や制御信号入力ライン１５を１本で構成することができ、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０の制御信号入力端子１２、ＣＰＵ５０の制御信号出力端子５２をそれぞれ１つにすることができ、端子数を削減することができる。
【００６１】
また記憶部１６へ書き込まれるデータが変化する際、該データのばらつき周期以上の周期を有する基準信号に基づいて書込データのばらつきをフィルタリングするフィルタ手段２０を備えているので、記憶部１６へ書き込まれるデータが変化する際に、同一タイミングで全てのデータを変化させることができずにデータのばらつきが生じたとしても、意図しないデータが入力されるのを防ぐことができ、データの精度を高めることができる。
【００６２】
なお上記実施の形態（１）に係る記憶制御システム１における記憶装置１０では、論理固定手段として、データ入出力ライン１８のＮ本のそれぞれにプルダウン抵抗２１を接続した場合について説明したが、別の実施の形態では、プルダウン抵抗２１の代わりにプルアップ抵抗を接続してもよく、この場合は、Ｈレベルの論理が記憶部１６に入力されることとなる。またプルダウン抵抗とプルアップ抵抗とを混在させてもよく、要は、データ入出力端子１３がハイインピーダン状態となる期間に記憶部１６へ所定の論値が入力されるように接続されていればよい。
【００６３】
図３は、実施の形態（２）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図１に示した記憶制御システム１と同一機能を有する構成部品には同一符号を付して、その説明を省略する。
【００６４】
記憶制御システム１Ａは、記憶装置１０Ａと、記憶装置１０Ａに対するデータの読み書きを制御することのできるＣＰＵ５０Ａとを含んで構成されている。記憶装置１０ＡとＣＰＵ５０Ａとは、１本の制御信号線２とＮ本のデータ線３とを介して接続されており、記憶装置１０Ａには、これら信号線に対応する制御信号入力端子１２とデータ入出力端子１３とが設けられている。
【００６５】
また、ＣＰＵ５０Ａには、制御信号出力端子５２とデータ入出力端子５３とが設けられており、ライト期間とリード期間との信号間に複数の切り替えエッジが含まれている２値信号からなる制御信号を制御信号出力端子５２から制御信号線２を介して記憶装置１０Ａの制御信号入力端子１２へ出力することができるようになっている。
【００６６】
また、ＣＰＵ５０Ａは、制御信号のリード期間を終了させる切り替え信号の出力後、データ線３上で読出データと書込データとの衝突を回避させるための対応期間を経た後、記憶装置１０Ａへ書き込むためのデータ（書込データ）を記憶装置１０Ａのデータ入出力端子１３へ出力する処理を行ったり、リード期間を示す制御信号の出力後、記憶装置１０Ａから読み出されたデータ（読出データ）をデータ線３を介してデータ入出力端子１３から取り込む処理を行うようになっている。
【００６７】
次に記憶装置１０Ａの構成について説明する。制御信号入力端子１２には、制御信号入力ライン１５を介して制御部３０が接続されている。制御部３０は、制御信号における切り替えエッジの立上がりを検出する第１のエッジ検出手段３１と、切り替えエッジの立下がりを検出する第２のエッジ検出手段３２と、第１のエッジ検出手段３１と接続され、切り替えエッジの立上がりの検出回数をカウントする第１のカウンタ３３と、第２のエッジ検出手段３２と接続され、切り替えエッジの立下がりの検出回数をカウントする第２のカウンタ３４とを含んで構成されている。
【００６８】
制御部３０において、第１のカウンタ３３でカウントされたエッジのカウント値がデータの書き込みを開始するエッジに対応するカウント値であると判断されると、記憶部１６へデータの書き込みを許可する信号が出力されるようになっている。また、第２のカウンタ３４でカウントされたエッジのカウント値がデータの読み出しを開始するエッジに対応するカウント値であると判定されると、記憶部１６へデータの読み出しを許可する信号が出力されるようになっている。
【００６９】
また、制御部３０は、第１のエッジ検出手段３１、第２のエッジ検出手段３２、第１のカウンタ３３、及び第２のカウンタ３４からの信号を取り込み、データ出力バッファ１７の動作を制御する出力バッファ制御部３５を含んで構成されており、出力バッファ制御部３５は、データ出力バッファ１７のゲートを開いて記憶部１６からデータを出力するための制御信号をデータ出力バッファ１７へ出力することができるようになっている。
【００７０】
データ入出力端子１３には、ＣＰＵ５０Ａからのデータを取り込んだり、記憶部１６から読み出したデータを出力するためのデータ入出力ライン１８が接続されており、データ入出力ライン１８の分岐点Ｂから分岐されたデータ入力ライン１８ａとデータ出力ライン１８ｂとが記憶部１６に接続されている。
【００７１】
次に、実施の形態（２）に係る記憶制御システム１Ａにおける記憶装置１０Ａに対するデータの読み出し／書き込み動作を図４に示したタイミングチャートに基づいて説明する。
【００７２】
なお、ＣＰＵ５０Ａからは、リード期間をＬレベル、ライト期間をＨレベルとし、リード期間とライト期間との信号間に複数の切り替えエッジが含まれている論理固定期間が設けられた制御信号が出力されるようになっているものとする。
【００７３】
時刻ｔ11において、制御信号がリード期間を示すＬレベルからＨレベルへ切り替えられると、論理固定期間に入る。記憶装置１０Ａでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のカウンタ３３で立上がりエッジがカウントされる。そして、該カウント値（１）からリード期間の終了を判断すると、記憶部１６からのデータ（読出データ）の読み出しを終了するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始する。
【００７４】
一方、ＣＰＵ５０Ａでは、データ線３上で読出データと書込データとの衝突を回避するための所定の対応期間を経た後、時刻ｔ12において記憶装置１０Ａに書き込むための書込データを出力する。
【００７５】
制御信号が、時刻ｔ11において切り替えられたＨレベルの状態からＬレベルに切り替えられた後、時刻ｔ13において再度Ｈレベルへ切り替えられると、ライト期間に入る。記憶装置１０Ａでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のカウンタ３３で立上がりエッジがカウントされる。そして、該カウント値（２）からライト期間の開始を判断すると、記憶部１６内のデータの論理固定が解除される（すなわち、書込可能な状態にする）とともに、ＣＰＵ５０Ａからデータ線３に出力された書込データの記憶部１６への書き込みを開始する。
【００７６】
そして、時刻ｔ14において、制御信号がライト期間を示すＨレベルからＬレベルへ切り替えられると、論理固定期間に入る。記憶装置１０Ａでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のカウンタ３４で立下がりエッジがカウントされる。そして、該カウント値（１）からライト期間の終了を判断すると、記憶部１６への書込データの書き込みを終了するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始する。
【００７７】
一方、ＣＰＵ５０Ａでは、論理固定期間に入った後も、所定期間、書込データをホールドし、その後、時刻ｔ15において、データ線３上で書込データと読出データとの衝突を回避するための対応期間に入る。
【００７８】
制御信号が、時刻ｔ14において切り替えられたＬレベルの状態からＨレベルに切り替えられた後、時刻ｔ16において再度Ｌレベルへ切り替えられると、リード期間に入る。記憶装置１０Ａでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のカウンタ３４で立下がりエッジがカウントされる。そして、該カウント値（２）からリード期間の開始を判断すると、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ａへ出力する読出データの読み出しを開始し、以下同様にして読み出し／書き込み動作が繰り返されるようになっている。
【００７９】
上記実施の形態（２）に係る記憶制御システム１Ａによれば、リード期間とライト期間との信号間（データの読み出しを終了させるエッジからデータの書き込みを開始させるエッジまでの期間、データの書き込みを終了させるエッジからデータの読み出しを開始させるエッジまでの期間）、すなわち、データ入出力端子１３がハイインピーダンス状態となる期間を含む所定期間は、制御信号のエッジの検出を利用して記憶部１６内のデータの論理固定を行うことができ、ハイインピーダンス状態において誤ったデータが入力されるのを防ぐことができる。したがって、制御信号を用いた１本の制御信号線２や制御信号入力ライン１５によりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０Ａの制御信号入力端子１２、ＣＰＵ５０Ａの制御信号出力端子５２をそれぞれ１つにすることができ、端子数を削減することができる。
【００８０】
次に実施の形態（３）に係る記憶制御システムについて説明する。但し実施の形態（３）に係る記憶制御システム１Ｂの構成については、記憶装置１０Ｂの制御部３０Ａ（第１のカウンタ３３Ａ及び第２のカウンタ３４Ａ）を除いて図３に示した記憶制御システム１Ａと略同様であるため、記憶装置１０Ｂの制御部３０Ａ（第１のカウンタ３３Ａ及び第２のカウンタ３４Ａ）には異なる符号を付して、その他の構成部品の説明をここでは省略する。
【００８１】
実施の形態（２）に係る記憶制御システム１Ａにおける記憶装置１０Ａでは、リード期間を示すＬレベルからＨレベルへの切り替えエッジを１回カウントすると、論理固定期間に入り、また、ライト期間を示すＨレベルからＬレベルへの切り替えエッジを１回カウントすると、論理固定期間に入るようになっている。
【００８２】
それに対し、実施の形態（３）に係る記憶制御システム１Ｂにおける記憶装置１０Ｂでは、リード期間を示すＬレベルからＨレベルへの切り替えエッジをｎ回カウントすると、論理固定期間に入り、また、ライト期間を示すＨレベルからＬレベルへの切り替えエッジをｎ回カウントすると、論理固定期間に入るようにして、１回ではなく予め設定された所定回数（ｎ回）のエッジがカウントされると、記憶部１６内のデータを論理固定する制御を開始する。すなわち論理固定期間に入るようになっている点が、実施の形態（２）に係る記憶制御システム１Ａと相違する。
【００８３】
次に、実施の形態（３）に係る記憶制御システム１Ｂにおける記憶装置１０Ｂに対するデータの読み出し／書き込み動作を図５に示したタイミングチャートに基づいて説明する。なお、ＣＰＵ５０Ｂからは、リード期間をＬレベル、ライト期間をＨレベルとし、リード期間とライト期間との信号間に複数の切り替えエッジが含まれている論理固定期間が設けられるとともに、リード期間及びライト期間にも複数の切り替えエッジが含まれた制御信号が出力されるようになっているものとする。
【００８４】
時刻ｔ21において、制御信号がリード期間を示すＬレベルからＨレベルへ切り替えられると、記憶装置１０Ｂでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のカウンタ３３Ａで立上がりエッジがカウントされる。そして、該カウント値（１）からリード期間の終了ではない判断すると（この場合、カウント値が２になるとリード期間を終了させる設定となっている）、引き続き記憶部１６からのデータの読み出しを行う。
【００８５】
時刻ｔ22において、制御信号がリード期間を示すＬレベルからＨレベルへ切り替えられると、記憶装置１０Ｂでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のカウンタ３３Ａで立上がりエッジがカウントされる。そして、該カウント値（２）からリード期間が終了である判断すると、記憶部１６からのデータ（読出データ）の読み出しを終了するとともに、論理固定期間に入り、記憶部１６内のデータの論理固定（ラッチ）を開始する。
【００８６】
一方、ＣＰＵ５０Ｂでは、データ線３上で読出データと書込データとの衝突を回避するための所定の対応期間を経た後、時刻ｔ23において、記憶装置１０Ｂに書き込むための書込データを出力する。
【００８７】
制御信号が、時刻ｔ22において切り替えられたＨレベルの状態からＬレベルに切り替えられた後、時刻ｔ24において再度Ｈレベルへ切り替えられると、ライト期間に入る。記憶装置１０Ｂでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のカウンタ３３Ａで立上がりエッジがカウントされる。そして、該カウント値（３）からライト期間の開始を判断すると（この場合、カウント値が３になるとライト期間に入る設定となっている）、記憶部１６内のデータの論理固定が解除される（すなわち、書込可能な状態にする）とともに、ＣＰＵ５０Ｂからデータ線３に出力された書込データの記憶部１６への書き込みを開始する。
【００８８】
そして時刻ｔ25において、制御信号がライト期間を示すＨレベルからＬレベルへ切り替えられると、記憶装置１０Ｂでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のカウンタ３４Ａで立下がりエッジがカウントされる。そして、該カウント値（１）からリード期間の終了ではない判断すると（この場合、カウント値が２になるとリード期間を終了させる設定となっている）、引き続き記憶部１６へのデータの書き込みを行う。
【００８９】
そして、時刻ｔ26において、制御信号がライト期間を示すＨレベルからＬレベルへ切り替えられると、記憶装置１０Ｂでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のカウンタ３４Ａで立下がりエッジがカウントされる。そして、該カウント値（２）からライト期間の終了を判断すると、記憶部１６への書込データの書き込みを終了するとともに、論理固定期間に入り、記憶部１６内のデータの論理固定（ラッチ）を開始する。
【００９０】
一方、ＣＰＵ５０Ｂでは、論理固定期間に入った後も、所定期間、書込データをホールドし、その後、時刻ｔ27において、データ線３上で書込データと読出データとの衝突を回避するための対応期間に入る。
【００９１】
制御信号が、時刻ｔ26において切り替えられたＬレベルの状態からＨレベルに切り替えられた後、時刻ｔ28において再度Ｌレベルへ切り替えられると、リード期間に入る。記憶装置１０Ｂでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のカウンタ３４Ａで立下がりエッジがカウントされる。そして、該カウント値（３）からリード期間の開始を判断すると（この場合、カウント値が３になるとリード期間に入る設定となっている）、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ｂへ出力する読出データの読み出しを開始し、以下同様にして読み出し／書き込み動作が繰り返されるようになっている。
【００９２】
上記実施の形態（３）に係る記憶制御システム１Ｂによれば、リード期間においてリード期間終了のエッジと同じ論理切り替えを行うエッジ、又はライト期間においてライト期間終了のエッジと同じ論理切り替えを行うエッジが、第１のカウンタ３３Ａ又は第２のカウンタ３４Ａにより所定回数カウントさせた後、記憶部１６内のデータを論理固定する制御を開始させることができ、前記所定回数を所定値に設定することによりエッジのカウントによる読み書き制御のバリエーションを増やすことができる。
【００９３】
図６は、実施の形態（４）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図１に示した記憶制御システム１と同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【００９４】
記憶制御システム１Ｃは、記憶装置１０Ｃと、記憶装置１０Ｃに対するデータの読み書きを制御することのできるＣＰＵ５０Ｃとを含んで構成されている。記憶装置１０ＣとＣＰＵ５０Ｃとは、１本の制御信号線２とＮ本のデータ線３とを介して接続されており、記憶装置１０Ｃには、これら信号線に対応する制御信号入力端子１２とデータ入出力端子１３とが設けられている。
【００９５】
また、ＣＰＵ５０Ｃには、制御信号出力端子５２とデータ入出力端子５３とが設けられており、ライト期間をＨレベル、リード期間をＬレベルとした２値信号からなる制御信号を制御信号出力端子５２から制御信号線２を介して記憶装置１０Ｃの制御信号入力端子１２に与えることができるようになっている。
【００９６】
また、ＣＰＵ５０Ｃは、Ｈレベルの制御信号の出力に応じて、書込データをデータ入出力端子５３からデータ線３を介して記憶装置１０Ｃのデータ入出力端子１３へ出力したり、Ｌレベルの制御信号の出力に応じて、記憶装置１０Ｃから読み出された読出データをデータ線３を介してデータ入出力端子５３から取り込むことができるようになっている。
【００９７】
次に記憶装置１０Ｃの構成について説明する。制御信号入力端子１２には、制御信号入力ライン１５を介して制御部３０Ｂが接続されている。制御部３０Ｂは、制御信号における切り替えエッジの立上がりを検出する第１のエッジ検出手段３１と、第１のエッジ検出手段３１からの立上りエッジの検出信号を受けて、記憶部１６への書込データの書き込みを行うタイミングを計るための所定時間を計時するタイマ３６とを含んで構成されており、タイマ３６により前記所定時間が計時されると、記憶部１６へデータの書き込みを許可する信号を出力し、書込データが記憶部１６へ書き込まれるようになっている。また、制御信号入力ライン１５の分岐点Ａからデータ出力バッファ１７へは、Ｌレベルの読出制御信号が出力されるようになっており、Ｌレベルを出力することによりゲートを開いて、記憶部１６のデータを読み出すことができるようになっている。
【００９８】
次に、実施の形態（４）に係る記憶制御システム１Ｃにおける記憶装置１０Ｃに対するデータの読み出し／書き込み動作を図７に示したタイミングチャートに基づいて説明する。なおＣＰＵ５０Ｃからは、リード期間をＬレベル、ライト期間をＨレベルとした２値信号からなる制御信号が出力されるようになっているものとする。
【００９９】
時刻ｔ31において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入る。記憶装置１０Ｃでは、Ｌレベルの信号を取り込み、リード期間の開始を判断すると、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ｃへ出力する読出データの読み出しを開始する。
【０１００】
時刻ｔ32において、制御信号がＬレベルからＨレベルに切り替えられると、ライト期間に入る。ＣＰＵ５０Ｃでは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ33に記憶装置１０Ｃへ書込データが出力される。
【０１０１】
一方、記憶装置１０Ｃでは、第１のエッジ検出手段３１により立上がりエッジが検出され、タイマ３６による記憶部１６へのデータの書き込みを行うタイミングを計るための所定時間の計時を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、所定時間後の時刻ｔ34に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線３に出力された書込データを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１０２】
一方、ＣＰＵ５０Ｃでは、時刻ｔ34後も、所定期間、書込データをホールドし、その後、時刻35ｔにおいて、データ線３上で書込データと読出データとの衝突を回避するための対応期間に入る。そして、時刻ｔ36において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入り、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１０３】
上記実施の形態（４）に係る記憶制御システム１Ｃによれば、タイマ３６により所定時間が計時されるまでの期間、すなわち、データ入出力端子１３がハイインピーダンス状態となる期間を含む所定期間は、タイマ３６を利用して記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができる。したがって、前記制御信号を用いた１本の制御信号線２、制御信号入力ライン１５によりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０Ｃの制御信号入力端子１２、ＣＰＵ５０Ｃの制御信号出力端子５２をそれぞれ１つにすることができ、端子数を削減することができる。
【０１０４】
図８は、実施の形態（５）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図６に示した記憶制御システム１Ｃと同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【０１０５】
実施の形態（５）に係る記憶制御システム１Ｄと実施の形態（４）に係る記憶制御システム１Ｃとの相違点は、実施の形態（４）に係る記憶制御システム１Ｃでは、ＬからＨへの立ち上がりのエッジを検出した後に、所定時間をタイマ３６により計時し、該所定時間後に、記憶部１６へのデータの書き込みを行う、すなわち、ライト期間に１度だけ書込データの書き込みが行われるようになっているのに対し、実施の形態（５）に係る記憶制御システム１Ｄでは、ＬからＨへの立ち上がりのエッジを検出した後、リングタイマ３７により所定時間を所定回数（ｎ回）繰り返し計時し、該所定時間毎に、記憶部１６へのデータの書き込みを行う、すなわち、ライト期間にｎ回データの書き込みが行えるようになっている点である。
【０１０６】
次に、実施の形態（５）に係る記憶制御システム１Ｄにおける記憶装置１０Ｄに対するデータの読み出し／書き込み動作を図９に示したタイミングチャートに基づいて説明する。なお、ＣＰＵ５０Ｄからは、リード期間をＬレベル、ライト期間をＨレベルとした２値信号からなる制御信号が出力されるようになっているものとする。
【０１０７】
時刻ｔ41において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入る。記憶装置１０Ｄでは、Ｌレベルの信号を取り込み、リード期間の開始を判断すると、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ｄへ出力する読出データの読み出しを開始する。
【０１０８】
時刻ｔ42において、制御信号がＬレベルからＨレベルに切り替えられると、ライト期間に入る。ＣＰＵ５０Ｄでは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ43に記憶装置１０Ｄへ書込データＡが出力される。
【０１０９】
一方、記憶装置１０Ｄでは、第１のエッジ検出手段３１により立上がりエッジが検出され、リングタイマ３７による所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、１回目の所定時間後の時刻ｔ44に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線３に出力された書込データＡを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１１０】
一方、ＣＰＵ５０Ｄでは、時刻ｔ44後も、所定期間、書込データをホールドし、その後、時刻ｔ45に記憶装置１０Ｄへ書込データＢが出力される。そして記憶装置１０Ｄでは、２回目の所定時間後の時刻ｔ46に、記憶部１６内のデータの論理固定を解除して、データ線３に出力された書込データＢを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１１１】
そして、時刻ｔ47において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入る。記憶装置１０Ｄでは、Ｌレベルの信号を取り込み、リード期間の開始を判断すると、記憶部１６内のデータの論理固定を行ったまま、直前のライト期間の最後に書き込まれた書込データＢを記憶部１６からＣＰＵ５０Ｄへ出力する読出データＢとして読み出す処理を行い、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１１２】
上記実施の形態（５）に係る記憶制御システム１Ｄによれば、前記制御信号を用いた１本の制御信号線２、制御信号入力ライン１５によりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０Ｄの制御信号入力端子１２、ＣＰＵ５０Ｄの制御信号出力端子５２を１つにすることができ、端子数を削減することができる。また、リングタイマ３７により前記所定時間が繰り返し計時される期間毎に、記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回の書き込み期間に所定回数繰り返しデータの入力を行うことができ、例えば、入力されたデータに誤りがあった場合などでも、正しいデータをすぐに入力することができる。
【０１１３】
図１０は、実施の形態（６）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図８に示した記憶制御システム１Ｄと同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【０１１４】
実施の形態（５）に係る記憶制御システム１Ｄでは、ライト期間にｎ回データの書き込みを行い、次のリード期間において、直前のライト期間の最後に書き込まれた（ｎ回目の）書込データを記憶部１６からＣＰＵ５０Ｄへ出力する読出データとして読み出す処理を行うようになっているのに対して、実施の形態（６）に係る記憶制御システム１Ｅでは、ＬからＨへの立ち上がりのエッジを第１のエッジ検出手段３１で検出した後、一定時間を第１のリングタイマ３７により所定回数（ｎ回）繰り返しカウントし、該一定時間毎に、記憶部１６へのデータの書き込みを行う。ここまでは実施の形態（５）と同じであるが、実施の形態（６）では、その後、ＨからＬへの立ち下がりのエッジを第２のエッジ検出手段３２で検出した後、一定時間を第２のリングタイマ３８により所定回数（ｎ回）繰り返しカウントし、該一定時間毎に、記憶部１６からデータの読み出しを行う、すなわち、リード期間にもｎ回データの読み出しが行われるようになっている点が相違している。
【０１１５】
次に、実施の形態（６）に係る記憶制御システム１Ｅにおける記憶装置１０Ｅに対するデータの読み出し／書き込み動作を図１１に示したタイミングチャートに基づいて説明する。なお、ＣＰＵ５０Ｅからは、リード期間をＬレベル、ライト期間をＨレベルとした２値信号からなる制御信号が出力されるようになっているものとする。
【０１１６】
時刻ｔ51において、制御信号がＬレベルからＨレベルに切り替えられると、ライト期間に入る。ＣＰＵ５０Ｅでは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ52に記憶装置１０Ｅへ書込データＡが出力される。
【０１１７】
一方、記憶装置１０Ｅでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のリングタイマ３７による所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、１回目の所定時間後の時刻ｔ53に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線に出力された書込データＡを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１１８】
一方、ＣＰＵ５０Ｅでは、時刻ｔ53後も、所定期間、書込データをホールドし、その後、時刻ｔ54に記憶装置１０Ｅへ書込データＢが出力される。そして記憶装置１０Ｅでは、２回目の所定時間後の時刻ｔ55に、記憶部１６内のデータの論理固定を解除して、データ線３に出力された書込データＢを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１１９】
そして、時刻ｔ56において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入る。記憶装置１０Ｅでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のリングタイマ３８による所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定を行ったまま、１回目の所定時間が経過する時刻ｔ57までの間に書込データＡを記憶部１６からＣＰＵ５０Ｅへ出力する読出データＡとして読み出す処理を行い、さらに時刻ｔ57後、２回目の所定時間が経過する時刻ｔ58までの間に書込データＢを記憶部１６からＣＰＵ５０Ｅへ出力する読出データＢとして読み出す処理を行う。そして、時刻ｔ59において、制御信号がＬレベルからＨレベルに切り替えられると、ライト期間に入り、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１２０】
上記実施の形態（６）に係る記憶制御システム１Ｅによれば、制御信号を用いた１本の制御信号線２、制御信号入力ライン１５によりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０Ｅの制御信号入力端子１２、ＣＰＵ５０Ｅの制御信号出力端子５２をそれぞれ１つにすることができ、端子数を削減することができる。
【０１２１】
また、第１のリングタイマ３７により前記所定時間が繰り返し計時される期間毎に、記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回のライト期間に所定回数繰り返しデータの書き込みを行うことができる。また第２のリングタイマ３８により計時される前記所定時間毎にデータを読み出すことができ、記憶部１６に入力されたデータの内容をＣＰＵ５０Ｅにすべて把握させることが可能になる。
【０１２２】
図１２は、実施の形態（７）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図１に示した記憶制御システム１と同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【０１２３】
記憶制御システム１Ｆは、記憶装置１０Ｆと、記憶装置１０Ｆに対してデータの入出力を行うことのできるＣＰＵ５０Ｆとを含んで構成されている。
記憶装置１０ＦとＣＰＵ５０Ｆとは、Ｎ本のデータ線３を介して接続されており、記憶装置１０Ｆ、ＣＰＵ５０Ｆには、データ線３に対応するデータ入出力端子１３、３３が設けられている。
【０１２４】
記憶装置１０Ｆは、データを格納する記憶部１６と、ＣＰＵ５０Ｆから出力されたデータの書き込みと、記憶部１６に格納されたデータの読み出しとを制御する制御部３０Ｅとを含んで構成されている。
【０１２５】
制御部３０Ｅは、データの書き込みや読み出しを行うために予め設定された所定時間を繰り返し計時するリングタイマ３９と、リングタイマ３９による前記所定時間の計時毎にデータの書き込み制御又は読み込み制御への切り替えを行う制御切替手段４０と、制御切替手段４０による書き込み制御への切替後、記憶部１６への書込データの書き込みを行うタイミングを計るための所定時間を計時するタイマ４１とを含んで構成されている。制御部３０Ｅでは、タイマ４１による所定時間の計時後にＣＰＵ５０Ｆからデータ線３へ与えられている書込データを記憶部１６へ書き込む処理や、制御切替手段４０による読み出し制御への切替後、記憶部１６からデータを読み出す処理を行うようになっている。
【０１２６】
データ入出力端子１３には、ＣＰＵ５０Ｆからのデータを取り込んだり、記憶部１６から読み出したデータを出力するためのデータ入出力ライン１８が接続されており、データ入出力ライン１８は、分岐点Ｂからデータ入力ライン１８ａとデータ出力ライン１８ｂとに分岐されて記憶部１６に接続されている。データ入力ライン１８ａには、データ入力バッファ１９が介装されており、データ入力バッファ１９から出力されたデータが記憶部１６へ書き込まれるようになっている。また、データ出力ライン１８ｂには、記憶部１６から読み出されたデータをタイマ値に対応させて出力させるためのデータ出力バッファ１７が介装されている。
【０１２７】
ＣＰＵ５０Ｆは、記憶装置１０Ｆのリングタイマ３９と同じタイミングで所定時間を計時するリングタイマ５５と、リングタイマ５５による所定時間の計時毎に書込データを記憶装置１０Ｆへ供給する制御又は記憶装置１０Ｆから読み出された読出データを読み込む制御を切り替える制御切替手段５６とを含んで構成されており、制御切替手段５６によるデータ供給制御への切替後、記憶装置１０Ｆのタイマ４１により計時される所定時間内に前記記憶装置１０Ｆへ書込データを供給し、制御切替手段５６によるデータ読み込み制御への切替後、記憶装置１０Ｆからのデータを読み込む制御を行うようになっている。
【０１２８】
次に、実施の形態（７）に係る記憶制御システム１Ｆにおける記憶装置１０Ｆに対するデータの読み出し／書き込み動作を図１３に示したタイミングチャートに基づいて説明する。なお、タイマ値は、リングタイマ３９、５５により計時されるタイマ値を示しており、リード期間はＴ１に設定され、ライト期間はＴ２に設定されており、ＣＰＵ５０Ｆと記憶装置１０Ｆとの間で同期がとられているものとする。
【０１２９】
時刻ｔ61において、リングタイマ３９、５５によるライト期間のタイマ値Ｔ２を計時し終わると、制御切替手段４０、５６によりライト期間からリード期間に制御が切り替えられる。そして、記憶部１６では、リングタイマ３９でリード期間のタイマ値Ｔ１の計時を開始し、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ｆへ出力する読出データの読み出しを開始する。
【０１３０】
リングタイマ３９がタイマ値Ｔ１を計時した時刻ｔ62において、制御切替手段４０、５６によりリード期間からライト期間への制御に切り替えられる。ＣＰＵ５０Ｆは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ63に記憶装置１０Ｆへ書込データが出力される。
【０１３１】
一方、記憶装置１０Ｆでは、リングタイマ３９によるライト期間のタイマ値Ｔ２の計時を開始する。また、タイマ４１による記憶部１６へのデータの書き込みを行うタイミングを計るための所定時間の計時を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、所定時間後の時刻ｔ64に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線に出力された書込データを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１３２】
一方、ＣＰＵ５０Ｆでは、時刻ｔ64後も、所定期間、書込データをホールドし、その後、時刻ｔ65においてデータ線３上で書込データと読出データとの衝突を回避するための対応期間に入る。
【０１３３】
そして時刻ｔ66において、リングタイマ３９、５５によるライト期間のタイマ値Ｔ２を計時し終わると、制御切替手段４０、５５によりライト期間からリード期間に制御が切り替えられ、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１３４】
上記実施の形態（７）に係る記憶制御システム１Ｆによれば、制御部３０Ｅが、リングタイマ３９と制御切替手段４０とにより、ライト期間とリード期間との計時毎に、データの書き込み制御と読み出し制御とを切り替えるとともに、タイマ４１により前記所定時間が計時されるまでの期間、すなわち、データ入出力端子１３がハイインピーダンス状態となる期間を含む所定期間は、記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができる。また、ＣＰＵ５０Ｆから制御信号を取り込む制御信号ラインが必要なくなり、制御信号の入力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子をなくすことができ、端子数を２本削減することができる。
【０１３５】
図１４は、実施の形態（８）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図１２に示した記憶制御システム１Ｆと同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【０１３６】
実施の形態（８）に係る記憶制御システム１Ｇと実施の形態（７）に係る記憶制御システム１Ｆとが相違する点は、実施の形態（７）に係る記憶制御システム１Ｆでは、制御切替手段４０によりリード期間からライト期間への制御に切り替えられた後、所定時間をタイマ４１により計時し、該所定時間後に、記憶部１６へのデータの書き込みを行う、すなわち、ライト期間に１度だけ書込データの書き込みが行われるようになっているのに対し、実施の形態（８）に係る記憶制御システム１Ｇでは、制御切替手段４０によりリード期間からライト期間への制御に切り替えられた後、リングタイマ４２により所定時間を所定回数（ｎ回）繰り返し計時して、該所定時間毎に、記憶部１６へのデータの書き込みを行う、すなわち、ライト期間にｎ回データの書き込みが行えるようになっている点である。
【０１３７】
また、実施の形態（７）に係る記憶制御システム１Ｆにおける記憶装置１０Ｆ及びＣＰＵ５０Ｆのリングタイマ３９、５５による計時時間は、予め設定されたもので変更することができないようになっているが、実施の形態（８）に係る記憶制御システム１Ｇでは、記憶装置１０Ｇ、ＣＰＵ５０Ｇのリングタイマ３９、５５による計時時間（タイマ値）を、タイマ値変更手段４３、５７を介して設計変更することができるようになっている。タイマ値変更手段４３、５７としては、外部からタイマ値設定用の電圧値を取り込んで、外部電圧によりタイマ値を変化させる回路（コンパレータやＡ／Ｄ変換器等が組み込まれた回路）を組み込むようにすれば良い。
【０１３８】
次に、実施の形態（８）に係る記憶制御システム１Ｇにおける記憶装置１０Ｇに対するデータの読み出し／書き込み動作を図１５に示したタイミングチャートに基づいて説明する。なおタイマ値は、リングタイマ３９、５５により計時されるタイマ値を示しており、リード期間はＴ１に設定され、ライト期間はＴ２に設定されており、ＣＰＵ５０Ｇと記憶装置１０Ｇとの間で同期がとられているものとする。
【０１３９】
時刻ｔ61において、リングタイマ３９、５５によるライト期間のタイマ値Ｔ２を計時し終わると、制御切替手段４０、５６によりライト期間からリード期間に制御が切り替えられる。そして、記憶装置１０Ｇでは、リングタイマ３９でリード期間のタイマ値Ｔ１の計時を開始し、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ｇへ出力する読出データの読み出しを開始する。
【０１４０】
リングタイマ３９、５５がタイマ値Ｔ１を計時した時刻ｔ62において、制御切替手段４０、５６によりリード期間からライト期間への制御に切り替えられる。ＣＰＵ５０Ｇは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ63に記憶装置１０Ｇへ書込データＡが出力される。
【０１４１】
一方、記憶装置１０Ｇでは、リングタイマ３９によるライト期間のタイマ値Ｔ２の計時を開始する。また、リングタイマ４２による記憶部１６へのデータの書き込みを行うタイミングを計るための所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、１回目の所定時間後の時刻ｔ64に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線３に出力された書込データＡを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１４２】
一方、ＣＰＵ５０Ｇでは、時刻ｔ64後も、所定期間、書込データＡをホールドし、その後、時刻ｔ65に記憶装置１０Ｇへ書込データＢが出力される。そして記憶装置１０Ｇでは、２回目の所定時間後の時刻ｔ66に、記憶部１６内のデータの論理固定を解除して、データ線３に与えられた書込データＢを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１４３】
そして時刻ｔ67において、リングタイマ３９、５５によるライト期間のタイマ値Ｔ２を計時し終わると、制御切替手段４０、５６によりライト期間からリード期間に制御が切り替えられる。そして、記憶装置１０Ｇでは、リングタイマ３９でリード期間のタイマ値Ｔ１の計時を開始し、記憶部１６内のデータの論理固定を行ったまま、直前のライト期間の最後に書き込まれた書込データＢを記憶部１６からＣＰＵ５０Ｇへ出力する読出データとして読み出す処理を行い、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１４４】
上記実施の形態（８）に係る記憶制御システム１Ｇによれば、ＣＰＵ５０Ｇから制御信号を取り込む制御信号線、制御信号入力ラインが必要なくなり、記憶装置１０Ｇの制御信号入力端子、ＣＰＵ５０Ｇの制御信号出力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０Ｇの制御信号入力端子、ＣＰＵ５０Ｇの制御信号出力端子をなくすことができ、端子数を２本削減することができる。また、リングタイマ４２により前記所定時間が繰り返し計時される期間毎に、記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回のライト期間に所定回数繰り返しデータの入力を行うことができ、例えば、入力されたデータに誤りがあった場合などでも、正しいデータをすぐに入力することができる。
【０１４５】
また、タイマ値変更手段４３、５７を設けることにより、リングタイマ３９、５５により計時されるライト期間、及び／又はリード期間を変更することができ、制御に合わせた任意のライト期間、及び／又はリード期間を設定することができる。
【０１４６】
図１６は、実施の形態（９）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図１４に示した記憶制御システム１Ｇと同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【０１４７】
実施の形態（８）に係る記憶制御システム１Ｇでは、ライト期間にｎ回データの書き込みを行い、次のリード期間において、直前のライト期間の最後に書き込まれた（ｎ回目）書込データを記憶部１６からＣＰＵ５０Ｇへ出力する読出データとして読み出す処理を行うようになっているのに対して、実施の形態（９）に係る記憶制御システム１Ｈでは、制御切替手段４０によりリード期間からライト期間への制御に切り替えた後、一定時間を第１のリングタイマ４２により所定回数（ｎ回）繰り返しカウントし、該一定時間毎に、記憶部１６へのデータの書き込みを行う。ここまでは実施の形態（８）と同じであるが、実施の形態（９）では、その後、制御切替手段４０によりライト期間からリード期間への制御に切り替えた後、一定時間を第２のリングタイマ４３により所定回数（ｎ回）繰り返しカウントし、該一定時間毎に、記憶部１６からデータの読み出しを行う、すなわち、リード期間にもｎ回データの読み出しが行われるようになっている点が相違している。
【０１４８】
次に、実施の形態（９）に係る記憶制御システム１Ｈにおける記憶装置１０Ｈに対するデータの読み出し／書き込み動作を図１７に示したタイミングチャートに基づいて説明する。なおタイマ値は、リングタイマ３９、５５により計時されるタイマ値を示しており、リード期間はＴ１に設定され、ライト期間はＴ２に設定されており、ＣＰＵ５０Ｈと記憶装置１０Ｈとの間で同期がとられているものとする。
【０１４９】
リングタイマ３９、５５がタイマ値Ｔ１を計時した時刻ｔ71において、制御切替手段４０、５６によりリード期間からライト期間への制御に切り替えられる。ＣＰＵ５０Ｈは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ72に記憶装置１０Ｈへ書込データＡが出力される。
【０１５０】
一方、記憶装置１０Ｈでは、リングタイマ３９によるライト期間のタイマ値Ｔ２の計時を開始する。また、第１のリングタイマ４２による記憶部１６へのデータの書き込みを行うタイミングを計るための所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、１回目の所定時間後の時刻ｔ73に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線３に出力された書込データＡを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１５１】
一方、ＣＰＵ５０Ｈでは、時刻ｔ73後も、所定期間、書込データをホールドし、その後、時刻ｔ74に記憶装置１０Ｈへ書込データＢが出力される。そして記憶装置１０Ｈでは、２回目の所定時間後の時刻ｔ75に、記憶部１６内のデータの論理固定を解除して、データ線３に与えられた書込データＢを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１５２】
そして時刻ｔ76において、リングタイマ３９、５５によるライト期間のタイマ値Ｔ２を計時し終わると、制御切替手段４０、５６によりライト期間からリード期間に制御が切り替えられる。そして、記憶装置１０Ｈでは、リングタイマ３９でリード期間のタイマ値Ｔ１の計時を開始し、記憶部１６内のデータの論理固定を行ったまま、第２のリングタイマ４３による所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定を行ったまま、１回目の所定時間が経過する時刻ｔ77までの間に書込データＡを記憶部１６からＣＰＵ５０Ｈへ出力する読出データＡとして読み出す処理を行い、さらに時刻ｔ77後、２回目の所定時間が経過する時刻ｔ78までの間に書込データＢを記憶部１６からＣＰＵ５０Ｈへ出力する読出データＢとして読み出す処理を行う。
【０１５３】
そして、時刻ｔ79において、リングタイマ３９、５５によるリード期間のタイマ値Ｔ１を計時し終わると、制御切替手段４０、５６によりリード期間からライト期間への制御に切り替えられ、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１５４】
上記実施の形態（９）に係る記憶制御システム１Ｈによれば、ＣＰＵ５０Ｈから制御信号を取り込む制御信号線、制御信号入力ラインが必要なくなり、記憶装置１０Ｈにおける制御信号入力端子、ＣＰＵ５０Ｈにおける制御信号出力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった制御信号入力端子、制御信号出力端子をなくすことができ、端子数を２本削減することができる。また、第１のリングタイマ４２により前記所定時間が繰り返し計時される期間毎に、記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができ、さらに１回のライト期間に所定回数繰り返しデータの入力を行うことができるとともに、第２のリングタイマ４３により計時される前記所定時間毎に前記データを読み出すことができ、記憶部１６に入力されたデータの内容をＣＰＵ５０Ｈにすべて把握させることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態（１）に係る記憶装置が採用された記憶制御システムの要部を概略的に示したブロック図である。
【図２】実施の形態（１）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図３】実施の形態（２）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図４】実施の形態（２）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図５】実施の形態（３）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図６】実施の形態（４）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図７】実施の形態（４）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図８】実施の形態（５）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図９】実施の形態（５）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図１０】実施の形態（６）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図１１】実施の形態（６）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図１２】実施の形態（７）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図１３】実施の形態（７）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図１４】実施の形態（８）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図１５】実施の形態（８）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図１６】実施の形態（９）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図１７】実施の形態（９）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図１８】従来の記憶制御システムの要部を概略的に示したブロック図である。
【図１９】従来の記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【符号の説明】
１０ 記憶装置
１３ データ入出力端子
１５ 制御信号入力ライン
１６ 記憶部
２１ プルダウン抵抗
【発明の属する技術分野】
本発明は記憶装置及び記憶制御システムに関し、より詳細にはデータの書き込みと読み出しとを行うことのできる記憶装置及び記憶制御システムに関する。
【０００２】
【従来の技術】
図１８は、従来の記憶制御システムの要部を概略的に示したブロック図である。記憶制御システム１００は、記憶装置１１０と外部装置１２０とを含んで構成されており、記憶装置１１０と外部装置１２０は、リード信号線１０１とライト信号線１０２とＮ本のデータ線１０３とを介して接続されている。外部装置１２０は、記憶装置１１０に対してデータの読み出し／書き込み制御を行うことができるＣＰＵを含んで構成されており、記憶装置１１０は半導体メモリを含んで構成されている。
【０００３】
記憶制御システム１００では、リード信号線１０１を介して外部装置１２０から記憶装置１１０へリード信号（読出制御信号）が所定のタイミングで出力される。またライト信号線１０２を介して外部装置１２０から記憶装置１１０へライト信号（書込制御信号）が所定のタイミングで出力される。そして、記憶装置１１０がリード信号のＯＮを検知すると、記憶装置１１０からデータ（読出データ）が読み出され、外部装置１２０は、データ線１０３を介して前記読出データを取り込む。また、記憶装置１１０がライト信号のＯＮを検知すると、外部装置１２０からデータ線１０３に出力されたデータ（書込データ）が記憶装置１１０へ書き込まれるようになっている。
【０００４】
次に、従来の記憶制御システム１００における記憶装置１１０に対するデータの読み出し／書き込み動作を図１９に示したタイミングチャートに基づいて説明する。
【０００５】
時刻ｔ100 において、ライト信号がＯＮ（この場合、ローアクティブに設定）されると、ライト期間に入る。記憶装置１１０では、時刻ｔ100 〜時刻ｔ101 のライト期間に外部装置１２０からデータ線１０３へ出力された書込データを記憶装置１１０内のメモリ（図示せず）へ書き込む。
【０００６】
時刻ｔ101 でライト信号がＯＦＦされると、記憶装置１１０では、記憶装置１１０内メモリ（図示せず）への書込データの書き込みを終了する。一方、外部装置１２０では、時刻ｔ103 までの期間、書込データをホールドし、その後、データ線１０３上で書込データと読出データとの衝突を回避するための対応期間に入り、データ線１０３は、ハイインピーダンス状態になる。
【０００７】
時刻ｔ104 において、リード信号がＯＮされると、リード期間に入る。記憶装置１１０では、時刻ｔ104 〜時刻ｔ105 のリード期間に記憶装置内メモリから読出データを読み出して、外部装置１２０へ出力する。一方、外部装置１２０は、記憶装置１１０から出力された読出データを取り込むようになっている。
【０００８】
このようなデータの読み書きの制御を行うためにライト信号線１０１とリード信号線１０２とが接続され、２つの制御信号入力端子を有する半導体メモリが、下記の特許文献１等に開示されている。
【０００９】
【特許文献１】
特開平９−１３９０６６号公報
【００１０】
【発明が解決しようとする課題】
ＬＳＩ等の半導体製品やデータ通信が必要なシステム等においては、端子数や信号線の削減が望まれている。しかしながら、上記した従来の記憶制御システム１００では、外部装置１２０の対応期間を確保するために、リード信号線１０１及びライト信号線１０２の２本の制御信号線を使用した制御が行われており、そのため記憶装置１１０には、ライト信号とリード信号とを取り込むための２つの制御信号入力端子が必要であり、また、外部装置１２０側も、ライト信号とリード信号とを出力するための２つの制御信号出力端子が必要であるという課題があった。
【００１１】
本発明は上記課題に鑑みなされたものであって、外部からの制御信号を取り込むための記憶装置の端子数や、記憶装置へ制御信号を出力する外部装置の端子数や、記憶装置と外部装置とを接続する制御信号線数を削減することのできる記憶装置及び記憶制御システムを提供することを目的としている。
【００１２】
【課題を解決するための手段及びその効果】
上記目的を達成するために本発明に係る記憶装置（１）は、データを格納する記憶部を備え、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを行う記憶装置において、前記制御信号を取り込むための制御信号ラインが１本で構成され、前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、前記データの入出力端子がハイインピーダンス状態となる期間に前記記憶部へ所定の論理を入力し、前記記憶部に書き込まれたデータを保持させるための論理固定手段を備えていることを特徴としている。
【００１３】
上記記憶装置（１）によれば、前記論理固定手段により、前記入出力端子がハイインピーダンス状態となる期間、前記記憶部へ所定の論理が入力され、前記記憶部に書き込まれたデータが保持される。したがって、前記ハイインピーダンス状態となる期間においても論理が確定されることとなり、２値信号の２つの状態でデータの書き込みと読み出しとを制御する制御信号でもデータの読み書きの制御を行うことができるようになり、制御信号ラインを１本で構成することができ、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子を１つにすることができ、端子数を削減することができる。
【００１４】
また本発明に係る記憶装置（２）は、上記記憶装置（１）において、前記論理固定手段が、前記入出力端子と前記記憶部とを接続するラインに接続されたプルアップ抵抗又はプルダウン抵抗で構成されていることを特徴としている。
【００１５】
上記記憶装置（２）によれば、前記論理固定手段として、前記プルアップ抵抗又は前記プルダウン抵抗が前記ラインに接続されることにより、前記入出力端子がハイインピーダンス状態となる期間、前記記憶部へ入力される論理をＨ又はＬに固定することができ、前記入出力端子がハイインピーダンス状態となる期間においても論理を確定させることができる。
【００１６】
また本発明に係る記憶装置（３）は、上記記憶装置（２）において、前記記憶部へ書き込まれるデータが変化する際、該データのばらつき周期以上の周期を有する基準信号に基づいて前記データのばらつきをフィルタリングするフィルタ手段を備えていることを特徴としている。
【００１７】
上記記憶装置（３）によれば、前記記憶部へ書き込まれるデータが変化する際に、同一タイミングで全てのデータを変化させることができずに、データのばらつきが生じたとしても、前記フィルタ手段により、意図しないデータが入力されるのを防ぐことができ、データの精度を高めることができる。
【００１８】
また本発明に係る記憶装置（４）は、データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御信号を取り込むための制御信号ラインが１本で構成され、前記制御信号が、データの読み出し期間と書き込み期間との信号間に複数の切り替えエッジが含まれている２値信号からなり、前記制御手段が、前記切り替えエッジの立上がりと立下がりとを区別して検出するエッジ検出手段と、該エッジ検出手段により検出される前記切り替えエッジの立上がりと立下がりとの検出回数をそれぞれ区別してカウントするエッジカウント手段とを備え、該エッジカウント手段によりカウントされるエッジカウント数に基づいて、前記制御信号の切り替え内容を判断し、前記読み出し期間と前記書き込み期間との信号間は前記記憶部内のデータを論理固定する制御を行う一方、前記書き込み期間は書き込み制御を行い、前記読み出し期間は読み出し制御を行うものであることを特徴としている。
【００１９】
上記記憶装置（４）によれば、前記読み出し期間と前記書き込み期間との信号間（データの読み出しを終了させるエッジからデータの書き込みを開始させるエッジまでの期間、データの書き込みを終了させるエッジからデータの読み出しを開始させるエッジまでの期間）、すなわち、前記データの入出力端子がハイインピーダンス状態となる期間を含む所定期間は、前記制御信号のエッジの検出を利用して前記記憶部内のデータの論理固定を行うことができ、ハイインピーダンス状態において誤ったデータが入力されるのを防ぐことができる。したがって、前記制御信号を用いた１本の制御信号ラインによりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子を１つにすることができ、端子数を削減することができる。
【００２０】
また本発明に係る記憶装置（５）は、上記記憶装置（４）において、前記エッジカウント手段が、前記読み出し期間において、データの読み出しを終了させるエッジと同じ論理切り替えを行う第１エッジと、前記書き込み期間において、データの書き込みを終了させるエッジと同じ論理切り替えを行う第２エッジとをカウントするものであり、前記制御手段が、前記エッジカウント手段により前記第１エッジ又は前記第２エッジが所定回数カウントされると、前記記憶部内のデータを論理固定する制御を開始するものであることを特徴としている。
【００２１】
上記記憶装置（５）によれば、前記エッジカウント手段により前記第１エッジ又は第２エッジを所定回数カウントした後、前記記憶部内のデータを論理固定する制御を開始させることができ、前記所定回数を所定値に設定することによりエッジのカウントによる読み書き制御のバリエーションを増やすことができる。
【００２２】
また本発明に係る記憶装置（６）は、データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御信号を取り込むための制御信号ラインが１本で構成され、前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、前記制御手段が、前記制御信号におけるデータの読み出し期間から書き込み期間への切り替えと、データの書き込み期間から読み出し期間への切り替えとを検出する信号切替検出手段と、該信号切替検出手段による前記読み出し期間から書き込み期間への切り替え検出後、所定時間を計時する第１の計時手段とを備え、該第１の計時手段により前記所定時間が計時されるまでの期間、前記記憶部内のデータを論理固定する制御を行う一方、前記第１の計時手段により前記所定時間が計時されると外部からの書込データを前記記憶部へ書き込み、前記信号切替検出手段により前記書き込み期間から読み出し期間への切り替えを検出すると、前記書込データを読み出す制御を行うものであることを特徴としている。
【００２３】
上記記憶装置（６）によれば、前記第１の計時手段により前記所定時間が計時されるまでの期間、すなわち、前記データの入出力端子がハイインピーダンス状態となる期間を含む期間は、前記第１の計時手段を利用して前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができる。したがって、前記制御信号を用いた１本の制御信号ラインによりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子を１つにすることができ、端子数を削減することができる。
【００２４】
また本発明に係る記憶装置（７）は、データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御信号を取り込むための制御信号ラインが１本で構成され、前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、前記制御手段が、前記制御信号におけるデータの読み出し期間から書き込み期間への切り替えと、データの書き込み期間から読み出し期間への切り替えとを検出する信号切替検出手段と、該信号切替検出手段による前記読み出し期間から書き込み期間への切り替え検出時から所定時間を所定回数繰り返し計時する第２の計時手段とを備え、該第２の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第２の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記信号切替検出手段により前記書き込み期間から読み出し期間への切り替えを検出すると、最後に書き込まれた書込データを読み出す制御を行うものであることを特徴としている。
【００２５】
上記記憶装置（７）によれば、前記制御信号を用いた１本の制御信号ラインによりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子を１つにすることができ、端子数を削減することができる。また、前記第２の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回の書き込み期間に所定回数繰り返しデータの入力を行うことができ、例えば、入力されたデータに誤りがあった場合などでも、正しいデータをすぐに入力することができる。
【００２６】
また本発明に係る記憶装置（８）は、データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御信号を取り込むための制御信号ラインが１本で構成され、前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、前記制御手段が、前記制御信号におけるデータの読み出し期間から書き込み期間への切り替えと、データの書き込み期間から読み出し期間への切り替えとを検出する信号切替検出手段と、該信号切替検出手段によるデータの読み出し期間から書き込み期間への切り替え検出時から所定時間を所定回数繰り返し計時する第２の計時手段と、前記信号切替検出手段によるデータの書き込み期間から読み出し期間への切り替え検出時から所定時間を所定回数繰り返し計時する第３の計時手段とを備え、前記第２の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第２の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記信号切替検出手段により前記書き込み期間から読み出し期間への切り替えを検出すると、前記第３の計時手段により計時される前記所定時間毎に前記データを読み出す制御を行うものであることを特徴としている。
【００２７】
上記記憶装置（８）によれば、前記制御信号を用いた１本の制御信号ラインによりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子を１つにすることができ、端子数を削減することができる。また、前記第２の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回の書き込み期間に所定回数繰り返しデータの書き込みを行うことができる。また前記第３の計時手段により計時される前記所定時間毎に前記データを読み出すことができ、前記記憶部に入力されたデータの内容を前記外部にすべて把握させることが可能になる。
【００２８】
また本発明に係る記憶装置（９）は、データを格納する記憶部と、該記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御手段が、予め設定されたデータの書き込み期間と読み出し期間とを繰り返し計時する第４の計時手段と、該第４の計時手段による前記書き込み期間と読み出し期間との計時毎にデータの書き込み制御又は読み出し制御への切り替えを行う制御切替手段と、該制御切替手段による前記書き込み制御への切替後、所定時間を計時する第５の計時手段とを備え、該第５の計時手段により前記所定時間が計時されるまで、前記記憶部内のデータを論理固定する制御を行う一方、前記第５の計時手段により前記所定時間を計時すると外部からの書込データを前記記憶部へ書き込み、前記制御切替手段による前記読み出し制御への切替後、前記書込データを読み出す制御を行うものであることを特徴としている。
【００２９】
上記記憶装置（９）によれば、前記制御手段が、前記第４の計時手段と前記制御切替手段とにより、前記書き込み期間と前記読み出し期間との計時毎に、前記書き込み制御と前記読み出し制御とを切り替えるとともに、前記第５の計時手段により前記所定時間が計時されるまでの期間、すなわち、前記データの入出力端子がハイインピーダンス状態となる期間を含む所定期間は、前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができる。また、前記外部から制御信号を取り込む制御信号ラインが必要なくなり、制御信号の入力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子をなくすことができ、端子数を２本削減することができる。
【００３０】
また本発明に係る記憶装置（１０）は、データを格納する記憶部と、該記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御手段が、予め設定されたデータの書き込み期間と読み出し期間とを繰り返し計時する第４の計時手段と、該第４の計時手段による前記書き込み期間と読み出し期間との計時毎にデータの書き込み制御又は読み出し制御への切り替えを行う制御切替手段と、該制御切替手段による前記書き込み制御への切替後、所定時間を所定回数繰り返し計時する第６の計時手段とを備え、該第６の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第６の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記制御切替手段による前記読み出し制御への切替後、最後に書き込まれた書込データを読み出す制御を行うものであることを特徴としている。
【００３１】
上記記憶装置（１０）によれば、前記外部から制御信号を取り込む制御信号ラインが必要なくなり、制御信号の入力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子をなくすことができ、端子数を２本削減することができる。また、前記第６の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回の書き込み期間に所定回数繰り返しデータの入力を行うことができ、例えば、入力されたデータに誤りがあった場合などでも、正しいデータをすぐに入力することができる。
【００３２】
また本発明に係る記憶装置（１１）は、データが格納される記憶部と、該記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、前記制御手段が、予め設定されたデータの書き込み期間と読み出し期間とを繰り返し計時する第４の計時手段と、該第４の計時手段による前記書き込み期間と読み出し期間との計時毎にデータの書き込み制御又は読み出し制御への切り替えを行う制御切替手段と、該制御切替手段による前記書き込み制御への切替後、所定時間を所定回数繰り返し計時する第６の計時手段と、前記制御切替手段による前記読み出し制御への切替後、所定時間を所定回数繰り返し計時する第７の計時手段とを備え、前記第６の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第６の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記第７の計時手段により計時される前記所定時間毎に前記書込データを読み出す制御を行うものであることを特徴としている。
【００３３】
上記記憶装置（１１）によれば、前記外部から制御信号を取り込む制御信号ラインが必要なくなり、制御信号の入力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子をなくすことができ、端子数を２本削減することができる。また、前記第６の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができ、さらに１回の書き込み期間に所定回数繰り返しデータの入力を行うことができるとともに、前記第７の計時手段により計時される前記所定時間毎に前記データを読み出すことができ、前記記憶部に入力されたデータの内容を前記外部にすべて把握させることが可能になる。
【００３４】
また本発明に係る記憶装置（１２）は、上記記憶装置（９）〜（１１）のいずれかにおいて、前記第４の計時手段により計時される前記書き込み期間、及び／又は前記読み出し期間を変更する期間変更手段を備えていることを特徴としている。
【００３５】
上記記憶装置（１２）によれば、前記期間変更手段により、前記第４の計時手段により計時される前記書き込み期間、及び／又は前記読み出し期間を変更することができ、制御に合わせた任意の前記書き込み期間、及び／又は前記読み出し期間を設定することができる。前記期間変更手段は、例えば、外部から入力された電圧値に基づいて計時される値を変更できる回路構成のものを採用することができる。
【００３６】
また本発明に係る記憶制御システム（１）は、上記記憶装置（１）〜（３）のいずれかと、該記憶装置に対して、１つの制御信号出力端子から２値信号の２つの状態でデータの書き込みと読み出しとを行わせる制御信号を出力し、該制御信号に基づいて、前記記憶装置への書込データの出力や前記記憶装置から読出データの取り込みを行う外部制御手段とを含んで構成されていることを特徴としている。
【００３７】
上記記憶制御システム（１）によれば、前記記憶装置と前記外部制御手段との間を１本の制御信号ラインで接続することができ、従来、書き込み用と読み出し用の２本必要であった制御信号ラインを１本にすることができ、それに合わせて前記記憶装置と前記外部制御手段との端子数を削減することができる。
【００３８】
また本発明に係る記憶制御システム（２）は、上記記憶装置（４）又は（５）と、該記憶装置に対して、１つの制御信号出力端子からデータの読み出し期間と書き込み期間との信号間に複数の切り替えエッジが含まれている２値信号からなる制御信号を出力し、該制御信号に基づいて、前記記憶装置への書込データの出力や前記記憶装置から読出データの取り込みを行う外部制御手段とを含んで構成されていることを特徴としている。
【００３９】
上記記憶制御システム（２）によれば、前記記憶装置と前記外部制御手段との間を１本の制御信号ラインで接続することができ、従来、書き込み用と読み出し用の２本必要であった制御信号ラインを１本にすることができ、それに合わせて前記記憶装置と前記外部制御手段との端子数を削減することができる。
【００４０】
また本発明に係る記憶制御システム（３）は、上記記憶装置（６）〜（８）のいずれかと、該記憶装置に対して、１つの制御信号出力端子から２値信号の切り替えエッジを検出させることによってデータの読み書きの制御を行わせる制御信号を出力し、該制御信号に基づいて、前記記憶装置への書込データの出力や前記記憶装置から読出データの取り込みを行う外部制御手段とを含んで構成されていることを特徴としている。
【００４１】
上記記憶制御システム（３）によれば、前記記憶装置と前記外部制御手段との間を１本の制御信号ラインで接続することができ、従来、書き込み用と読み出し用の２本必要であった制御信号ラインを１本にすることができ、それに合わせて前記記憶装置と前記外部制御手段との端子数を削減することができる。
【００４２】
また本発明に係る記憶制御システム（４）は、上記記憶装置（９）〜（１２）のいずれかにおいて、外部制御手段と含んで構成され、該外部制御手段が、前記記憶装置の前記第４の計時手段と同じタイミングで前記書き込み期間と前記読み出し期間とを繰り返し計時する第８の計時手段と、該第８の計時手段による前記書き込み期間と前記読み出し期間との計時毎に前記記憶装置への書込データの出力制御と前記記憶装置から読出データの取込制御とを切り替える外部制御切替手段とを備え、該外部制御切替手段による書込データの出力制御への切替後、前記記憶装置の前記第５の計時手段、又は前記第６の計時手段により計時される前記所定時間内に前記記憶装置へ書込データを出力する制御と、前記外部制御切替手段による読出データの取込制御への切替後、前記記憶装置から読出データを取り込む制御とを行うものであることを特徴としている。
【００４３】
上記記憶制御システム（４）によれば、前記記憶装置と前記外部制御手段との間に制御信号ラインを必要としないシステムを構成することができ、従来、書き込み用と読み出し用の２本必要であった制御信号ラインをなくすことができ、それに合わせて前記記憶装置と前記外部制御手段との端子数を削減することができる。
【００４４】
【発明の実施の形態】
以下、本発明に係る記憶装置及び記憶制御システムの実施の形態を図面に基づいて説明する。図１は、実施の形態（１）に係る記憶装置が採用された記憶制御システムの要部を概略的に示したブロック図である。
【００４５】
図中１は、記憶制御システムを示しており、記憶制御システム１は、記憶装置１０と、記憶装置１０に対するデータの読み書き（読み出し、書き込み）を制御するＣＰＵ５０とを含んで構成されている。
【００４６】
記憶装置１０とＣＰＵ５０とは、１本の制御信号線２とＮ本のデータ線３と１本のクロック信号線４とを介して接続されており、記憶装置１０には、これら信号線に対応する制御信号入力端子（Ｒ／Ｗin）１２とデータ入出力端子（Ｄ０〜Ｄｎ）１３とクロック信号入力端子（ＣＬＫin）１４とが設けられている。
【００４７】
また、ＣＰＵ５０には、制御信号出力端子（Ｒ／Ｗout）５２と、データ入出力端子（Ｄ０〜Ｄｎ）５３と、クロック信号出力端子（ＣＬＫout）５４とが設けられており、データの書き込み可能な期間（以下、ライト期間と言う）をＨレベル、データの読み出し可能な期間（以下、リード期間と言う）をＬレベルとした２値信号からなる制御信号が、制御信号出力端子５２から制御信号線２を介して記憶装置１０の制御信号入力端子１２へ与えられるようになっている。
【００４８】
また、ＣＰＵ５０は、Ｈレベルの制御信号の出力に応じて、記憶装置１０へ書き込むためのデータ（書込データ）をデータ入出力端子５３からデータ線３を介して記憶装置１０のデータ入出力端子１３へ出力したり、Ｌレベルの制御信号の出力に応じて、記憶装置１０から読み出されたデータ（読出データ）をデータ線３を介してデータ入出力端子５３から取り込むことができるようになっている。
【００４９】
次に記憶装置１０の構成について説明する。制御信号入力端子１２は、制御信号を取り込むための制御信号入力ライン１５を介して記憶部１６へ接続されており、また制御信号入力ライン１５上の分岐点Ａから分岐してデータ出力バッファ１７に接続されている。
【００５０】
データ入出力端子１３には、ＣＰＵ５０からのデータを取り込んだり、記憶部１６から読み出したデータを出力するためのデータ入出力ライン１８が接続されており、データ入出力ライン１８の分岐点Ｂから分岐したデータ入力ライン１８ａとデータ出力ライン１８ｂとが記憶部１６に接続されている。データ入力ライン１８ａには、データ入力バッファ１９とフィルタ手段２０とが介装されており、フィルタ手段２０から出力されたデータが記憶部１６へ書き込まれるようになっている。また、データ出力ライン１８ｂには、記憶部１６から読み出されたデータをＬレベルの読出制御信号に対応させて出力するためのデータ出力バッファ１７が介装されている。
【００５１】
また、データ入出力ライン１８におけるデータ入出力端子１３と分岐点Ｂとの間にはプルダウン抵抗２１が接続されている。プルダウン抵抗２１により、データ入出力端子１３がハイインピーダンス状態となる期間、記憶部１６へＬレベルの論理が入力されるようになっている。
【００５２】
また、クロック信号入力端子１４からのクロック信号入力ライン２２はフィルタ手段２０に接続されている。フィルタ手段２０は、データ入力バッファ１９から出力されたデータを、該データのばらつき周期以上の周期を有する基準信号を利用して、データの２度読みを行い、同一データが２回連続して入ってくると正しいデータであると判断し、該データを記憶部１６へ書き込むようになっている。
【００５３】
次に、実施の形態（１）に係る記憶制御システム１における記憶装置１０に対するデータの読み出し／書き込み動作を図２に示したタイミングチャートに基づいて説明する。
【００５４】
記憶装置１０にデータを書き込む場合、ＣＰＵ５０は、Ｈレベルの制御信号を出力するとともに、記憶装置１０に書き込むデータ（書込データ）を出力し、記憶装置１０では、制御信号がＨレベルの期間にデータ入出力端子１３に与えられた書込データを記憶部１６に書き込む処理を行うようになっている。また、記憶装置１０からデータを読み出す場合、ＣＰＵ５０はＬレベルの制御信号を出力し、記憶装置１０では、制御信号がＬレベルの期間に記憶部１６からデータを読み出し、該データ（読出データ）を出力する処理を行うようになっている。
【００５５】
時刻ｔ１において、制御信号がＨレベル（すなわちライト期間）で、ＣＰＵ５０からの書込データのホールドが終わる（すなわち、ＣＰＵ５０が、データ線３上での書込データと読出データとの衝突を回避するための対応期間に入る）と、記憶装置１０は、プルダウン抵抗２１による論理固定期間に入る。記憶装置１０では、データ入出力端子１３がハイインピーダンス状態となるが、プルダウン抵抗２１により、記憶部１６へＬレベルの論理が入力され、時刻ｔ１の前に記憶部１６へ書き込まれたデータが保持されるようになっている。
【００５６】
時刻ｔ２において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入る。記憶装置１０では、Ｌレベルの信号を取り込み、リード期間の開始を判断すると、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０へ出力する読出データの読み出しを開始する。
【００５７】
時刻ｔ３において、制御信号がＬレベルからＨレベルに切り替えられると、ライト期間に入る。ＣＰＵ５０では、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入り、所定期間後の時刻ｔ４に記憶装置１０へ書込データが出力される。
【００５８】
一方、記憶装置１０では、時刻ｔ３において、制御信号がＬレベルからＨレベルに切り替えられるとプルダウン抵抗２１による論理固定期間に入る。記憶装置１０では、時刻ｔ３から時刻ｔ４までデータ入出力端子１３がハイインピーダンス状態となるが、プルダウン抵抗２１により、記憶部１６へＬレベルの論理が入力され、記憶部１６へ書き込まれたデータが保持されるようになっている。そして、時刻ｔ４にＣＰＵ５０から記憶装置１０へ書込データが出力されると、記憶部１６内のデータの論理固定が解除される（すなわち、書込可能な状態にする）とともに、ＣＰＵ５０からデータ線３に出力された書込データの記憶部１６への書き込みを開始する。以下同様にして読み出し／書き込み動作が繰り返されるようになっている。
【００５９】
なお、記憶部１６へ書き込まれるデータが変化する際（図２における時刻ｔ１、時刻ｔ４）においては、書き込みされるデータに多少のばらつきが生じる恐れがある。そのため、フィルタ手段２０によるフィルタリング処理、すなわちデータのばらつき周期（数ｎｓｅｃ〜数十ｎｓｅｃ）以上の周期を有するクロック信号（数μｓｅｃ〜数十μｓｅｃ）で、書き込まれるデータの２度読みを行い、同じデータを連続して読み取った場合に、正しいデータであると判断して、記憶部１６に書き込む処理が行われるようになっている。なお、クロック信号は、記憶装置１０内の他の回路で使用されるクロック信号を取り込むようにすればよい。
【００６０】
上記実施の形態（１）に係る記憶制御システム１によれば、データ入出力ライン１８に接続されたプルダウン抵抗２１により、データ入出力端子１３がハイインピーダンス状態となる期間、記憶部１６へＬレベルの論理が入力され、記憶部１６に書き込まれたデータが保持される。したがって、ライト期間でデータ入出力端子１３がハイインピーダンス状態となる期間においても論理が確定されることとなり、２値信号の２つの状態でデータの書き込みと読み出しとを制御する制御信号でもデータの読み書きの制御を行うことができるようになり、制御信号線２や制御信号入力ライン１５を１本で構成することができ、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０の制御信号入力端子１２、ＣＰＵ５０の制御信号出力端子５２をそれぞれ１つにすることができ、端子数を削減することができる。
【００６１】
また記憶部１６へ書き込まれるデータが変化する際、該データのばらつき周期以上の周期を有する基準信号に基づいて書込データのばらつきをフィルタリングするフィルタ手段２０を備えているので、記憶部１６へ書き込まれるデータが変化する際に、同一タイミングで全てのデータを変化させることができずにデータのばらつきが生じたとしても、意図しないデータが入力されるのを防ぐことができ、データの精度を高めることができる。
【００６２】
なお上記実施の形態（１）に係る記憶制御システム１における記憶装置１０では、論理固定手段として、データ入出力ライン１８のＮ本のそれぞれにプルダウン抵抗２１を接続した場合について説明したが、別の実施の形態では、プルダウン抵抗２１の代わりにプルアップ抵抗を接続してもよく、この場合は、Ｈレベルの論理が記憶部１６に入力されることとなる。またプルダウン抵抗とプルアップ抵抗とを混在させてもよく、要は、データ入出力端子１３がハイインピーダン状態となる期間に記憶部１６へ所定の論値が入力されるように接続されていればよい。
【００６３】
図３は、実施の形態（２）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図１に示した記憶制御システム１と同一機能を有する構成部品には同一符号を付して、その説明を省略する。
【００６４】
記憶制御システム１Ａは、記憶装置１０Ａと、記憶装置１０Ａに対するデータの読み書きを制御することのできるＣＰＵ５０Ａとを含んで構成されている。記憶装置１０ＡとＣＰＵ５０Ａとは、１本の制御信号線２とＮ本のデータ線３とを介して接続されており、記憶装置１０Ａには、これら信号線に対応する制御信号入力端子１２とデータ入出力端子１３とが設けられている。
【００６５】
また、ＣＰＵ５０Ａには、制御信号出力端子５２とデータ入出力端子５３とが設けられており、ライト期間とリード期間との信号間に複数の切り替えエッジが含まれている２値信号からなる制御信号を制御信号出力端子５２から制御信号線２を介して記憶装置１０Ａの制御信号入力端子１２へ出力することができるようになっている。
【００６６】
また、ＣＰＵ５０Ａは、制御信号のリード期間を終了させる切り替え信号の出力後、データ線３上で読出データと書込データとの衝突を回避させるための対応期間を経た後、記憶装置１０Ａへ書き込むためのデータ（書込データ）を記憶装置１０Ａのデータ入出力端子１３へ出力する処理を行ったり、リード期間を示す制御信号の出力後、記憶装置１０Ａから読み出されたデータ（読出データ）をデータ線３を介してデータ入出力端子１３から取り込む処理を行うようになっている。
【００６７】
次に記憶装置１０Ａの構成について説明する。制御信号入力端子１２には、制御信号入力ライン１５を介して制御部３０が接続されている。制御部３０は、制御信号における切り替えエッジの立上がりを検出する第１のエッジ検出手段３１と、切り替えエッジの立下がりを検出する第２のエッジ検出手段３２と、第１のエッジ検出手段３１と接続され、切り替えエッジの立上がりの検出回数をカウントする第１のカウンタ３３と、第２のエッジ検出手段３２と接続され、切り替えエッジの立下がりの検出回数をカウントする第２のカウンタ３４とを含んで構成されている。
【００６８】
制御部３０において、第１のカウンタ３３でカウントされたエッジのカウント値がデータの書き込みを開始するエッジに対応するカウント値であると判断されると、記憶部１６へデータの書き込みを許可する信号が出力されるようになっている。また、第２のカウンタ３４でカウントされたエッジのカウント値がデータの読み出しを開始するエッジに対応するカウント値であると判定されると、記憶部１６へデータの読み出しを許可する信号が出力されるようになっている。
【００６９】
また、制御部３０は、第１のエッジ検出手段３１、第２のエッジ検出手段３２、第１のカウンタ３３、及び第２のカウンタ３４からの信号を取り込み、データ出力バッファ１７の動作を制御する出力バッファ制御部３５を含んで構成されており、出力バッファ制御部３５は、データ出力バッファ１７のゲートを開いて記憶部１６からデータを出力するための制御信号をデータ出力バッファ１７へ出力することができるようになっている。
【００７０】
データ入出力端子１３には、ＣＰＵ５０Ａからのデータを取り込んだり、記憶部１６から読み出したデータを出力するためのデータ入出力ライン１８が接続されており、データ入出力ライン１８の分岐点Ｂから分岐されたデータ入力ライン１８ａとデータ出力ライン１８ｂとが記憶部１６に接続されている。
【００７１】
次に、実施の形態（２）に係る記憶制御システム１Ａにおける記憶装置１０Ａに対するデータの読み出し／書き込み動作を図４に示したタイミングチャートに基づいて説明する。
【００７２】
なお、ＣＰＵ５０Ａからは、リード期間をＬレベル、ライト期間をＨレベルとし、リード期間とライト期間との信号間に複数の切り替えエッジが含まれている論理固定期間が設けられた制御信号が出力されるようになっているものとする。
【００７３】
時刻ｔ11において、制御信号がリード期間を示すＬレベルからＨレベルへ切り替えられると、論理固定期間に入る。記憶装置１０Ａでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のカウンタ３３で立上がりエッジがカウントされる。そして、該カウント値（１）からリード期間の終了を判断すると、記憶部１６からのデータ（読出データ）の読み出しを終了するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始する。
【００７４】
一方、ＣＰＵ５０Ａでは、データ線３上で読出データと書込データとの衝突を回避するための所定の対応期間を経た後、時刻ｔ12において記憶装置１０Ａに書き込むための書込データを出力する。
【００７５】
制御信号が、時刻ｔ11において切り替えられたＨレベルの状態からＬレベルに切り替えられた後、時刻ｔ13において再度Ｈレベルへ切り替えられると、ライト期間に入る。記憶装置１０Ａでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のカウンタ３３で立上がりエッジがカウントされる。そして、該カウント値（２）からライト期間の開始を判断すると、記憶部１６内のデータの論理固定が解除される（すなわち、書込可能な状態にする）とともに、ＣＰＵ５０Ａからデータ線３に出力された書込データの記憶部１６への書き込みを開始する。
【００７６】
そして、時刻ｔ14において、制御信号がライト期間を示すＨレベルからＬレベルへ切り替えられると、論理固定期間に入る。記憶装置１０Ａでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のカウンタ３４で立下がりエッジがカウントされる。そして、該カウント値（１）からライト期間の終了を判断すると、記憶部１６への書込データの書き込みを終了するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始する。
【００７７】
一方、ＣＰＵ５０Ａでは、論理固定期間に入った後も、所定期間、書込データをホールドし、その後、時刻ｔ15において、データ線３上で書込データと読出データとの衝突を回避するための対応期間に入る。
【００７８】
制御信号が、時刻ｔ14において切り替えられたＬレベルの状態からＨレベルに切り替えられた後、時刻ｔ16において再度Ｌレベルへ切り替えられると、リード期間に入る。記憶装置１０Ａでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のカウンタ３４で立下がりエッジがカウントされる。そして、該カウント値（２）からリード期間の開始を判断すると、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ａへ出力する読出データの読み出しを開始し、以下同様にして読み出し／書き込み動作が繰り返されるようになっている。
【００７９】
上記実施の形態（２）に係る記憶制御システム１Ａによれば、リード期間とライト期間との信号間（データの読み出しを終了させるエッジからデータの書き込みを開始させるエッジまでの期間、データの書き込みを終了させるエッジからデータの読み出しを開始させるエッジまでの期間）、すなわち、データ入出力端子１３がハイインピーダンス状態となる期間を含む所定期間は、制御信号のエッジの検出を利用して記憶部１６内のデータの論理固定を行うことができ、ハイインピーダンス状態において誤ったデータが入力されるのを防ぐことができる。したがって、制御信号を用いた１本の制御信号線２や制御信号入力ライン１５によりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０Ａの制御信号入力端子１２、ＣＰＵ５０Ａの制御信号出力端子５２をそれぞれ１つにすることができ、端子数を削減することができる。
【００８０】
次に実施の形態（３）に係る記憶制御システムについて説明する。但し実施の形態（３）に係る記憶制御システム１Ｂの構成については、記憶装置１０Ｂの制御部３０Ａ（第１のカウンタ３３Ａ及び第２のカウンタ３４Ａ）を除いて図３に示した記憶制御システム１Ａと略同様であるため、記憶装置１０Ｂの制御部３０Ａ（第１のカウンタ３３Ａ及び第２のカウンタ３４Ａ）には異なる符号を付して、その他の構成部品の説明をここでは省略する。
【００８１】
実施の形態（２）に係る記憶制御システム１Ａにおける記憶装置１０Ａでは、リード期間を示すＬレベルからＨレベルへの切り替えエッジを１回カウントすると、論理固定期間に入り、また、ライト期間を示すＨレベルからＬレベルへの切り替えエッジを１回カウントすると、論理固定期間に入るようになっている。
【００８２】
それに対し、実施の形態（３）に係る記憶制御システム１Ｂにおける記憶装置１０Ｂでは、リード期間を示すＬレベルからＨレベルへの切り替えエッジをｎ回カウントすると、論理固定期間に入り、また、ライト期間を示すＨレベルからＬレベルへの切り替えエッジをｎ回カウントすると、論理固定期間に入るようにして、１回ではなく予め設定された所定回数（ｎ回）のエッジがカウントされると、記憶部１６内のデータを論理固定する制御を開始する。すなわち論理固定期間に入るようになっている点が、実施の形態（２）に係る記憶制御システム１Ａと相違する。
【００８３】
次に、実施の形態（３）に係る記憶制御システム１Ｂにおける記憶装置１０Ｂに対するデータの読み出し／書き込み動作を図５に示したタイミングチャートに基づいて説明する。なお、ＣＰＵ５０Ｂからは、リード期間をＬレベル、ライト期間をＨレベルとし、リード期間とライト期間との信号間に複数の切り替えエッジが含まれている論理固定期間が設けられるとともに、リード期間及びライト期間にも複数の切り替えエッジが含まれた制御信号が出力されるようになっているものとする。
【００８４】
時刻ｔ21において、制御信号がリード期間を示すＬレベルからＨレベルへ切り替えられると、記憶装置１０Ｂでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のカウンタ３３Ａで立上がりエッジがカウントされる。そして、該カウント値（１）からリード期間の終了ではない判断すると（この場合、カウント値が２になるとリード期間を終了させる設定となっている）、引き続き記憶部１６からのデータの読み出しを行う。
【００８５】
時刻ｔ22において、制御信号がリード期間を示すＬレベルからＨレベルへ切り替えられると、記憶装置１０Ｂでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のカウンタ３３Ａで立上がりエッジがカウントされる。そして、該カウント値（２）からリード期間が終了である判断すると、記憶部１６からのデータ（読出データ）の読み出しを終了するとともに、論理固定期間に入り、記憶部１６内のデータの論理固定（ラッチ）を開始する。
【００８６】
一方、ＣＰＵ５０Ｂでは、データ線３上で読出データと書込データとの衝突を回避するための所定の対応期間を経た後、時刻ｔ23において、記憶装置１０Ｂに書き込むための書込データを出力する。
【００８７】
制御信号が、時刻ｔ22において切り替えられたＨレベルの状態からＬレベルに切り替えられた後、時刻ｔ24において再度Ｈレベルへ切り替えられると、ライト期間に入る。記憶装置１０Ｂでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のカウンタ３３Ａで立上がりエッジがカウントされる。そして、該カウント値（３）からライト期間の開始を判断すると（この場合、カウント値が３になるとライト期間に入る設定となっている）、記憶部１６内のデータの論理固定が解除される（すなわち、書込可能な状態にする）とともに、ＣＰＵ５０Ｂからデータ線３に出力された書込データの記憶部１６への書き込みを開始する。
【００８８】
そして時刻ｔ25において、制御信号がライト期間を示すＨレベルからＬレベルへ切り替えられると、記憶装置１０Ｂでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のカウンタ３４Ａで立下がりエッジがカウントされる。そして、該カウント値（１）からリード期間の終了ではない判断すると（この場合、カウント値が２になるとリード期間を終了させる設定となっている）、引き続き記憶部１６へのデータの書き込みを行う。
【００８９】
そして、時刻ｔ26において、制御信号がライト期間を示すＨレベルからＬレベルへ切り替えられると、記憶装置１０Ｂでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のカウンタ３４Ａで立下がりエッジがカウントされる。そして、該カウント値（２）からライト期間の終了を判断すると、記憶部１６への書込データの書き込みを終了するとともに、論理固定期間に入り、記憶部１６内のデータの論理固定（ラッチ）を開始する。
【００９０】
一方、ＣＰＵ５０Ｂでは、論理固定期間に入った後も、所定期間、書込データをホールドし、その後、時刻ｔ27において、データ線３上で書込データと読出データとの衝突を回避するための対応期間に入る。
【００９１】
制御信号が、時刻ｔ26において切り替えられたＬレベルの状態からＨレベルに切り替えられた後、時刻ｔ28において再度Ｌレベルへ切り替えられると、リード期間に入る。記憶装置１０Ｂでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のカウンタ３４Ａで立下がりエッジがカウントされる。そして、該カウント値（３）からリード期間の開始を判断すると（この場合、カウント値が３になるとリード期間に入る設定となっている）、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ｂへ出力する読出データの読み出しを開始し、以下同様にして読み出し／書き込み動作が繰り返されるようになっている。
【００９２】
上記実施の形態（３）に係る記憶制御システム１Ｂによれば、リード期間においてリード期間終了のエッジと同じ論理切り替えを行うエッジ、又はライト期間においてライト期間終了のエッジと同じ論理切り替えを行うエッジが、第１のカウンタ３３Ａ又は第２のカウンタ３４Ａにより所定回数カウントさせた後、記憶部１６内のデータを論理固定する制御を開始させることができ、前記所定回数を所定値に設定することによりエッジのカウントによる読み書き制御のバリエーションを増やすことができる。
【００９３】
図６は、実施の形態（４）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図１に示した記憶制御システム１と同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【００９４】
記憶制御システム１Ｃは、記憶装置１０Ｃと、記憶装置１０Ｃに対するデータの読み書きを制御することのできるＣＰＵ５０Ｃとを含んで構成されている。記憶装置１０ＣとＣＰＵ５０Ｃとは、１本の制御信号線２とＮ本のデータ線３とを介して接続されており、記憶装置１０Ｃには、これら信号線に対応する制御信号入力端子１２とデータ入出力端子１３とが設けられている。
【００９５】
また、ＣＰＵ５０Ｃには、制御信号出力端子５２とデータ入出力端子５３とが設けられており、ライト期間をＨレベル、リード期間をＬレベルとした２値信号からなる制御信号を制御信号出力端子５２から制御信号線２を介して記憶装置１０Ｃの制御信号入力端子１２に与えることができるようになっている。
【００９６】
また、ＣＰＵ５０Ｃは、Ｈレベルの制御信号の出力に応じて、書込データをデータ入出力端子５３からデータ線３を介して記憶装置１０Ｃのデータ入出力端子１３へ出力したり、Ｌレベルの制御信号の出力に応じて、記憶装置１０Ｃから読み出された読出データをデータ線３を介してデータ入出力端子５３から取り込むことができるようになっている。
【００９７】
次に記憶装置１０Ｃの構成について説明する。制御信号入力端子１２には、制御信号入力ライン１５を介して制御部３０Ｂが接続されている。制御部３０Ｂは、制御信号における切り替えエッジの立上がりを検出する第１のエッジ検出手段３１と、第１のエッジ検出手段３１からの立上りエッジの検出信号を受けて、記憶部１６への書込データの書き込みを行うタイミングを計るための所定時間を計時するタイマ３６とを含んで構成されており、タイマ３６により前記所定時間が計時されると、記憶部１６へデータの書き込みを許可する信号を出力し、書込データが記憶部１６へ書き込まれるようになっている。また、制御信号入力ライン１５の分岐点Ａからデータ出力バッファ１７へは、Ｌレベルの読出制御信号が出力されるようになっており、Ｌレベルを出力することによりゲートを開いて、記憶部１６のデータを読み出すことができるようになっている。
【００９８】
次に、実施の形態（４）に係る記憶制御システム１Ｃにおける記憶装置１０Ｃに対するデータの読み出し／書き込み動作を図７に示したタイミングチャートに基づいて説明する。なおＣＰＵ５０Ｃからは、リード期間をＬレベル、ライト期間をＨレベルとした２値信号からなる制御信号が出力されるようになっているものとする。
【００９９】
時刻ｔ31において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入る。記憶装置１０Ｃでは、Ｌレベルの信号を取り込み、リード期間の開始を判断すると、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ｃへ出力する読出データの読み出しを開始する。
【０１００】
時刻ｔ32において、制御信号がＬレベルからＨレベルに切り替えられると、ライト期間に入る。ＣＰＵ５０Ｃでは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ33に記憶装置１０Ｃへ書込データが出力される。
【０１０１】
一方、記憶装置１０Ｃでは、第１のエッジ検出手段３１により立上がりエッジが検出され、タイマ３６による記憶部１６へのデータの書き込みを行うタイミングを計るための所定時間の計時を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、所定時間後の時刻ｔ34に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線３に出力された書込データを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１０２】
一方、ＣＰＵ５０Ｃでは、時刻ｔ34後も、所定期間、書込データをホールドし、その後、時刻35ｔにおいて、データ線３上で書込データと読出データとの衝突を回避するための対応期間に入る。そして、時刻ｔ36において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入り、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１０３】
上記実施の形態（４）に係る記憶制御システム１Ｃによれば、タイマ３６により所定時間が計時されるまでの期間、すなわち、データ入出力端子１３がハイインピーダンス状態となる期間を含む所定期間は、タイマ３６を利用して記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができる。したがって、前記制御信号を用いた１本の制御信号線２、制御信号入力ライン１５によりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０Ｃの制御信号入力端子１２、ＣＰＵ５０Ｃの制御信号出力端子５２をそれぞれ１つにすることができ、端子数を削減することができる。
【０１０４】
図８は、実施の形態（５）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図６に示した記憶制御システム１Ｃと同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【０１０５】
実施の形態（５）に係る記憶制御システム１Ｄと実施の形態（４）に係る記憶制御システム１Ｃとの相違点は、実施の形態（４）に係る記憶制御システム１Ｃでは、ＬからＨへの立ち上がりのエッジを検出した後に、所定時間をタイマ３６により計時し、該所定時間後に、記憶部１６へのデータの書き込みを行う、すなわち、ライト期間に１度だけ書込データの書き込みが行われるようになっているのに対し、実施の形態（５）に係る記憶制御システム１Ｄでは、ＬからＨへの立ち上がりのエッジを検出した後、リングタイマ３７により所定時間を所定回数（ｎ回）繰り返し計時し、該所定時間毎に、記憶部１６へのデータの書き込みを行う、すなわち、ライト期間にｎ回データの書き込みが行えるようになっている点である。
【０１０６】
次に、実施の形態（５）に係る記憶制御システム１Ｄにおける記憶装置１０Ｄに対するデータの読み出し／書き込み動作を図９に示したタイミングチャートに基づいて説明する。なお、ＣＰＵ５０Ｄからは、リード期間をＬレベル、ライト期間をＨレベルとした２値信号からなる制御信号が出力されるようになっているものとする。
【０１０７】
時刻ｔ41において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入る。記憶装置１０Ｄでは、Ｌレベルの信号を取り込み、リード期間の開始を判断すると、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ｄへ出力する読出データの読み出しを開始する。
【０１０８】
時刻ｔ42において、制御信号がＬレベルからＨレベルに切り替えられると、ライト期間に入る。ＣＰＵ５０Ｄでは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ43に記憶装置１０Ｄへ書込データＡが出力される。
【０１０９】
一方、記憶装置１０Ｄでは、第１のエッジ検出手段３１により立上がりエッジが検出され、リングタイマ３７による所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、１回目の所定時間後の時刻ｔ44に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線３に出力された書込データＡを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１１０】
一方、ＣＰＵ５０Ｄでは、時刻ｔ44後も、所定期間、書込データをホールドし、その後、時刻ｔ45に記憶装置１０Ｄへ書込データＢが出力される。そして記憶装置１０Ｄでは、２回目の所定時間後の時刻ｔ46に、記憶部１６内のデータの論理固定を解除して、データ線３に出力された書込データＢを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１１１】
そして、時刻ｔ47において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入る。記憶装置１０Ｄでは、Ｌレベルの信号を取り込み、リード期間の開始を判断すると、記憶部１６内のデータの論理固定を行ったまま、直前のライト期間の最後に書き込まれた書込データＢを記憶部１６からＣＰＵ５０Ｄへ出力する読出データＢとして読み出す処理を行い、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１１２】
上記実施の形態（５）に係る記憶制御システム１Ｄによれば、前記制御信号を用いた１本の制御信号線２、制御信号入力ライン１５によりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０Ｄの制御信号入力端子１２、ＣＰＵ５０Ｄの制御信号出力端子５２を１つにすることができ、端子数を削減することができる。また、リングタイマ３７により前記所定時間が繰り返し計時される期間毎に、記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回の書き込み期間に所定回数繰り返しデータの入力を行うことができ、例えば、入力されたデータに誤りがあった場合などでも、正しいデータをすぐに入力することができる。
【０１１３】
図１０は、実施の形態（６）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図８に示した記憶制御システム１Ｄと同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【０１１４】
実施の形態（５）に係る記憶制御システム１Ｄでは、ライト期間にｎ回データの書き込みを行い、次のリード期間において、直前のライト期間の最後に書き込まれた（ｎ回目の）書込データを記憶部１６からＣＰＵ５０Ｄへ出力する読出データとして読み出す処理を行うようになっているのに対して、実施の形態（６）に係る記憶制御システム１Ｅでは、ＬからＨへの立ち上がりのエッジを第１のエッジ検出手段３１で検出した後、一定時間を第１のリングタイマ３７により所定回数（ｎ回）繰り返しカウントし、該一定時間毎に、記憶部１６へのデータの書き込みを行う。ここまでは実施の形態（５）と同じであるが、実施の形態（６）では、その後、ＨからＬへの立ち下がりのエッジを第２のエッジ検出手段３２で検出した後、一定時間を第２のリングタイマ３８により所定回数（ｎ回）繰り返しカウントし、該一定時間毎に、記憶部１６からデータの読み出しを行う、すなわち、リード期間にもｎ回データの読み出しが行われるようになっている点が相違している。
【０１１５】
次に、実施の形態（６）に係る記憶制御システム１Ｅにおける記憶装置１０Ｅに対するデータの読み出し／書き込み動作を図１１に示したタイミングチャートに基づいて説明する。なお、ＣＰＵ５０Ｅからは、リード期間をＬレベル、ライト期間をＨレベルとした２値信号からなる制御信号が出力されるようになっているものとする。
【０１１６】
時刻ｔ51において、制御信号がＬレベルからＨレベルに切り替えられると、ライト期間に入る。ＣＰＵ５０Ｅでは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ52に記憶装置１０Ｅへ書込データＡが出力される。
【０１１７】
一方、記憶装置１０Ｅでは、第１のエッジ検出手段３１により立上がりエッジが検出され、第１のリングタイマ３７による所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、１回目の所定時間後の時刻ｔ53に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線に出力された書込データＡを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１１８】
一方、ＣＰＵ５０Ｅでは、時刻ｔ53後も、所定期間、書込データをホールドし、その後、時刻ｔ54に記憶装置１０Ｅへ書込データＢが出力される。そして記憶装置１０Ｅでは、２回目の所定時間後の時刻ｔ55に、記憶部１６内のデータの論理固定を解除して、データ線３に出力された書込データＢを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１１９】
そして、時刻ｔ56において、制御信号がＨレベルからＬレベルに切り替えられると、リード期間に入る。記憶装置１０Ｅでは、第２のエッジ検出手段３２により立下がりエッジが検出され、第２のリングタイマ３８による所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定を行ったまま、１回目の所定時間が経過する時刻ｔ57までの間に書込データＡを記憶部１６からＣＰＵ５０Ｅへ出力する読出データＡとして読み出す処理を行い、さらに時刻ｔ57後、２回目の所定時間が経過する時刻ｔ58までの間に書込データＢを記憶部１６からＣＰＵ５０Ｅへ出力する読出データＢとして読み出す処理を行う。そして、時刻ｔ59において、制御信号がＬレベルからＨレベルに切り替えられると、ライト期間に入り、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１２０】
上記実施の形態（６）に係る記憶制御システム１Ｅによれば、制御信号を用いた１本の制御信号線２、制御信号入力ライン１５によりデータの読み書きの制御を行うことができ、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０Ｅの制御信号入力端子１２、ＣＰＵ５０Ｅの制御信号出力端子５２をそれぞれ１つにすることができ、端子数を削減することができる。
【０１２１】
また、第１のリングタイマ３７により前記所定時間が繰り返し計時される期間毎に、記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回のライト期間に所定回数繰り返しデータの書き込みを行うことができる。また第２のリングタイマ３８により計時される前記所定時間毎にデータを読み出すことができ、記憶部１６に入力されたデータの内容をＣＰＵ５０Ｅにすべて把握させることが可能になる。
【０１２２】
図１２は、実施の形態（７）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図１に示した記憶制御システム１と同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【０１２３】
記憶制御システム１Ｆは、記憶装置１０Ｆと、記憶装置１０Ｆに対してデータの入出力を行うことのできるＣＰＵ５０Ｆとを含んで構成されている。
記憶装置１０ＦとＣＰＵ５０Ｆとは、Ｎ本のデータ線３を介して接続されており、記憶装置１０Ｆ、ＣＰＵ５０Ｆには、データ線３に対応するデータ入出力端子１３、３３が設けられている。
【０１２４】
記憶装置１０Ｆは、データを格納する記憶部１６と、ＣＰＵ５０Ｆから出力されたデータの書き込みと、記憶部１６に格納されたデータの読み出しとを制御する制御部３０Ｅとを含んで構成されている。
【０１２５】
制御部３０Ｅは、データの書き込みや読み出しを行うために予め設定された所定時間を繰り返し計時するリングタイマ３９と、リングタイマ３９による前記所定時間の計時毎にデータの書き込み制御又は読み込み制御への切り替えを行う制御切替手段４０と、制御切替手段４０による書き込み制御への切替後、記憶部１６への書込データの書き込みを行うタイミングを計るための所定時間を計時するタイマ４１とを含んで構成されている。制御部３０Ｅでは、タイマ４１による所定時間の計時後にＣＰＵ５０Ｆからデータ線３へ与えられている書込データを記憶部１６へ書き込む処理や、制御切替手段４０による読み出し制御への切替後、記憶部１６からデータを読み出す処理を行うようになっている。
【０１２６】
データ入出力端子１３には、ＣＰＵ５０Ｆからのデータを取り込んだり、記憶部１６から読み出したデータを出力するためのデータ入出力ライン１８が接続されており、データ入出力ライン１８は、分岐点Ｂからデータ入力ライン１８ａとデータ出力ライン１８ｂとに分岐されて記憶部１６に接続されている。データ入力ライン１８ａには、データ入力バッファ１９が介装されており、データ入力バッファ１９から出力されたデータが記憶部１６へ書き込まれるようになっている。また、データ出力ライン１８ｂには、記憶部１６から読み出されたデータをタイマ値に対応させて出力させるためのデータ出力バッファ１７が介装されている。
【０１２７】
ＣＰＵ５０Ｆは、記憶装置１０Ｆのリングタイマ３９と同じタイミングで所定時間を計時するリングタイマ５５と、リングタイマ５５による所定時間の計時毎に書込データを記憶装置１０Ｆへ供給する制御又は記憶装置１０Ｆから読み出された読出データを読み込む制御を切り替える制御切替手段５６とを含んで構成されており、制御切替手段５６によるデータ供給制御への切替後、記憶装置１０Ｆのタイマ４１により計時される所定時間内に前記記憶装置１０Ｆへ書込データを供給し、制御切替手段５６によるデータ読み込み制御への切替後、記憶装置１０Ｆからのデータを読み込む制御を行うようになっている。
【０１２８】
次に、実施の形態（７）に係る記憶制御システム１Ｆにおける記憶装置１０Ｆに対するデータの読み出し／書き込み動作を図１３に示したタイミングチャートに基づいて説明する。なお、タイマ値は、リングタイマ３９、５５により計時されるタイマ値を示しており、リード期間はＴ１に設定され、ライト期間はＴ２に設定されており、ＣＰＵ５０Ｆと記憶装置１０Ｆとの間で同期がとられているものとする。
【０１２９】
時刻ｔ61において、リングタイマ３９、５５によるライト期間のタイマ値Ｔ２を計時し終わると、制御切替手段４０、５６によりライト期間からリード期間に制御が切り替えられる。そして、記憶部１６では、リングタイマ３９でリード期間のタイマ値Ｔ１の計時を開始し、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ｆへ出力する読出データの読み出しを開始する。
【０１３０】
リングタイマ３９がタイマ値Ｔ１を計時した時刻ｔ62において、制御切替手段４０、５６によりリード期間からライト期間への制御に切り替えられる。ＣＰＵ５０Ｆは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ63に記憶装置１０Ｆへ書込データが出力される。
【０１３１】
一方、記憶装置１０Ｆでは、リングタイマ３９によるライト期間のタイマ値Ｔ２の計時を開始する。また、タイマ４１による記憶部１６へのデータの書き込みを行うタイミングを計るための所定時間の計時を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、所定時間後の時刻ｔ64に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線に出力された書込データを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１３２】
一方、ＣＰＵ５０Ｆでは、時刻ｔ64後も、所定期間、書込データをホールドし、その後、時刻ｔ65においてデータ線３上で書込データと読出データとの衝突を回避するための対応期間に入る。
【０１３３】
そして時刻ｔ66において、リングタイマ３９、５５によるライト期間のタイマ値Ｔ２を計時し終わると、制御切替手段４０、５５によりライト期間からリード期間に制御が切り替えられ、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１３４】
上記実施の形態（７）に係る記憶制御システム１Ｆによれば、制御部３０Ｅが、リングタイマ３９と制御切替手段４０とにより、ライト期間とリード期間との計時毎に、データの書き込み制御と読み出し制御とを切り替えるとともに、タイマ４１により前記所定時間が計時されるまでの期間、すなわち、データ入出力端子１３がハイインピーダンス状態となる期間を含む所定期間は、記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができる。また、ＣＰＵ５０Ｆから制御信号を取り込む制御信号ラインが必要なくなり、制御信号の入力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった制御信号の入力端子をなくすことができ、端子数を２本削減することができる。
【０１３５】
図１４は、実施の形態（８）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図１２に示した記憶制御システム１Ｆと同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【０１３６】
実施の形態（８）に係る記憶制御システム１Ｇと実施の形態（７）に係る記憶制御システム１Ｆとが相違する点は、実施の形態（７）に係る記憶制御システム１Ｆでは、制御切替手段４０によりリード期間からライト期間への制御に切り替えられた後、所定時間をタイマ４１により計時し、該所定時間後に、記憶部１６へのデータの書き込みを行う、すなわち、ライト期間に１度だけ書込データの書き込みが行われるようになっているのに対し、実施の形態（８）に係る記憶制御システム１Ｇでは、制御切替手段４０によりリード期間からライト期間への制御に切り替えられた後、リングタイマ４２により所定時間を所定回数（ｎ回）繰り返し計時して、該所定時間毎に、記憶部１６へのデータの書き込みを行う、すなわち、ライト期間にｎ回データの書き込みが行えるようになっている点である。
【０１３７】
また、実施の形態（７）に係る記憶制御システム１Ｆにおける記憶装置１０Ｆ及びＣＰＵ５０Ｆのリングタイマ３９、５５による計時時間は、予め設定されたもので変更することができないようになっているが、実施の形態（８）に係る記憶制御システム１Ｇでは、記憶装置１０Ｇ、ＣＰＵ５０Ｇのリングタイマ３９、５５による計時時間（タイマ値）を、タイマ値変更手段４３、５７を介して設計変更することができるようになっている。タイマ値変更手段４３、５７としては、外部からタイマ値設定用の電圧値を取り込んで、外部電圧によりタイマ値を変化させる回路（コンパレータやＡ／Ｄ変換器等が組み込まれた回路）を組み込むようにすれば良い。
【０１３８】
次に、実施の形態（８）に係る記憶制御システム１Ｇにおける記憶装置１０Ｇに対するデータの読み出し／書き込み動作を図１５に示したタイミングチャートに基づいて説明する。なおタイマ値は、リングタイマ３９、５５により計時されるタイマ値を示しており、リード期間はＴ１に設定され、ライト期間はＴ２に設定されており、ＣＰＵ５０Ｇと記憶装置１０Ｇとの間で同期がとられているものとする。
【０１３９】
時刻ｔ61において、リングタイマ３９、５５によるライト期間のタイマ値Ｔ２を計時し終わると、制御切替手段４０、５６によりライト期間からリード期間に制御が切り替えられる。そして、記憶装置１０Ｇでは、リングタイマ３９でリード期間のタイマ値Ｔ１の計時を開始し、記憶部１６内のデータの論理固定を行ったまま、記憶部１６からＣＰＵ５０Ｇへ出力する読出データの読み出しを開始する。
【０１４０】
リングタイマ３９、５５がタイマ値Ｔ１を計時した時刻ｔ62において、制御切替手段４０、５６によりリード期間からライト期間への制御に切り替えられる。ＣＰＵ５０Ｇは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ63に記憶装置１０Ｇへ書込データＡが出力される。
【０１４１】
一方、記憶装置１０Ｇでは、リングタイマ３９によるライト期間のタイマ値Ｔ２の計時を開始する。また、リングタイマ４２による記憶部１６へのデータの書き込みを行うタイミングを計るための所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、１回目の所定時間後の時刻ｔ64に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線３に出力された書込データＡを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１４２】
一方、ＣＰＵ５０Ｇでは、時刻ｔ64後も、所定期間、書込データＡをホールドし、その後、時刻ｔ65に記憶装置１０Ｇへ書込データＢが出力される。そして記憶装置１０Ｇでは、２回目の所定時間後の時刻ｔ66に、記憶部１６内のデータの論理固定を解除して、データ線３に与えられた書込データＢを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１４３】
そして時刻ｔ67において、リングタイマ３９、５５によるライト期間のタイマ値Ｔ２を計時し終わると、制御切替手段４０、５６によりライト期間からリード期間に制御が切り替えられる。そして、記憶装置１０Ｇでは、リングタイマ３９でリード期間のタイマ値Ｔ１の計時を開始し、記憶部１６内のデータの論理固定を行ったまま、直前のライト期間の最後に書き込まれた書込データＢを記憶部１６からＣＰＵ５０Ｇへ出力する読出データとして読み出す処理を行い、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１４４】
上記実施の形態（８）に係る記憶制御システム１Ｇによれば、ＣＰＵ５０Ｇから制御信号を取り込む制御信号線、制御信号入力ラインが必要なくなり、記憶装置１０Ｇの制御信号入力端子、ＣＰＵ５０Ｇの制御信号出力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった記憶装置１０Ｇの制御信号入力端子、ＣＰＵ５０Ｇの制御信号出力端子をなくすことができ、端子数を２本削減することができる。また、リングタイマ４２により前記所定時間が繰り返し計時される期間毎に、記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができるとともに、１回のライト期間に所定回数繰り返しデータの入力を行うことができ、例えば、入力されたデータに誤りがあった場合などでも、正しいデータをすぐに入力することができる。
【０１４５】
また、タイマ値変更手段４３、５７を設けることにより、リングタイマ３９、５５により計時されるライト期間、及び／又はリード期間を変更することができ、制御に合わせた任意のライト期間、及び／又はリード期間を設定することができる。
【０１４６】
図１６は、実施の形態（９）に係る記憶制御システムの要部を概略的に示したブロック図である。但し図１４に示した記憶制御システム１Ｇと同一機能を有する構成部品には同一符号を付して、その説明をここでは省略する。
【０１４７】
実施の形態（８）に係る記憶制御システム１Ｇでは、ライト期間にｎ回データの書き込みを行い、次のリード期間において、直前のライト期間の最後に書き込まれた（ｎ回目）書込データを記憶部１６からＣＰＵ５０Ｇへ出力する読出データとして読み出す処理を行うようになっているのに対して、実施の形態（９）に係る記憶制御システム１Ｈでは、制御切替手段４０によりリード期間からライト期間への制御に切り替えた後、一定時間を第１のリングタイマ４２により所定回数（ｎ回）繰り返しカウントし、該一定時間毎に、記憶部１６へのデータの書き込みを行う。ここまでは実施の形態（８）と同じであるが、実施の形態（９）では、その後、制御切替手段４０によりライト期間からリード期間への制御に切り替えた後、一定時間を第２のリングタイマ４３により所定回数（ｎ回）繰り返しカウントし、該一定時間毎に、記憶部１６からデータの読み出しを行う、すなわち、リード期間にもｎ回データの読み出しが行われるようになっている点が相違している。
【０１４８】
次に、実施の形態（９）に係る記憶制御システム１Ｈにおける記憶装置１０Ｈに対するデータの読み出し／書き込み動作を図１７に示したタイミングチャートに基づいて説明する。なおタイマ値は、リングタイマ３９、５５により計時されるタイマ値を示しており、リード期間はＴ１に設定され、ライト期間はＴ２に設定されており、ＣＰＵ５０Ｈと記憶装置１０Ｈとの間で同期がとられているものとする。
【０１４９】
リングタイマ３９、５５がタイマ値Ｔ１を計時した時刻ｔ71において、制御切替手段４０、５６によりリード期間からライト期間への制御に切り替えられる。ＣＰＵ５０Ｈは、データ線３上での読出データと書込データとの衝突を回避するための対応期間に入っており、所定期間後の時刻ｔ72に記憶装置１０Ｈへ書込データＡが出力される。
【０１５０】
一方、記憶装置１０Ｈでは、リングタイマ３９によるライト期間のタイマ値Ｔ２の計時を開始する。また、第１のリングタイマ４２による記憶部１６へのデータの書き込みを行うタイミングを計るための所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定（ラッチ）を開始し、１回目の所定時間後の時刻ｔ73に、記憶部１６内のデータの論理固定が解除され（すなわち、書込可能な状態にする）、データ線３に出力された書込データＡを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１５１】
一方、ＣＰＵ５０Ｈでは、時刻ｔ73後も、所定期間、書込データをホールドし、その後、時刻ｔ74に記憶装置１０Ｈへ書込データＢが出力される。そして記憶装置１０Ｈでは、２回目の所定時間後の時刻ｔ75に、記憶部１６内のデータの論理固定を解除して、データ線３に与えられた書込データＢを記憶部１６に書き込み、再度、記憶部１６内のデータの論理固定を開始する。
【０１５２】
そして時刻ｔ76において、リングタイマ３９、５５によるライト期間のタイマ値Ｔ２を計時し終わると、制御切替手段４０、５６によりライト期間からリード期間に制御が切り替えられる。そして、記憶装置１０Ｈでは、リングタイマ３９でリード期間のタイマ値Ｔ１の計時を開始し、記憶部１６内のデータの論理固定を行ったまま、第２のリングタイマ４３による所定時間の計時を繰り返し（この場合２回）行う処理を開始するとともに、記憶部１６内のデータの論理固定を行ったまま、１回目の所定時間が経過する時刻ｔ77までの間に書込データＡを記憶部１６からＣＰＵ５０Ｈへ出力する読出データＡとして読み出す処理を行い、さらに時刻ｔ77後、２回目の所定時間が経過する時刻ｔ78までの間に書込データＢを記憶部１６からＣＰＵ５０Ｈへ出力する読出データＢとして読み出す処理を行う。
【０１５３】
そして、時刻ｔ79において、リングタイマ３９、５５によるリード期間のタイマ値Ｔ１を計時し終わると、制御切替手段４０、５６によりリード期間からライト期間への制御に切り替えられ、以下上記同様にして読み出し／書き込み動作が繰り返されるようになっている。
【０１５４】
上記実施の形態（９）に係る記憶制御システム１Ｈによれば、ＣＰＵ５０Ｈから制御信号を取り込む制御信号線、制御信号入力ラインが必要なくなり、記憶装置１０Ｈにおける制御信号入力端子、ＣＰＵ５０Ｈにおける制御信号出力端子が必要なくなる。したがって、従来、書き込み用と読み出し用との２つ必要であった制御信号入力端子、制御信号出力端子をなくすことができ、端子数を２本削減することができる。また、第１のリングタイマ４２により前記所定時間が繰り返し計時される期間毎に、記憶部１６内のデータの論理固定を行うことができ、誤ったデータが入力されるのを防ぐことができ、さらに１回のライト期間に所定回数繰り返しデータの入力を行うことができるとともに、第２のリングタイマ４３により計時される前記所定時間毎に前記データを読み出すことができ、記憶部１６に入力されたデータの内容をＣＰＵ５０Ｈにすべて把握させることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態（１）に係る記憶装置が採用された記憶制御システムの要部を概略的に示したブロック図である。
【図２】実施の形態（１）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図３】実施の形態（２）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図４】実施の形態（２）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図５】実施の形態（３）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図６】実施の形態（４）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図７】実施の形態（４）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図８】実施の形態（５）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図９】実施の形態（５）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図１０】実施の形態（６）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図１１】実施の形態（６）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図１２】実施の形態（７）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図１３】実施の形態（７）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図１４】実施の形態（８）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図１５】実施の形態（８）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図１６】実施の形態（９）に係る記憶制御システムの要部を概略的に示したブロック図である。
【図１７】実施の形態（９）に係る記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【図１８】従来の記憶制御システムの要部を概略的に示したブロック図である。
【図１９】従来の記憶制御システムにおける記憶装置に対するデータの読み出し／書き込み動作を示すタイミングチャートである。
【符号の説明】
１０ 記憶装置
１３ データ入出力端子
１５ 制御信号入力ライン
１６ 記憶部
２１ プルダウン抵抗
Claims (16)
- データを格納する記憶部を備え、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを行う記憶装置において、
前記制御信号を取り込むための制御信号ラインが１本で構成され、
前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、
前記データの入出力端子がハイインピーダンス状態となる期間に前記記憶部へ所定の論理を入力し、前記記憶部に書き込まれたデータを保持させるための論理固定手段を備えていることを特徴とする記憶装置。 - 前記論理固定手段が、前記入出力端子と前記記憶部とを接続するラインに接続されたプルアップ抵抗又はプルダウン抵抗で構成されていることを特徴とする請求項１記載の記憶装置。
- 前記記憶部へ書き込まれるデータが変化する際、該データのばらつき周期以上の周期を有する基準信号に基づいて前記データのばらつきをフィルタリングするフィルタ手段を備えていることを特徴とする請求項２記載の記憶装置。
- データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、
前記制御信号を取り込むための制御信号ラインが１本で構成され、
前記制御信号が、データの読み出し期間と書き込み期間との信号間に複数の切り替えエッジが含まれている２値信号からなり、
前記制御手段が、
前記切り替えエッジの立上がりと立下がりとを区別して検出するエッジ検出手段と、
該エッジ検出手段により検出される前記切り替えエッジの立上がりと立下がりとの検出回数をそれぞれ区別してカウントするエッジカウント手段とを備え、
該エッジカウント手段によりカウントされるエッジカウント数に基づいて、前記制御信号の切り替え内容を判断し、前記読み出し期間と前記書き込み期間との信号間は前記記憶部内のデータを論理固定する制御を行う一方、前記書き込み期間は書き込み制御を行い、前記読み出し期間は読み出し制御を行うものであることを特徴とする記憶装置。 - 前記エッジカウント手段が、
前記読み出し期間において、データの読み出しを終了させるエッジと同じ論理切り替えを行う第１エッジと、前記書き込み期間において、データの書き込みを終了させるエッジと同じ論理切り替えを行う第２エッジとをカウントするものであり、
前記制御手段が、
前記エッジカウント手段により前記第１エッジ又は前記第２エッジが所定回数カウントされると、前記記憶部内のデータを論理固定する制御を開始するものであることを特徴とする請求項４記載の記憶装置。 - データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、
前記制御信号を取り込むための制御信号ラインが１本で構成され、
前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、
前記制御手段が、
前記制御信号におけるデータの読み出し期間から書き込み期間への切り替えと、データの書き込み期間から読み出し期間への切り替えとを検出する信号切替検出手段と、
該信号切替検出手段による前記読み出し期間から書き込み期間への切り替え検出後、所定時間を計時する第１の計時手段とを備え、
該第１の計時手段により前記所定時間が計時されるまでの期間、前記記憶部内のデータを論理固定する制御を行う一方、前記第１の計時手段により前記所定時間が計時されると外部からの書込データを前記記憶部へ書き込み、前記信号切替検出手段により前記書き込み期間から読み出し期間への切り替えを検出すると、前記書込データを読み出す制御を行うものであることを特徴とする記憶装置。 - データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、
前記制御信号を取り込むための制御信号ラインが１本で構成され、
前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、
前記制御手段が、
前記制御信号におけるデータの読み出し期間から書き込み期間への切り替えと、データの書き込み期間から読み出し期間への切り替えとを検出する信号切替検出手段と、
該信号切替検出手段による前記読み出し期間から書き込み期間への切り替え検出時から所定時間を所定回数繰り返し計時する第２の計時手段とを備え、
該第２の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第２の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記信号切替検出手段により前記書き込み期間から読み出し期間への切り替えを検出すると、最後に書き込まれた書込データを読み出す制御を行うものであることを特徴とする記憶装置。 - データを格納する記憶部と、データの読み書きを行うための制御信号を外部から取り込み、該制御信号に基づいて、前記記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、
前記制御信号を取り込むための制御信号ラインが１本で構成され、
前記制御信号が、２値信号の２つの状態でデータの書き込みと読み出しとを行わせるものであり、
前記制御手段が、
前記制御信号におけるデータの読み出し期間から書き込み期間への切り替えと、データの書き込み期間から読み出し期間への切り替えとを検出する信号切替検出手段と、
該信号切替検出手段によるデータの読み出し期間から書き込み期間への切り替え検出時から所定時間を所定回数繰り返し計時する第２の計時手段と、
前記信号切替検出手段によるデータの書き込み期間から読み出し期間への切り替え検出時から所定時間を所定回数繰り返し計時する第３の計時手段とを備え、
前記第２の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第２の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記信号切替検出手段により前記書き込み期間から読み出し期間への切り替えを検出すると、前記第３の計時手段により計時される前記所定時間毎に前記データを読み出す制御を行うものであることを特徴とする記憶装置。 - データを格納する記憶部と、該記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、
前記制御手段が、
予め設定されたデータの書き込み期間と読み出し期間とを繰り返し計時する第４の計時手段と、
該第４の計時手段による前記書き込み期間と読み出し期間との計時毎にデータの書き込み制御又は読み出し制御への切り替えを行う制御切替手段と、
該制御切替手段による前記書き込み制御への切替後、所定時間を計時する第５の計時手段とを備え、
該第５の計時手段により前記所定時間が計時されるまで、前記記憶部内のデータを論理固定する制御を行う一方、前記第５の計時手段により前記所定時間を計時すると外部からの書込データを前記記憶部へ書き込み、前記制御切替手段による前記読み出し制御への切替後、前記書込データを読み出す制御を行うものであることを特徴とする記憶装置。 - データを格納する記憶部と、該記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、
前記制御手段が、
予め設定されたデータの書き込み期間と読み出し期間とを繰り返し計時する第４の計時手段と、
該第４の計時手段による前記書き込み期間と読み出し期間との計時毎にデータの書き込み制御又は読み出し制御への切り替えを行う制御切替手段と、
該制御切替手段による前記書き込み制御への切替後、所定時間を所定回数繰り返し計時する第６の計時手段とを備え、
該第６の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第６の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記制御切替手段による前記読み出し制御への切替後、最後に書き込まれた書込データを読み出す制御を行うものであることを特徴とする記憶装置。 - データが格納される記憶部と、該記憶部へのデータの書き込みと前記記憶部に格納されたデータの読み出しとを制御する制御手段とを備えた記憶装置において、
前記制御手段が、
予め設定されたデータの書き込み期間と読み出し期間とを繰り返し計時する第４の計時手段と、
該第４の計時手段による前記書き込み期間と読み出し期間との計時毎にデータの書き込み制御又は読み出し制御への切り替えを行う制御切替手段と、
該制御切替手段による前記書き込み制御への切替後、所定時間を所定回数繰り返し計時する第６の計時手段と、
前記制御切替手段による前記読み出し制御への切替後、所定時間を所定回数繰り返し計時する第７の計時手段とを備え、
前記第６の計時手段により前記所定時間が繰り返し計時される期間毎に、前記記憶部内のデータを論理固定する制御を行う一方、前記第６の計時手段による前記所定時間の計時毎に外部からの書込データを前記記憶部へ書き込み、前記第７の計時手段により計時される前記所定時間毎に前記書込データを読み出す制御を行うものであることを特徴とする記憶装置。 - 前記第４の計時手段により計時される前記書き込み期間、及び／又は前記読み出し期間を変更する期間変更手段を備えていることを特徴とする請求項９〜１１のいずれかの項に記載の記憶装置。
- 請求項１〜３のいずれかの項に記載の記憶装置と、
該記憶装置に対して、１つの制御信号出力端子から２値信号の２つの状態でデータの書き込みと読み出しとを行わせる制御信号を出力し、該制御信号に基づいて、前記記憶装置への書込データの出力や前記記憶装置から読出データの取り込みを行う外部制御手段とを含んで構成されていることを特徴とする記憶制御システム。 - 請求項４又は請求項５記載の記憶装置と、
該記憶装置に対して、１つの制御信号出力端子から２値信号の切り替えエッジを検出させることによってデータの読み書きの制御を行わせる制御信号を出力し、該制御信号に基づいて、前記記憶装置への書込データの出力や前記記憶装置から読出データの取り込みを行う外部制御手段とを含んで構成されていることを特徴とする記憶制御システム。 - 請求項６〜８のいずれかの項に記載の記憶装置と、
該記憶装置に対して、１つの制御信号出力端子から２値信号の切り替えエッジを検出させることによってデータの読み書きの制御を行わせる制御信号を出力し、該制御信号に基づいて、前記記憶装置への書込データの出力や前記記憶装置から読出データの取り込みを行う外部制御手段とを含んで構成されていることを特徴とする記憶制御システム。 - 請求項９〜１２のいずれかの項に記載の記憶装置と、
外部制御手段と含んで構成され、
該外部制御手段が、
前記記憶装置の前記第４の計時手段と同じタイミングで前記書き込み期間と前記読み出し期間とを繰り返し計時する第８の計時手段と、
該第８の計時手段による前記書き込み期間と前記読み出し期間との計時毎に前記記憶装置への書込データの出力制御と前記記憶装置から読出データの取込制御とを切り替える外部制御切替手段とを備え、
該外部制御切替手段による書込データの出力制御への切替後、前記記憶装置の前記第５の計時手段、又は前記第６の計時手段により計時される前記所定時間内に前記記憶装置へ書込データを出力する制御と、前記外部制御切替手段による読出データの取込制御への切替後、前記記憶装置から読出データを取り込む制御とを行うものであることを特徴とする記憶制御システム。
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