RU1809398C - Устройство дл функционального контрол больших интегральных схем - Google Patents

Description

Блок 1 аналоговых компараторов состоит из операционных усилителей 27, 28, первые входы которых объединены и подключены к выходу контактного блока 18, а вторые входы раздельно соединены с клеммами дл  подключени  источников опорных напр жений Uon.1, Uon.2 соответственно, предназначенных дл  задани  программируемых значений логических уровней 1 и О соответственно. Вход контактного блока 18 соединен с выходом формировател  19 импульсов, первый и второй входы которого раздельно соединены с соответствующими выходами блока 20 тестовых последовательностей , третий и четвертый входы формировател  19 импульсов раздельно соединены с клеммами дл  подключени  источников UB, UH опорных напр жений верхнего и нижнего уровней соответственно . Третий выход блока 20 тестовых последовательностей соединен с объединенными информационными входами D-триггеров 2, 3, а четвертый выход - с объединенными информационными входами D-триггеров 4, 5. Выходы О-триггеров 2...5 раздельно соединены с первыми и вторыми входами мультиплексоров 15-1, 15-2, образующими с первого по четвертый входы блока 14 коммутации , третьи объединенные входы мультиплексоров 15-1, 1.5-2, образующие п тый вход блока 14 коммутации, подключены к выходу счетного триггера 9 и входу блока 12 задержки. Первый и второй выходы блока 14 коммутации раздельно соединены с соответствующими входами логического коммутатора 16, третий и четвертый входы которого соединены с выходами усилителей 27, 28 соответственно блока 1 аналоговых компараторов, а выход - с информационным входом D-триггера 6, выход которого соединен с объединенными информационными входами D-триггеров 7, 8 и выходной клеммой 23. Выходы D-триггеров 7, 8 раздельно соединены с первым и вторым входами коммутатора 17 выходной информации, третий вход которого соединен с первым (пр мым) выходом счетного триггера 10 и объединенными стробирую- щмми входами D-триггеров 2, 4. Объединённые стробирующие входы D-триггеров З, 5 соединены со вторым выходом счетного триггера ТО, вход которого соединен с первым выходом блока 21 синхронизации и входом блока 11 задержки. Второй и третий выходы блока 21 синхронизации раздельно соединены с соответствующими входами блока 20 тестовых последовательностей, а четоертый выход - со стробирующим входом D-триггера б и входом счетного триггера 9. Выход блока 12 задержки непосредственно.

соединен со стробирующим входом D- триггера 7 и через инвертор 13 - со стробирующим входом D-триггера 8. Выход коммутатора 17 выходной информации соединен с первым входом блока 22 пам ти, второй вход которого соединен с выходом блока 11 задержки, а выход - со входом блока 25 согласовани , имеющего двусторонние-св зи о ЭВМ 26 вычислительного

0 блока 24 и соединенного своими выходами

с объединенными группами входов блока 20

тестовых последовательностей и блока 21

синхронизации, .

Логический коммутатор 16 выполнен на

5 элементах ИЛИ 29, 32 и элементах 3 ИЛИ- НЕЗО, 31 (см. фиг. 2).

Блок 20 тестовых последовательностей, в свою очередь, содержит формирователь 33 адресов, оперативное запоминающее ус0 тройство (ОЗУ) 34 и формирователь 35 контрольных сигналов (см. фиг. 3),

Блок 1 аналоговых компараторов предназначен дл  сравнени  сигналов, поступающих с контролируемой БИС, с опорными

5 напр жени ми (уровн ми 1 и О), формируемыми программируемыми источниками Uoni, Uon2 опорных напр жений. В качестве усилителей-компараторов 27/28 применена микросхема 597СА1.

0 D-триггеры 2, 3 предназначены дл  . временного хранени  сигнала эталонной .информации, поступающей из блока 20 тестовых последовательностей. Причем D- триггер 2 служит дл  записи эталонной

5 информации нечетных периодов, а D-триг- гер 3 - четных.

Аналогично D-триггеры 4,5 предназначены дл  временного хранени  сигналов маскировани  (разрешени  компарировани ),

0 поступающих из блока 20 тестовых последовательностей , причем D-триггер 4 служит дл  записи сигналов маскировани  нечетных периодов, а D-триггер 5 - четных.

D-триггеры 2...5 выполнены на микро5 схемах К1500ТМ151.

D-триггер 6 предназначен дл  временного хранени  сигнала, несущего информацию о результате контрол  (Годен-брак) и выполнен на микросхеме К1500ТМ131.

0 D-триггеры 7, 8 предназначены дл  временного хранени  выходного сигнала D- триггера 6 (результат контрол ), причем D-триггер 7 служит дл  записи информации по переднему фронту нечетного строб-им5 пульса, а D-триггер 8 - по переднемуфронту четного строб-импульса. D-триггеры 7, 8 выполнены на микросхеме К1500ТМ131.

Счетный триггер 9 предназначен дл  формировани  сигналов записи в D-триггеры 7, 8, поступающих с выхода счетного

триггера 9 через блок 12 задержки на стробирующий вход D-триггера 7 непосредственно , а на стробирующий вход D-триггера 8 - через инвертор 13. Кроме того, счетный триггер 9 служит дл  управлени  работой мультиплексоров 15-1, 15-2 блока 14 коммутации , формиру  сигналы разрешени  трансл ции сигналов с выходов D-триггеров 2...5 на входы логического коммутатора 16.

Счетный триггер 10 предназначен дл  формировани  сигналов записи информации в D-триггеры 2...5, вырабатываемых по переднему фронту тактовых импульсов, поступающих на вход счетного триггера 10 с выхода блока 21 синхронизации, а также дл  формировани  сигналов управлени  коммутатором 17 выходной информации.

Счетные триггеры 9, 10 реализованы на микросхеме К1500ТМ131.

Блок 11 задержки предназначен дл  увеличени  диапазона установки строб-импульса в устройстве и реализован на микросхеме . Ю1500; М 102.

Блок 12 задержки предназначен дл  задержки выходного сигнала счетного триггера 9 на врем , превышающее врем  распространени  сигнала через D-триггер 6. Величина задержки блока 12 задержки дл  надежной записи в D-триггеры 7. 8 составл ет около 1,0-1,5 не. Блок 12 задержки реализован на микросхеме К1500ЛМ102.

Инвертор 13 предназначен дл  инверсии сигнала с выхода блока 12 задержки и передачи его на стробирующий вход D-триггера 8. Инвертор 13 выполнен на микросхеме К1500 Л М102.

Блок 14 коммутации предназначен дл  поочередного пропускани  служебной информации с выходов D-триггеров 2...5 на входы логического коммутатора 16, причем мультиплексор 15-1 служит дл  пропускани  эталонной информации с выходов D- триггеров 2, 3 на первый вход логического коммутатора 16, а мультиплексор 15-2 - дл  пропускани  сигналов маскировани  с выходов D-триггеров 4, 5 на второй вход логического коммутатора 16. Мультиплексоры 15-1, 15-2 блока 14 коммутации реализованы на микросхемах К1500КП163.

Логический коммутатор 16 предназначен дл  пропускани  сигналов с выходов усилителей 27, 28 блока 1 аналоговых компараторов через логические элементы 3 ИЛИ-НЕ 30, 31 и элемент ИЛИ 32 на информационный вход D-триггера 6 в зависимости от служебной информации - эталонной информации, поступающей через элемент ИЛИ 29 с выхода, мультиплексора 15-1 блока 14 коммутации на вторые входы элементов 3 ИЛИ-НЕ 30, 31, и сигналов маскировани , поступающих с выхода мультиплексора 15-2 на объединенные третьи входы логических элементов 3 ИЛИ-НЕ 30, 31. Дл  реализации логического коммута- 5 тора 16 использованы микросхемы К1500ЛМ102.

Коммутатор 17 выходной информации предназначен дл  поочередного пропускани  сигналов результата контрол  с выходов

0 D-триггеров на вход блока 22 пам ти в зависимости от сигналов управлени , поступающих с пр мого выхода счетного триггера 10 на третий вход коммутатора 17 выходной информации, реализованного на микросхе5 ме К15СОЛМ102..

Контактный блок 18 служит дл  обеспечени  подключени  выводов контролируемой БИС (в нашем случае одного вывода) ко входу блока 1 аналоговых компараторов и

0 выходу формировател  19 импульсов, служащего дл  формировани  импульсных сигналов с уровн ми выходных напр жений, соответствующими заданным опорным уровн м напр жений высокого и низкого

5 уровней UB, UH соответственно, а также дл  задани  формируемых напр жений на вывод контролируемой БИС. В качестве контактного блока использовано стандартное подключающее устройство типа УК, а фор0 мирователь 19 импульсов реализован по схеме формировател  типа три состо ни . Блок 20 тестовых последовательностей предназначен дл  формировани  контрольных последовательностей, поступающих на

5 входы формировател  19 импульсов, и установки (перевода) последнего в третье состо ние , формировани  сигналов эталонной информации, поступающих через D-триггеры 2, 3 и мультиплексор 15-1 блока 14 ком0 мутации на вход логического элемента ИЛИ 29 логического коммутатора 16 дл  осуществлени  коммутации сигналов блока 1 аналоговых компараторов. Кроме того, блок 20 служит дл  формировани  сигналов маски5 ровани . поступающих с выхода ОЗУ 34 через D-триггеры 4, 5, мультиплексор 15-2 блока 14 коммутации на входы элементов 3 ИЛИ-НЕ 30,31 логического коммутатора 16. Формирователь 33 адресов совместно с

0 ОЗУ 34 блока 20 тестовых последовательностей представл ет собой буферную пам ть, выполненную на микросхемах К1500РУ415 го стандартными сигналами управлени . Блок 21 синхронизации предназначен

5 дл  формировани  тактовых импульсов с программируемыми временными параметрами: задержками и длительност ми, обеспечивающими тактирование и построение временной диаграммы работы устройства при функциональном контроле БИС.

Блок 22 пам ти предназначен дл  записи и временного хранени  информации о результатах контрол , поступающей с выходов D-триггеров 7, 8 через коммутатор 17 выходной информации на первый вход бло- ка 22 пам ти по сигналам, приход щим с выхода блока 11 задержки на второй вход блока 22 пам ти, и передачи этой информации , выровненной во времени относительно тактовых импульсов, в вычислительный блок 24 на обработку. Блок 22 пам ти выполнен на микросхемах К1500ТМ151.

Выходна  клемма 23 служит дл  подключени  средств записи и анализа результата контрол .

Вычислительный блок 24 служит дл  долговременного хранени  информации - программ контрол  в ОЗУ ЭВМ 26, передачи этой информации через блок 25 согласовани  (интерфейс) в блок 20 тестовых последовательностей, блок 21 синхронизации , а также дл  обработки результата контрол , поступающего с выхода блока 22 пам ти. В качестве вычислительного блока 24 применен вычислительный комплекс Электроника МС0102.

Работа устройства при контроле БИС по одному выводу происходит следующим образом ,

В контактный блок 18 помещаетс  кон- тролируема  БИС. Перед началом работы из вычислительного блока 24 производитс  запись информации в блок 20 тестовых последовательностей и в блок 21 синхронизации. В блок 21 синхронизации заноситс  инфор- маци  о временных параметрах формируемых импульсов (о величине периода, задержки и длительности), поступающих в формирователь 35 контрольных сигналов блока 20 тестовых последовательностей, о величине периода тактовых импульсов, поступающих в формирователь 33 адресов и формирователь 35 контрольных сигналов блока 20 тестовых последовательностей, а также импульсов, поступающих на вход счетного триггера 10 и вход блока 11 задержки . В блок 21 синхронизации также заноситс  информаци  о временных параметрах строб-импульсов (о величине периода , задержки, длительности и моментах изменени  задержки строб-импульсов), поступающих на стробирующий вход D-триг- гера 6 и вход счетного триггера 9.

В узлы блока 20 тестовых последовательностей записываетс  программа функ- ционального контрол  провер емой БИС: в формирователь 33 адресов записываютс  стартовый и столовый адреса контрол , в ОЗУ 34 - последовательность контрольных сигналов, сигналов установки формировател  19 импульсов в третье состо ние, эталонна  информаци  и сигналы маскировани . В формирователь 35 контрольных сигналов блока 20 тестовых последовательностей записываетс  информаци  о форме контрольных сигналов. Затем осуществл етс  установка уровней опорных напр жений Uon.i, Uon.2 блока 1 аналоговых компараторов и уровней логических сигналов формировател  19 импульсов (UH - уровень логического нул  - О, UB - уровень логической единицы - 1). Счетные триггеры 9,10 и D-триггер 6 устанавливаютс  в исходное состо ние.

После загрузки контрольной информации в блок 20 тестовых последовательностей и блок 21 синхронизации кнопкой ПУСК (на чертеже не показана) осуществл етс  запуск устройства, и по сигналу из ЭВМ 26 блок 21 синхронизации начинает формировать импульсы с запрограммированными ранее параметрами.

Пусть с момента времени ti на выводе контролируемой БИС установлен выходной сигнал, форма которого изображена на фиг, 4, а, Этот сигнал поступает на входы усилителей 27, 28 блока 1 аналоговых-компарато- ров, где происходит сравнение этого сигнала с уровн ми 1 и О, задаваемыми источниками Uon.1, Uon.2 опорных напр жений соответственно. При превышении выходным сигналом БИС уровн  Uon.1 срабатывает усилитель-компаратор 27 верхнего уровн , и на его выходе формируетс  сигнал 1 (см. фиг, 4, б). При этом на выходе усилител -компаратора 28 формируетс  сигнал О (фиг. 4, в).

Посредством тактовых импульсов, поступающих с выхода блока 21 синхронизации на формирователь 33 адресов, осуществл етс  изменение адреса ОЗУ 34, информаци  с выхода которого поступает на один из входов формировател  35 контрольных сигналов, на другой вход которого поступают импульсы с выхода блока 21 синхронизации с запрограммированными ранее параметрами, Формируемые блоком 35 контрольные сигналы (тестовые последовательности ) через формирователь 19 импульсов поступают на вход контролируемой БИС, размещенной в контактном блоке 18. Кроме того, на выходе ОЗУ 34 формируетс  служебна  информаци  - эталонна  информаци , поступающа  на информационные входы D-триггеров 2, 3,и сигналы маскировани , поступающие на информационные входы D-триггеров 4, 5.

На фиг. 4, г приведена эталонна  информаци , на фиг. 4, д - сигналы маскировани .

Тактовые импульсы с периодом Т0 с выхода блока 21 синхронизации, поступающие на вход счетного триггера 10 (см. фиг. 4. е), измен ют его состо ние (сигнал на пр мом выходе триггера 10 и, следовательно , на управл ющем входе коммутатора 17 выходной информации приведен на фиг. 4, ж). Передним фронтом этого сигнала в момент времени t2 осуществл етс  запись эталонной информации в D-триггер 2 и сигналов маскировани  - в D-триггер 4,

Сигналом с инверсного выхода счетного триггера 10 в момент времени гз осуществл етс  запись эталонной информации в D- триггер 3, а сигналов маскировани  - в D-триггер 5. При этом очевидно, что в D- триггеры 2, 3 будет записана эталонна  информаци  соответственно нечетных и четных циклов, а в триггеры 4, 5 будут записаны сигналы маскировани  соответственно нечетных и четных циклов.

На фиг. 4, и приведен выходной сигнал D-триггера 2; на фиг. 4, к - выходной сигнал D-триггера З; на фиг. 4, л - выходной сигнал D-триггера 4; на фиг. 4, м - выходной сигнал D-триггера 5.

Строб-импульсы, формирующиес  в блоке 21 синхронизации, имеют в каждом цикле свою задержку n.,.re (см. фиг. 4, и). При этом в одном периоде .возможно рас положение двух строб-импульсов, как, на пример, показано в цикле 5 фиг, 4, н, т.е. осуществл етс  двойное стробированиа: первое - при служебной информации пред ыдущего цикла, второе - при служебной информации последующего цикла. Эти строб-импульсы поступают на стробирую- щий вход D-триггера б и вход счетного триггера 9. По переднему фронту каждого стрбб-импульсз измен етс  состо ние счетного триггера 9, выходным сигналом которого (см. фиг. 4, п) осуществл етс  управление мультиплексорами 15-1, 15-2 блока 14 коммутации .

На фиг. 4, р приведен выходной сигнал мультиплексора 15-1 блока 14 коммутации (эталонна  информаци ), а на фиг. 4с- выходной сигнал мультиплексора 15-2 (сигналы маскировани ). Эталонна  информаци  и сигналы,маскировани  первого цикла держатс  на выходах мультиплексоров 15-1, 15-2 до первого строб-импульса, приход щего в первом цикле, после чего на выходах мультиплексоров 15-1, 15-2 блока 14 коммутации устанавливаетс  информаци  второго цикла и т.д.

На выходе логического коммутатора 16 формируетс  сигнал, приведенный на фиг. 4, т, 1 на выходе логического коммутатора 16 устанавливаетс  при наличии 1 на выходе мультиплексора 152 (разрешение маскировани ) и О на выходе аналогового компаратора верхнего уровн  27 (при 1 эталонной информации на выходе мульти- 5 плексора 15-1 блока 14 коммутации), или О на выходе аналогового компаратора нижнего уровн  28(при О эталонной информации на выходе мультиплексора 15-1 блока 14 коммутации).

0 С выхода логического коммутатора 16 сигнал поступает на информационный вход . D-триггера б и фиксируетс  им по переднему фронту строб-импульса, поступающего из блока 21 синхронизации на стробирую5 щий вход D-триггера б. Выходной сигнал D-триггера 6 приведен на фиг. 4, у, где 1 соответствует, сигнал брака (временные интервалы от первого до второго строб-импульса и от третьего до четвертого

0 строб-импульса).

Задержанный блоком 12 задержки выходной сигнал счетного триггера 9 поступает на стррбирующий вход D-триггера 7 (см. фиг. 4, ф), а сигнал с выхода инвертора 13 5 на стробирующий вход D-триггера 8.

По переднему фронту сигнала с выхода блока 12 задержки в момент времени t4 осуществл етс  запись информации с выхода D-триггера 6 в D-триггер 7, а по переднему

0 фронту сигнала с выхода инвертора 13 в момент времени ts осуществл етс  запись информации с выхода триггера 6 в D-триггер 8. Таким образом, выходна  информаци  о результате контрол , формируема  нечет5 ными строб-импульсами, будет записана в D-триггер 7, а четными строб-импульсами - в D-триггер 8. Информаци  на выходах D-триггеров 7, 8 приведена на фиг. 4, х, ц соответственно.

0 Эта информаци  поочередно транслируетс  через коммутатор 17 выходной информации на первый вход блока 22 па- л ти по сигналам управлени , поступающим с пр мого выхода счетного триггера 10

5 на третий управл ющий вход названного коммутатора, причем при наличии 1 на управл ющем входе через коммутатор 17 выходной информации транслируетс  информаци  нечетных циклов, а при наличии

0 О - четных.

Выходной сигнал коммутатора 17 выходной информации показан на фиг. 4, ш. По тактовым импульсам, поступающим с выхода блока 11 задержки на управл ющий вход

5 блока 22 пам ти с задержкой г/ (см. фиг. 4, э), осуществл етс  фиксирование информации в блоке 22 пам ти, выходной сигнал которого показан на фиг. 4, ю.

Таким образом, информаци  о результате контрол , полученна  в первом цикле из

мерени , выводитс  по третьему тактовому импульсу, во втором цикле - по четвертому тактовому импульсу, в третьем - по п тому тактовому импульсу и т.д. То есть, независимо от задержки строб-импульсов, котора  может превышать период следовани  тактовых импульсов (тз То), выходна  информаци  будет прив зана к соответствующему циклу и синхронизирована тактовыми импульсами , что исключает потери брака при малой задержке между строб-импульсами и упрощает процесс записи выходной информации при многоканальной архитектуре устройства дл  функционального контрол  БИС, поскольку тактовые импульсы этого устройства общие.

Кроме того, после каждого строб-импульса посредством мультиплексора 15-1 блока 14 коммутации осуществл етс  перекоммутаци  эталонной информации, а посредством мультиплексора 15-2 - перекоммутаци  сигналов маскировани  (подключение эталонной информации и сигналов маскировани  следующего периода).

Claims (1)

1. Формула изобретени  Устройство дл  функционального контрол  больших интегральных схем, содержащее контактный блок, блок аналоговых компараторов, п ть D-триггеров, блок задержки , блок коммутации, логический коммутатор, блок синхронизации, блок тестовых последовательностей, формирователь импульсов, вычислительный блок и выходную клемму, причем вход контактного блока соединен с выходом формировател  импульсов, а выход - с входом блока аналоговых компараторов, первый и второй входы формировател  импульсов раздельно соединены с соответствующими первым и вторым выходами блока тестовых последо- вательностей, третий и четвертый выходы которого раздельно соединены с информационными входами первого и второго D- триггеров, стробирующие входы которых соединены между собой, выходы первого, второго и третьего D-триггеров соединены с соответствующими первым, вторым и третьим входами блока коммутации, первый выход которого соединен с первым входом логического коммутатора, соединенного вы- ходом с информационным входом четвертого D-триггера, соединенного выходом с выходной клеммой устройства, выходы вычислительного блока соединены с соответствующими первыми входами блока тестовых последовательностей и блока синхронизации, первый выход которого соединен с входом блока задержки, а второй и третий выходы - с соответствующими вторым и третьим входами блока тестовых последовательностей , стробирующие входы третьего и п того D-триггеров соединены между собой, отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введены два D-триггера, два счетных триггера, дополнительный блок задержки, инвертор, блок пам ти и коммутатор выходной информации, при этом выход п того D-триггера соединен с соответствующим четвертым входом блока коммутации , п тый вход которого соединен с выходом первого счетного триггера и входом дополнительного блока задержки, а второй выход - с соответствующим вторым входом логического коммутатора, третий .и четвертый входы которого соединены с первым и вторым выходами блока аналоговых компараторов соответственно, первый выход блока синхронизации соединен с входом второго счетного триггера, а четвертый выход - с входом первого счетного триггера и стробирующим входом четвертого D-триггера, выход дополнительного блока задержки непосредственно соединен со стробирующим входом шестого D-триггера, а через инвертор - со стробирующим входом седьмого D-триггера, информационные входы шестого и седьмого D-триггеров соединены с выходной клеммой устройства, а выходы соответственно соединены с первым и вторым входами коммутатора выходной информации, третий вход которого соединен с первым выходом второго счетного триггера и стробирующими входами первого и второго D-триггеров, выход коммутатора выходной информации соединен с первым входом блока пам ти, второй вход которого соединен с выходом первого блока задержки, а выход - с входом вычислительного блока, информационные входы первого и третьего D-триггеров соединены между собой, информационные входы второго и п того D-триггеров соединены между собой, а стробирующие входы третьего и п того D-триггеров соединены с вторым выходом второго счетного триггера.

   Ф«г. 3