KR100236727B1

KR100236727B1 - 주기발생장치

Info

Publication number: KR100236727B1
Application number: KR1019970703559A
Authority: KR
Inventors: 신야 사토
Original assignee: 오우라 히로시; 가부시키가이샤 아드반테스트
Priority date: 1995-09-29
Filing date: 1996-09-27
Publication date: 2000-01-15
Also published as: TW305026B; US5734662A; KR980700575A; WO1997012255A1; JP3368572B2; JPH0996663A

Abstract

고속동작이 요구되는 주기발생장치를 CMOS 구조의 IC에서 실현하는 것을 가능하게 한다. 주기 데이터를 기억하는 주기 메모리의 전단 및 후단에 파이프라인으로서 동작하는 시프트레지스터를 각각 설치하여, 각 시프트레지스터를 구성하는 플립플롭의 각 전단에 전환 회로를 설치하고, 각 전환 회로를 주기 데이터와 기준 클록을 계수하는 카운터의 출력과의 일치를 검출하는 일치검출수단으로부터 일치신호가 출력되는 동안만, 각 플립플롭을 종속접속하여 그 트리거단자에 부여되는 기준 클록에 의해서 시프트동작을 실행하도록 전환제어한다. 이것에 의해서 각 시프트레지스터는 일치검출수단으로부터 일치신호가 출력되어 있지 않은 때에는 기억한 데이터를 유지하고, 또한, 일치신호를 출력되어 있는 때에는 기준 클록에 의해 확실하게 시프트동작을 실행한다.

Description

주기발생장치

우선, 이 종류의 주기발생장치가 사용되는 반도체 디바이스 시험장치(이하, IC 테스터라고 한다)에 관하여 제4도를 참조하여 간단히 설명한다. 제4도는 종래의 IC 테스터의 개략의 구성을 나타낸다. 전체를 참조부호 1로 가리키는 IC 테스터는 크게 나누면, 각종 타이밍신호를 발생하는 타이밍발생기(2)와, 이 타이밍발생기(2)로부터 시험패턴발생주기를 규정하는 타이밍신호, 즉, 주기신호가 공급되고, 이 주기신호에 따라서 소정의 시험패턴 데이터를 발생하는 패턴발생기(3)와, 이 패턴발생기(3)로부터 공급되는 시험패턴 데이터로부터 피시험 IC(6)를 시험하는데 필요한 실파형(實波形)을 가지는 시험패턴신호를 생성하는 파형생성기(4)와, 피시험 IC(6)로부터의 응답출력신호와 패턴발생기(3)로부터 발생되는 기대치 패턴 데이터가 공급되는 논리비교기(5)에 의하여 구성된다.

파형생성기(4)로부터 인가된 시험패턴신호에 응답하여 피시험 IC(6)로부터 출력할 수 있는 응답출력신호를 논리비교기(5)에 입력하고, 논리비교기(5)에 있어서 패턴발생기(3)로부터 출력할 수 있는 기대치패턴 데이터와 논리비교하여, 응답출력신호가 기대치에 대하여 불일치한 경우에 불일치를 나타내는 신호가 발생되어, 피시험 IC에 불량부분이 있다고 판정된다.

타이밍발생기(2)가 출력하는 주기신호의 주기는 패턴발생기(3)로부터 타이밍 발생기(2)에 보내지는 타이밍 세트 데이터(TS)에 의해서 규정된다. 결국, 타이밍 발생기(2)는 패턴발생기(3)가 출력하는 타이밍 세트 데이터(TS)에 따라서 주기가 규정된 주기신호를 출력하고, 이 주기신호의 주기에 따라서 패턴발생기(3)는 시험 패턴 데이터를 출력한다.

다음에, 주기신호의 주기를 규정하는 종래의 주기발생장치의 개략의 구성에 관하여 제5도를 참조하여 설명한다. 제5도에 도시한 바와 같이, 주기발생장치(10)는 타이밍발생기(2)의 내부에 설정되고, 주기 데이터를 기억한 주기 메모리(11)와, 주기발생장치(10)내의 기준 클록(PC)을 계수하는 카운터(12)와, 이 카운터(12)의 계수치와 주기 메모리(11)가 출력하는 주기 데이터가 일치했을 때에 일치검출신호(J)를 출력하는 일치검출수단(13)에 의하여 구성할 수 있다.

패턴발생기(3)가 출력하는 타이밍 세트 데이터(TS)는 주기 메모리(11)의 어드레스 단자에 입력되고, 각 타이밍 세트 데이터(TS)에 대응한 주기 데이터를 주기 메모리(11)로부터 판독한다. 판독되는 주기 데이터는 기준 클록(PC)의 수에 대응한다. 예컨대, 기준 클록(PC)의 주파수가 100㎒이면, 기준 클록의 1주기는 10나노초(nsec)가 된다. 따라서, 입력된 타이밍 세트 데이터(TS)에 의해서 주기 메모리(11)로부터 판독되는 주기 데이터가 예컨대 「2」(기준 클록의 개수가 2인 것을 가리킨다)이면, 출력할 수 있는 주기신호의 주기는 2×10nsec가 된다. 이와 같이 하여 주기 메모리(11)로부터 판독되는 주기 데이터의 수치가 주기(시간)에 전환된다.

제5도에 가리키는 예에서는 일치검출수단(13)으로부터 출력할 수 있는 일치검출신호(J)의 일부를 오어(OR)회로(14)를 통하여 카운터(12)의 로우드입력단자(LD)에 부여하는 구성으로 되어 있다. 따라서, 카운터(12)는 일치검출수단(13)이 일치검출신호(J)를 출력할 때마다 초기화되어, 초기화와 일치검출이 반복되고 제6(d)도에 가리키는 일치검출신호(J)가 주기신호로서 출력된다.

주기발생장치(10)의 동작은 OR회로(14)의 다른쪽의 입력에 주기발생개시신호가 입력됐을 때에 개시된다. 이 주기발생개시신호는 패턴발생기(3)로부터 보내지는 주기발생신호의 상승을 검출한 것이고, 보통은 주기발생신호가 「H(논리고레벨)」일 때에 주기발생동작을 행하게 되어 있기 때문에, 이 「H」신호의 상승을 검출하게 된다. 주기발생동작이 개시되면, 주기발생장치(10)내의 기준 클록(PC)에서 동작하는 카운터(12)가 「1」(초기 상태)로 세트되고, 기준 클록(PC)에 동기하여 카운트업된다. 이 카운터(12)의 값과 주기 메모리(11)로부터 출력되는 주기 데이터와의 일치가 일치검출수단(13)으로 검출되어, 검출된 일치신호가 상술하였듯이 주기신호로 된다. 상술하였듯이 주기 데이터가 「2」이면, 카운터(12)의 값이 2로 될 때마다, 주기 데이터와의 일치가 검출된다. 따라서, 발생되는 주기신호의 주기는 기준 클록신호의 펄스 2개분의 길이가 되고, 기준 클록(PC)의 주파수가 100 ㎒이면, 상술하였듯이 2×10nsec가 된다.

또, 도시하지 않았지만, 주기신호는 앤드(AND)회로로 기준 클록과 앤드를 취하고, 이 AND회로의 출력이 제6(d)도에 가리키는 주기 클록(LT)로 된다. 상기하였듯이 일치신호가 출력되는 때마다 카운터(12)에 「1」(이것은 기준 클록의 개수가 1인 것에 대응한다)이 세트되어, 결국 카운터(12)가 초기화되어, 같은 동작을 되풀이한다.

제5도에 있어서는 주기 클록(LT)의 발생 메카니즘을 설명하기 위해서, 주기발생장치(10)의 구성을 간소화하여 도시하였다. 현실에는 주기 클록(LT)를 고속으로 발생시키지 않으면 안되기 때문에, 타이밍 세트 데이터(TS)를 패턴발생기(2)로부터 호출하고 있었다면 고속동작은 불가능하다. 이 때문에, 종래부터 제7도에 도시한 바와 같이 주기 메모리(11)의 전단(前段) 및 후단(後段)에 파이프라인으로서 동작하는 플립플롭열로 이루어진 시프트레지스터(18 및 19)를 설치하고, 전단의 시프트레지스터(18)에는 그 단수만큼만 미리 타이밍 세트 데이터(TS)를 격납하고, 일치신호(J)가 출력되는 때마다, 양 시프트레지스터(18 및 19)를 구동하고, 타이밍 세트 데이터(TS) 및 주기 데이터를 각각 1단씩 보진(步進)시켜, 그것에 의하여 고속으로 주기 메모리(11)에 억세스함과 동시에, 그 판독출력, 즉, 주기 데이터를 일치검출수단(13)에 공급할 수 있도록 구성하고 있다.

그런데, 주기발생장치(10)를 집적회로화(IC화)하는 경우에, IC는 회로구성을 CMOS(상보형 MOS)구조로 구성하는 것이 가장 제조하기 쉽고, 또한, 소비전력을 적게 할 수 있다는 이점을 얻을 수 있다. 따라서, 일반적으로는 CMOS 구조로 IC화하는 것이 보통이다.

한편, 일치신호(J)는 제6(d)도에 도시한 바와 같이 기준 클록(PC)과는 크게 위상을 달리하고 있다. 이 때문에 일치신호(J)에 의해서 시프트레지스터(18, 19)를 구동하면 오동작을 하게 된다. 따라서, 일반적으로는, 일치신호(J)의 발생기간에 기준 클록(PC)을 펀칭하여, 결국, 일치신호의 발생후의 최초의 기준 클록과의 앤드를 취하여, 기준 클록(PC)과 동위상의 주기 클록을 생성할 필요가 있다.

제7도의 예에서는 일치검출수단(13)의 출력측에 AND게이트에 의해서 구성한 리타이밍수단(15)을 설치하고, 이 리타이밍수단(15)으로 일치신호(J)의 발생기간중에 최초로 입력되는 기준 클록(PC)과의 AND를 취하여, 기준 클록(PC)에 동기한 제6(e)도에 가리키는 주기 클록(LT)을 생성하고, 이 주기 클록(LT)을 시프트레지스터(18과 19)에 부여하여, 시프트레지스터(18과 19)의 시프트동작을 기준 클록(PC)에 동기시켜 구동하도록 구성하고 있다.

IC 테스터의 분야에서도 장치의 소형화와 전력소비의 저감화가 요구되고 있다. 이 요구에 대하여, 장치각부의 회로를 IC화하는 시도가 이루어지고 있다. 주기발생장치(10)를 IC화하는 경우에는, 특히 리타이밍수단(15)에 있어서 일치신호(J)의 발생기간중의 중앙부분의 타이밍에 기준 클록(PC)의 위상을 합치시키는 것이 어렵게 된다는 불편함이 생긴다. 왜냐하면, IC는 CMOS 구조로 만들어지는 것이 보통이지만, CMOS 구조로 한 경우에는 그 회로구조상 회로소자에 있어서의 신호의 전파지연시간이 크다. 이 때문에, 리타이밍수단(15)에 있어서 일치신호(J)의 발생기간중의 거의 중앙에 기준 클록(PC)의 위상을 합치시키기 위한 지연조정수단을 얻을 수 없다는 불편함이 생긴다.

예컨대, CMOS 구조의 회로에 의해서 구성되는 주기발생장치에 있어서, 리타이밍수단(15)의 일치신호(J)가 입력되는 신호통로측에, 제8도에 도시한 바와 같이 지연소자(16)를 삽입한 경우, 신호의 전파지연시간이 최소인 회로소자(인버터, 오어 게이트 등)를 사용했다고 해도, 이들 회로소자에 의한 지연시간은 10nsec(10×10^-9sec) 이상의 지연시간으로 된다. 기준 클록(PC)의 주파수가 예컨대 100㎒라고 하면, 그 1주기는 상술하였듯이 10nsec가 된다. 따라서, 지연소자(16)에 10nsec의 지연시간(τ1)을 부여하면, 일치신호(J)는 기준 클록(PC)의 1주기분(10nsec) 지연하여 리타이밍수단(15)에 공급되게 된다. 지연소자(16)의 지연시간(τ1)이 10nsec보다 조금이라도 길게 되면, 리타이밍수단(15)의 입력측에 있어서의 일치검출수단(13)으로부터 출력되는 일치신호(J)와 기준 클록(PC)과의 사이의 관계는 제9(b)도에 도시한 바와 같이, 일치신호(J)의 중앙부분에서 기준 클록(PC)을 펀칭할 수 없는, 즉, 일치신호(J)의 중앙부분에서 기준 클록(PC)과의 AND를 취할 수 없다는 불편함이 생긴다. 따라서, 지연소자(16)의 지연시간(τ1)이 기준 클록(PC)의 1주기(T)보다 길게 되면, 리타이밍수단(15)으로부터는 제9(c)도에 도시한 바와 같이 2개의 주기 신호(LT와 LT')가 출력되어, 시프트레지스터(18과 19)가 2회 시프트 동작하여 버리던지, 혹은 주기신호(LT)의 펄스폭이 좁게 됨에 의해 시프트레지스터(18과 19)를 확실하게 시프트동작시킬 수 없게 된다는 불편함이 생긴다.

이 때문에 지연소자(16)를 제거하여 버리는 것을 생각할 수 있지만, 지연소자(16)를 제거하여 버린 경우에는, 일치신호(J)의 지연시간이 기준 클록(PC)의 펄스폭보다 짧게 되어 버리기 때문에, 이 경우에도 제10도에 도시한 바와 같이 2개의 주기신호(LT와 LT')이 발생하여 버린다는 불편함이 있다.

여기서, 지연소자(16)에 대신해서 제11도에 도시한 바와 같이 랫치회로(17)를 사용하는 것도 생각할 수 있다. 그렇지만, CMOS 구조로 카운터(12), 일치검출수단(13), 랫치회로(17)를 구성한 경우, 이것들의 회로소자의 동작을 기준 클록(PC)의 반주기분(펄스폭분)의 시간 5nsec내에 완료시키는 것은 대단히 곤란하다. 이 랫치회로(17)를 사용하는 방법으로 정상으로 동작시키기 위해서는, 기준 클록(PC)의 주기를 길게 할 수 밖에 방법이 없다. 그렇지만, 기준 클록(PC)의 주기를 길게 하면, 주기 클록(LT)의 발생주기가 길게 되어, 주기분해능이 나쁘게 되기 때문에, IC의 시험주기의 설정분해능이 떨어지게 된다는 불편함이 생긴다.

본 발명은 반도체 디바이스, 특히 그 대표예인 반도체 집적회로소자(이하, IC라고 칭한다)를 시험하는 반도체 디바이스 시험장치(일반적으로, IC 테스터라고 불린다)에 사용되고, 설정된 시험주기의 결국, 시험패턴발생주기의 펄스신호를 발생하는 주기발생장치에 관한 것이다.

제1도는 본 발명에 의한 주기발생장치의 한 실시예의 개략의 구성을 나타내는 블럭도이다.

제2도는 제1도에 도시한 실시예에 사용된 시프트레지스터의 상세한 구성을 가리키는 블럭도이다.

제3도는 제2도에 도시한 시프트레지스터의 동작을 설명하기 위한 파형도이다.

제4도는 종래의 IC 테스터의 일례의 개략의 구성을 나타내는 블럭도이다.

제5도는 종래의 IC 테스터에 사용되는 주기발생장치의 일례의 개략의 구성을 나타내는 블럭도이다.

제6도는 제5도에 도시한 주기발생장치의 동작을 설명하기 위한 파형도이다.

제7도는 종래의 리타이밍수단을 갖춘 주기발생장치의 일례를 나타내는 블럭도이다.

제8도는 종래의 IC 테스터에 사용되는 주기발생장치에 사용되고 있는 리타이밍수단의 일례를 나타내는 회로접속도이다.

제9도는 제8도에 도시한 리타이밍수단의 결점을 설명하기 위한 파형도이다.

제10도는 제8도에 도시한 리타이밍수단에 있어서 지연소자를 제거한 경우의 결점을 설명하기 위한 파형도이다.

제11도는 종래의 IC 테스터에 사용되는 주기발생장치에 사용되고 있는 리타이밍수단의 다른 예를 개시하는 회로접속도이다.

본 발명의 목적은 CMOS 구조에 의하여 IC화된 경우라도, 기준 클록의 주기를 길게 하는 일없이, 안정하게 동작하는 주기발생장치를 제공하는 것이다.

본 발명에서는, 주기 메모리의 전단에 설치되는 시프트레지스터를 구성하는 각 플립플롭의 트리거 입력단자에 기준 클록(PC)을 직접 공급함과 동시에, 각 플립플롭의 전단에 전환 회로(스위치 회로)를 설치하여, 이 전환 회로에 의해 일치신호(J)를 출력되지 않는 상태에서는 각 플립플롭의 출력을 자기의 입력단자에 귀환시키는 상태로 제어하고, 또한, 일치신호(J)가 출력된 상태에서는 전단의 플립플롭의 출력을 자기의 입력단자에 공급하는 상태로 제어하고, 일치신호의 유무에 따라서 전환 회로를 전환제어하여, 각 플립플롭을 기준 클록(PC)에 동기시켜 동작시키도록 구성한 것이다.

상기 본 발명의 구성에 의하면, 카운터(12), 일치검출수단(13), 랫치회로(17)의 동작완료까지의 시간이 기준 클록의 1주기분의 시간보다 짧아도 되기 때문에, 종래의 기준 클록(PC)의 반주기분의 시간내에 동작을 완료해야만 하는 경우와 비교하여, 시간의 허용범위가 배가 되어, CMOS 구조에 의하여 IC 화한 주기발생장치를 실현할 수 있다.

이하, 본 발명에 의한 주기발생장치의 일 실시예에 대해서 첨부도면을 참조하여 상세히 설명한다. 제1도는 본 발명에 의한 주기발생장치의 한 실시예의 개략의 구성을 나타내고, 제2도는 제1도에 나타낸 실시예에 사용된 시프트레지스터의 상세한 구성을 도시한 각각의 블럭도이다. 이 실시예에서는 주기 데이터를 기억한 주기 메모리(11)의 전단 및 후단에 각각 설치되어, 파이프라인으로서 동작하는 시프트레지스터(18 및 19)를 구성하는 각 플립플롭(FF)의 전단에, 제2도에 도시한 바와 같이, 전환 회로(MUX)를 설치한다. 제2도에는 전단의 시프트레지스터(18)만을 가리키지만, 후단의 시프트레지스터(19)도 같은 회로구성을 가진다.

각 전환 회로(MUX)의 입력단자(A)에는 곧 다음 단의 관련하는 플립플롭(FF)의 출력신호(I_A)를 공급하고, 각 전환 회로(MUX)의 입력단자(B)에는 곧 전단의 플립플롭의 출력신호(I_B)를 공급한다. 각 전환 회로(MUX)의 제어단자(EN)에는 일치검출수단(13)으로부터 출력되는 일치신호(J)를 공급하여, 각 전환 회로(MUX)의 출력단자(O)를 곧 다음 단의 관련하는 각 플립플롭(FF)의 입력단자(D)에 접속하고, 또한 각 플립플롭(FF)의 트리거입력단자(CK)에는 주기발생장치의 기준 클록(PC)을 입력한다.

각 전환 회로(MUX)는 제어단자(EN)에 공급되는 일치신호(J)의 논리가 L(저레벨)논리의 상태에서는 입력단자(A)가 출력단자(O)에 접속된 상태로, 또한, 일치신호(J)의 논리가 H(고레벨)논리가 되면 입력단자(B)가 출력단자(O)에 접속된 상태로 전환된다. 따라서, 일치검출수단(13)이 일치를 검출하지 않는 상태에서는 각 전환회로(MUX)는 입력단자(A)가 출력단자(O)에 접속되어 있고, 이 상태에서는 각 플립플롭(FF)은 트리거입력단자(CK)에 기준 클록(PC)이 입력되더라도 자기의 출력을 판독하여 기입하고 각 플립플롭(FF)에 기억된 타이밍 세트 데이터(TS) 및 주기 메모리(11)로부터 판독된 주기 데이터는 시프트레지스터(18 및 19)내를 시프트되지 않는다.

이것에 대하여, 일치검출수단(13)이 일치를 검출하여, H 논리를 출력하면, 각 전환 회로(MUX)는 입력단자(B)가 출력단자(O)에 접속된 상태로 전환되기 때문에, 이 상태로 각 플립플롭(FF)의 트리거입력단자(CK)에 기준 클록(PC)이 입력되면, 이 기준 클록(PC)의 상승 타이밍으로 각 플립플롭(FF)은 전단의 플립플롭의 출력을 판독하여 기입한다. 따라서, 타이밍 세트 데이터(TS) 및 주기 메모리(11)로부터 판독되는 주기 데이터는 대응하는 시프트레지스터(18 및 19)의 플립플롭(FF) 사이를 1단씩 시프트되고, 시프트레지스터(19)로부터 출력되어 일치검출수단(13)에 입력되는 주기 데이터의 상태를 갱신한다.

상술한 본 발명에 의한 주기발생장치(10)의 동작을 설명하기 위한 파형도를 제3도에 나타낸다. 제3(a)도는 주기발생장치(10)의 내부기준 클록(PC)의 파형을, 제3(b)도는 일치신호(J)의 파형을, 제3(c)도는 이 예에서는 시프트레지스터(18)의 종단의 출력신호의 파형을 각각 가리킨다. 본 발명에 의하면, 주기발생장치(10)의 내부기준 클록(PC)내의 주기 데이터와 일치한 펄스(F)의 상승 타이밍으로부터 지연시간(τ1)후에 일치신호(J)가 출력되었다고 하면, 그 다음 기준 클록 펄스①의 상승 타이밍에서 시프트레지스터(18과 19)가 시프트동작을 행하여, 이것에 의해서 시프트레지스터(18)의 종단에서 출력할 수 있는 타이밍 세트 데이터(TS)가 예컨대 #F로부터 #2로 갱신된다. 따라서, 일치신호(J)의 상승의 타이밍이 기준 클록 펄스(F)의 상승 직후로부터 곧 다음 기준 클록 펄스①의 상승 직전까지의 약 1주기에 가까운 범위의 어디에 있어도, 다음 펄스①의 상승 타이밍에 있어서 일치신호(J)가 H 논리이며, 각 전환 회로(MUX)의 입력단자가 A에서 B로 전환되고 있기 때문에, 시프트레지스터(18과 19)의 시프트동작은 확실하게 실행된다. 더구나, 각 플립플롭(FF)의 트리거입력단자(CK)에 부여되는 기준 클록(PC)은 펄스폭이 절삭되는 것도 없으므로 시프트레지스터(18과 19)를 안정되게 동작시킬 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면, 주기 메모리(11)의 적어도 전단에 설치된 시프트레지스터(18)에 기준 클록(PC)을 공급하고, 또한 일치신호(J)의 인가에 의해서만 각 시프트레지스터가 기준 클록(PC)에 의해서 신호의 시프트동작을 실행하도록 구성하였기 때문에, 일치신호(J)의 위상이 기준 클록(PC)의 위상에 가깝더라도, 혹은 1주기 가깝게 늦어지더라도, 각 시프트레지스터를 확실하게 동작시킬 수 있다. 결국, 일치신호(J)의 지연허용폭을 종래보다도 넓게 취할(종래의 약 2배로 한다) 수 있다. 따라서, 특히 카운터(12)와 일치검출수단(13)을 지연시간이 큰 CMOS 구조의 IC에 의해 구성하더라도 카운터(12)와 일치검출수단(13)의 지연시간을 더한 시간이 기준 클록(PC)의 1주기보다 극히 작은 시간의 범위에 있으면 되기 때문에, CMOS 구조의 회로라도 시프트레지스터(18과 19)를 구비한 구성의 주기발생장치(10)를 실현할 수 있다는 현저한 효과가 있다.

또, 상기 설명에서 반도체디바이스의 대표예인 IC를 예로 취했지만, IC 이외의 다른 반도체디바이스를 시험하는 반도체디바이스 시험장치에 사용되는 주기발생장치에도 본 발명을 적용할 수 있고, 같은 작용효과를 얻을 수 있는 것은 말할 필요도 없다. 또한, 시프트레지스터를 구성하는 각 단의 레지스터는 플립플롭에 한정되는 것이 아니다.

Claims

소정의 주기의 주기신호를 패턴발생기에 공급하여, 이 패턴발생기로부터 피시험반도체디바이스에 부여되는 시험패턴신호의 주기를 결정함과 동시에, 상기 패턴발생기로부터 공급되는 타이밍 세트 데이터에 의해서 상기 주기신호의 주기가 규정되는 주기발생장치로서, 기준 클록을 계수하는 카운터와, 복수의 주기 데이터가 미리 격납되어 있고, 상기 패턴발생기로부터 출력되는 상기 타이밍 세트 데이터가 어드레스 신호로서 부여되고, 이 어드레스 신호에 의해서 억세스된 어드레스의 주기 데이터를 출력하는 주기 메모리와, 상기 카운터의 계수치와 상기 주기 메모리로부터 판독되는 주기 데이터를 비교하고, 이들 계수치와 주기 데이터의 일치를 검출했을 때에 일치신호를 출력하는 일치검출수단과, 상기 주기 메모리에 공급되는 상기 타이밍 세트 데이터를 기억한 복수단수의 레지스터를 가지고, 주기신호가 발생할 때마다 차례로 1단씩 타이밍 세트 데이터를 보진시키는 파이프라인을 구성하는 시프트레지스터를 구비한 주기발생장치에 있어서; 상기 시프트레지스터를 구성하는 복수의 레지스터의 각 전단에 각각 설정된 전환 수단과, 이들 전환 수단을, 상기 일치검출수단이 일치신호를 출력한 상태에서는 각 전환 수단의 전단의 레지스터에 기억되어 있는 타이밍 세트 데이터를 상기 기준 클록에 동기하여 다음 단의 레지스터에 보내주는 상태로 전환하고, 상기 일치신호를 출력되어 있지 않은 상태에서는 상기 각 레지스터에 기억된 타이밍 세트 데이터를 상기 기준 클록에 동기하여 자기의 입력단자에 귀환시키는 상태로 전환되도록 제어하는 수단을 구비하고, 상기 일치신호를 출력되지 않는 상태에서는 상기 각 레지스터에 기억된 타이밍 세트 데이터를 유지하도록 구성한 것을 특징으로 하는 주기발생장치.
제1항에 있어서, 상기 시프트레지스터를 구성하는 복수의 레지스터는 각각 D형 플립플롭이고, 상기 각 전환회로는 2개의 입력단자와 1개의 출력단자와 1개의 제어단자를 가지는 멀티플렉서이고, 각 멀티플렉서는 그 제어단자에 상기 일치신호가 공급되지 않은 때에는 한편의 입력단자가 출력단자에 접속되고, 각 멀티플렉서의 제어단자에 상기 일치신호가 공급된 때에 다른쪽의 입력단자가 출력단자에 접속되도록 구성되어 있고, 각 플립플롭의 트리거단자에는 상기 기준 클록이 공급되어, 그 입력단자에 전단의 멀티플렉서의 출력단자가 접속되고, 그 출력단자가 전단의 멀티플렉서의 한편의 입력단자와 다음단의 멀티플렉서의 다른쪽의 입력단자에 접속되어, 초단의 멀티플렉서의 다른쪽의 입력단자에 상기 타이밍 세트 데이터가 입력되고, 종단의 플립플롭의 출력단자로부터 타이밍 세트 데이터가 상기 주기 메모리에 출력되는 것을 특징으로 하는 주기발생장치.
제1항에 있어서, 상기 주기 메모리의 후단에, 상기 주기 메모리로부터 판독된 주기 데이터를 기억하는 복수단수의 레지스터를 가지고 있고, 판독된 주기 데이터를 차례로 1단씩 보진시키는 파이프라인을 구성하는 제2의 시프트레지스터를 설치하고, 이 시프트레지스터를 구성하는 각 레지스터의 전단에 각각 전환수단을 설치하고, 또한 각 전환수단을 상기 일치검출수단이 일치신호를 출력한 상태에서는 각 전환수단의 전단의 레지스터에 기억되어 있는 주기 데이터를 상기 기준 클록에 동기하여 다음단의 레지스타로 보내주는 상태로 전환하고, 또한 상기 일치신호가 출력되어 있지 않은 상태에서는 상기 각 레지스터에 기억된 주기 데이터를 상기 기준 클록에 동기하여 자기의 입력단자에 귀환하는 상태로 전환되도록 제어하는 수단을 설치하고, 상기 일치신호가 출력되지 않은 상태에서는 상기 각 레지스터에 기억된 주기 데이터를 유지하도록 구성한 것을 특징으로 하는 주기발생장치.
제3항에 있어서, 상기 제2의 시프트레지스터를 구성하는 복수의 레지스터는 각각 D 형 플립플롭이고, 이들 레지스터의 전단에 각각 설치된 상기 각 전환회로는 2개의 입력단자와 1개의 출력단자와 1개의 제어단자를 가지고 있는 멀티플렉서이고, 각 멀티플렉서는 그 제어단자에 상기 일치신호가 공급되지 않는 때에는 한편의 입력단자가 출력단자에 접속되어, 각 멀티플렉서의 제어단자에 상기 일치신호가 공급된 때에 다른쪽의 입력단자가 출력단자에 접속되도록 구성되어 있고, 각 플립플롭의 트리거단자에는 상기 기준 클록이 공급되고, 그 입력단자에 전단의 멀티플렉서의 출력단자가 접속되고, 그 출력단자가 전단의 멀티플렉서의 한편의 입력단자와 다음단의 멀티플렉서의 다른쪽의 입력단자에 접속되어, 초단의 멀티플렉서의 다른쪽의 입력단자에 상기 주기 메모리로부터 판독된 주기 데이터가 입력되고, 종단의 플립플롭의 출력단자로부터 주기 데이터가 상기 일치검출수단에 출력되는 것을 특징으로 하는 주기발생장치.