KR20000076317A - 메모리 및 테스트 회로를 갖는 집적 회로 - Google Patents

메모리 및 테스트 회로를 갖는 집적 회로 Download PDF

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Abstract

본 발명은 메모리 및 테스트 회로를 갖는 집적 회로에 관한 것이다. 메모리(2)는 테스트 회로(3)에 의해 테스트될 수 있으며 데이터 라인(D1, D2), 어드레스 라인(ADR) 및 제어 라인(RAS, CAS, OE)을 통해 상기 테스트 회로(3)와 접속되며, 상기 라인들 중에서 적어도 하나의 라인은 스위칭 수단을 통과하여 지나간다. 스위칭 수단(L, G)은 집적 회로(1)의 외부 단자(6, 7)를 통해 제어될 수 있어서, 상응하는 라인에서의 신호 진행 및 이에 따른 테스트의 타이밍이 외부로부터 영향을 받을 수 있다. 본 발명은 특히 집적 메모리 코어의 자체 테스트를 실현하는데 적합하다.

Description

메모리 및 테스트 회로를 갖는 집적 회로 {INTEGRATED CIRCUIT WITH A MEMORY AND A CONTROL CIRCUIT}
집적 회로내에 로직 회로 이외에도 점차 소위 집적 메모리 코어(embedded memory cores)가 사용된다. 이러한 메모리는 집적 회로내에서 생성되는 데이터 또는 집적 회로의 기능에 필요한 데이터를 저장하는데 사용되지만, 집적 회로의 외부로부터 메모리에 대해 액세스하는 것은 집적 회로의 기능에 필수적이지는 않다. 그러나, 메모리의 기능성 테스트는 필수적이다. 자세한 테스트를 위해 어드레스 및 데이터 모델이 알고리즘적으로 형성되어야 하며 상기 어드레스 및 데이터 모델이 메모리 단자에 인가되어야 하며, 인가된 어드레스, 저장될 데이터 및 제어 신호의 타이밍이 변경되어야 한다.
메모리 코어의 테스트를 실행하기 위해, 바람직하게 메모리의 전체 단자가 적어도 테스트 동안 집적 회로의 외부 단자와 접속될 수 있다(소위 클리어링 (clearing)). 그러나, 이것은 다수의 외부 단자를 필요로 하며 필수 알고리즘 테스트 모델을 형성하는 상기 외부 단자에 접속하기 위한 메모리 테스트 장치를 필요로 한다.
메모리의 기능 테스트를 실행하기 위한 추가 가능성은 소위 Built-In Self Test, 즉 내장형 자체 테스트에 있다. 이 경우, 테스트 모델을 형성하고 상응하는 신호의 타이밍을 결정하는, 집적 회로에 제공된 테스트 회로에 의해 메모리의 테스트가 실행된다. 이 경우, 집적 회로의 외부로부터 테스트에 영향을 주는 것은 불가능하다. 자체 테스트가 완전히 실행된 후에는 개별 결과 신호(Go-/No-Go-신호)를 집적 회로 밖으로 전송하는 것 만이 요구되며, 이를 위해 극단적인 경우에는 단 하나의 테스트 신호 출력으로도 충분하다. 이러한 해결책은 첫번째로 언급한 것에 비해, 다수의 테스트 핀이 필요치 않으며 외부 테스트 장치 없이 다수의 테스트 단자로도 지장이 없다는 장점이 있다. 그러나 BIST는, 기본적인 테스트를 위해 다수의 상이한 테스트 모델이 형성되어야 하며 집적 회로에 있는 테스트 회로에 의해 타이밍 특성이 형성되어야 한다는 단점이 있다.
BIST에서 타이밍을 변동하기 위해서는 많은 비용이 필수적이다. 또한, 이를 위해 상응하는 테스트 회로에 타이밍 제너레이터(예를 들어 링 계수기 형태) 및 비교기가 필요하다. 특히, 작은 메모리 커패시턴스를 갖는, 테스트될 메모리에서는 이러한 추가 회로 비용이 매우 중요하다.
본 발명은 메모리 및 테스트 회로를 갖는 집적 회로에 관한 것이다.
도 1은 메모리 및 테스트 회로를 갖는 집적 회로를 도시한다.
본 발명의 목적은 집적 메모리 코어의 메모리 테스트시 타이밍을 간단하게 변동시킬 수 있는 집적 회로를 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 집적 회로에 의해 달성된다. 본 발명의 실시예 및 개선예는 종속항에서 다루어진다.
메모리 테스트를 실행하기 위해서는 집적 회로의 메모리 및 테스트 회로가 데이터 라인, 어드레스 라인, 제어 라인을 통해 서로 접속되며, 상기 라인들 중 적어도 하나가 제어 입력부를 갖는 스위칭 수단을 통하여 지나가고, 상기 제어 입력부가 집적 회로의 외부 단자와 접속된다. 신호를 외부 단자에 인가함으로써 스위칭 수단이 접속될 수 있다. 이에 따라 상응하는 라인에서의 신호 진행이 영향을 받을 수 있어서, 테스트 타이밍이 영향을 받을 수 있다. 본 발명의 장점은, 저렴한 BIST가 집적 회로에서 실행될 수 있으며, 동시에 스위칭 수단에 의한 타이밍의 변동이 가능하다는 것이다.
본 발명의 제 1 실시예에서 스위칭 수단은 로직 게이트, 예를 들어 AND-게이트이다. 로직 게이트의 입력부 중 하나는 제어 입력부이다.
다른 실시예에서 스위칭 수단은 제어 입력부인 클록 입력부를 갖는 래치(Latch)이다.
다수의 데이터 라인 및/또는 어드레스 라인이 데이터 버스 또는 어드레스 버스를 형성하고, 각각의 버스의 모든 라인이 각각 하나의 스위칭 수단을 통하여 지나가며, 각각의 버스의 스위칭 수단의 모든 제어 입력부가 집적 회로의 각각 동일한 외부 단자와 접속되는 것이 매우 바람직하다. 이에 따라, 테스트에 필수적인 외부 단자의 수를 줄일 때 동시에 타이밍의 우수한 영향성을 얻을 수 있다.
첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.
도 1은 집적 메모리 코어로서 메모리(2)를 포함하며 메모리(2)를 테스트하는데 사용되는 테스트 회로(3)를 포함하는 집적 회로(1)를 도시한다. 메모리 테스트를 가능하게 하기 위해, 메모리(2)와 테스트 회로(3)가 하기에 설명될 라인을 통해 서로 접속된다:
메모리(2)의 메모리 셀을 어드레스화하기 위해, 테스트 회로(3)에 의해 형성된 에드레스를 메모리(2)에 인가하기 위한 어드레스 버스(ADR); 입력될 데이터를 테스트 회로(3)로부터 메모리(2)로 전송하는 제 1 데이터 버스(D1); 판독될 데이터를 메모리(2)로부터 테스트 회로(3)로 전송하는 제 2 데이터 버스(D2)(본 발명의 다른 실시예에서는 물론 단방향, 양방향 데이터 버스도 제공될 수 있다); 각각의 메모리를 트리거하는데 필수적인 상응하는 제어 신호를 테스트 회로(3)의 출력부(10)로부터 메모리(2)의 상응하는 입력부(9)로 전송하는 제어 라인(RAS, CAS, OE).
관찰되는 실시예에서 메모리(2)는 DRAM이며, 이에 따라 제어 신호들 중 하나는 로우(row) 선택 신호(RAS)이며, 다른 하나는 칼럼(column) 선택 신호(CAS)이고, 3번째 신호는 출력(output)-이네이블(enable)-신호(Signal)(OE)이다. 이것은 본 발명의 다른 실시예에서 기록(Write)-이네이블(enable)-신호(Signal)(WE)일 수 있다.
설명한 라인에 의해, 제어 신호(3)에 의해 형성된 임의의 테스트 모델을 메모리(2)에 기록하고 상기 메모리(2)로부터 다시 판독하는 것이 가능하다. 테스트 회로(3)는 테스트 종료 후에 메모리(2)의 테스트 결과로서 상응하는 결과 신호를 집적 회로(1)의 제 3 외부 단자(8)로 전송한다.
집적 회로(1)는 추가 스위칭 수단(L, G)을 포함하며, 도시된 실시예에서 각각의 라인(D1, D2, ADR, RAS, CAS, OE)은 상기 스위칭 수단(L, G)을 통하여 지나간다. 도시된 실시예에서 데이터 라인(D1, D2) 및 어드레스 라인(ADR)은 스위칭 수단으로서의 클록 레벨 감지 래치(L)를 통하여 지나간다. 래치는 투과적 (transparent) 및 비투과적 상태로 스위칭될 수 있다. 래치가 비투과적일 경우 래치의 입력부(D)에서의 신호 변경은 출력부(Q)에 영향을 주지 않는다. 래치(L)의 클록 입력부(CLK)에 상응하는 레벨을 인가함으로써 래치(L)가 투과적으로 스위칭될 수 있으며, 이에 따라 입력부(D)의 신호가 출력부(Q)에도 존재한다. 래치(L)의 클록 입력부(CLK)는 본 발명에 따라 제 1 외부 단자(6)와 접속된다.
실시예에서 제 1 데이터 버스(D1) 및 제 2 데이터 버스(D2)의 각각의 데이터 라인 및 어드레스 버스(ADR)의 각각의 외부 라인은 각각의 래치(L)를 통하여 지나간다. 그러나, 동일한 버스(D1, D2, ADR)의 래치(L)의 모든 클록 입력부(CLK)는 바람직하게 집적 회로(1)의 동일한 제 1 접속부(6)와 접속된다. 제 1 외부 단자(6)에 의해, 상응하는 래치(L)가 임의의 시점에서 투과적으로 스위칭됨으로써, 테스트 회로(3)에 의해 생성된 신호의 타이밍 또는 메모리(2)로부터 판독된 신호의 타이밍을 지연하는 것이 가능하다.
제어 라인(RAS, CAS, OE)은 다른 스위칭 수단을 통하여, 즉 AND-게이트(Gate) 형태인 로직 게이트(G)를 통하여 지나간다. 이 경우, 각각의 게이트(G)의 입력부(4)는 집적 회로(1)의 제 2 외부 단자(7)와 접속된다. 제 2 외부 단자(7)에 의해 제어 신호(RAS, CAS, OE)의 레벨 변경이 나중에야 비로소 각각의 게이트(G)의 출력부에 나타나게 하는 것이 가능하다.
본 발명에 따른 스위칭 수단(L, G)에 의해, 집적 회로(1)의 적은 외부 단자(6, 7)만으로 테스트 회로(3)에 의한 메모리(2)의 테스트 동안 전체의 타이밍에 영향을 주는 것이 가능하다. 외부 단자(6, 7)를 위한 상응하는 신호를 생성하기 위해 적은 출력부 단자만을 갖는 도시되지 않은 테스트 장치가 필요하며, 상기 출력부 단자의 수는 메모리(2) 단자의 수보다 작을 수 있다. 이것은 예를 들어 메모리 테스트 장치가 없는 간단한 로직 테스트 장치일 수 있다. 왜냐 하면, 메모리 데이터 어드레스의 생성 및 집적 회로(1)에서의 판독 데이터의 비교가 집적 회로(1)의 테스트 회로(3)에 의해 실행되기 때문이다. (집적 회로 단자로의 메모리(2)의 전체적인 클리어링(clearing)시 필수적인 40개 까지의 단자 대신에) 작은 수의 외부 테스트 단자는 간단하게 다수의 칩의 동시 테스트를 가능하게 한다. 메모리의 모든 데이터 입력부 및 출력부, 어드레스 단자 및 제어 신호가 집적 회로(1)의 각각의 외부 단자와 접속되지 않고 메모리의 자세한 분석이 실행될 수 있다.
도시된 본 발명의 실시예에서 테스트 모델이 테스트 회로에 의해 형성되고 판독된 데이터가 테스트 회로(3)에 의해 테스트되는 동안, 신호의 타이밍이 외부 단자(6, 7)를 통해 집적 회로의 외부로부터 영향을 받을 수 있다. 특히, 전체의 데이터 버스 또는 어드레스 버스에 각각 하나의 외부 테스트 단자(6)가 필요한 것이 바람직하다. 외부 단자(6, 7)를 통해 예를 들어 메모리 사이클의 길이 또는 테스트될 액세스 타임이 변경될 수 있다.
테스트 모델의 형성 및 판독된 데이터의 평가에 사용되는 테스트 회로(3)는 테스트 제너레이터(Test generator)로 실현될 수 있거나(하드웨어 해결책) 대부분 집적 회로에 필연적으로 존재하는 프로세서 또는 마이크로 프로세서의 테스트 소프트웨어로 구현될 수 있다.
메모리(2)와 테스트 회로(3)를 접속하는 라인상에서 타이밍에 영향을 주기 위한 스위칭 수단으로 각각 전계 효가 트랜지스터 또는 전송 게이트(병렬로 접속된 2개의 전계 효과 트랜지스터와 대립되는, 전환된 신호에 의해 트리거링될 수 있는 채널 타입에 의해 실현될 수 있는 전송 게이트)가 제공될 수 있으며, 상기 전계 효과 트랜지스터 또는 전송 게이트의 제어 게이트는 집적 회로(1)의 외부 단자와 접속될 수 있다. 도 1에 도시된 래치(L) 대신 클록 에지 제어된 플립(Flip) -플롭(Flop)이 사용될 수 있다.
본 발명의 추가 장점은, BIST에서 테스트 회로(3)에 의해 일반적으로 일정하게 제공되는 테스트 시퀀스가 나중에 타이밍에 따라 외부 단자(6, 7)에 의해 영향을 받을 수 있다는 것이다. 이에 따라, 테스트 회로(3)에 의한 테스트 동안 신호 타이밍의 다양화를 위한 비용이 본 발명에 의해 감소될 수 있다.

Claims (4)

  1. 메모리(2) 및 테스트 회로(3)를 갖는 집적 회로(1)에 있어서,
    - 메모리(2)가 테스트 회로(3)에 의한 테스트를 목적으로 데이터 라인(D1, D2), 어드레스 라인(ADR) 및 제어 라인(RAS, CAS, OE)을 통해 상기 테스트 회로(3)와 접속되며,
    - 테스트 회로 또는 메모리로부터 라인(D1, D2, ADR, RAS, CAS, OE)에 제공될 수 있는 신호가 스위칭 수단(L; G)의 입력부(D; 5)에 인가되고 스위칭 수단의 접속시 상기 스위칭 수단의 출력부(Q; 6)에 전송될 수 있도록, 라인(D1, D2, ADR, RAS, CAS, OE) 중 적어도 하나가 신호 수단(L; G)을 통하여 지나가며,
    - 스위칭 수단(L; G)이 집적 회로(1)의 외부 단자(6; 7)에 접속되는 제어 입력부(CLK; 4)를 포함하고,
    - 제어 입력부(CLK; 4)를 통해 스위칭 수단(L; G)이 접속될 수 있으며, 이에 따라 상응하는 라인(D1; D2; ADR; RAS; CAS; OE)에서의 신호 진행 및 이에 따른 테스트의 시간 시퀀스가 영향을 받을 수 있는 것을 특징으로 하는 집적 회로.
  2. 제 1항에 있어서,
    스위칭 수단이 로직 게이트(G)이며, 상기 로직 게이트(G)의 입력부 중 하나는 제어 입력부(4)인 것을 특징으로 하는 집적 회로.
  3. 제 1항에 있어서,
    스위칭 수단이 제어 입력부인 클록 입력부(CLK)를 갖는 래치(L)인 것을 특징으로 하는 집적 회로.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    - 다수의 데이터 라인(D1, D2) 및/또는 어드레스 라인(ADR)이 존재하며, 상기 라인(D1, D2, ADR)이 데이터 버스 또는 어드레스 버스를 형성하고 각각의 스위칭 수단(L)을 통하여 지나가며,
    - 데이터 버스 또는 어드레스 버스의 스위칭 수단(L)의 상응하는 제어 입력부(CLK)가 각각 동일한 외부 단자(6)와 접속되는 것을 특징으로 하는 집적 회로.
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