KR20010018808A - 다수개의 메모리 블락들 중 소정의 메모리 블락을 선택함에 있어 데이터 라인상의 데이터 충돌을 방지하고 메모리 블락, 로직 블락 및 비스트 회로를 분리하여 테스트 가능토록 하는 메모리 로직 복합 반도체장치 - Google Patents

다수개의 메모리 블락들 중 소정의 메모리 블락을 선택함에 있어 데이터 라인상의 데이터 충돌을 방지하고 메모리 블락, 로직 블락 및 비스트 회로를 분리하여 테스트 가능토록 하는 메모리 로직 복합 반도체장치 Download PDF

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윤종용
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    • G11C—STATIC STORES
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths

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Abstract

다수개의 메모리 블락들 중 소정의 메모리 블락을 선택함에 있어 데이터 라인상의 데이터 충돌을 방지하고 메모리 블락, 로직 블락 및 비스트 회로를 분리하여 테스트 가능토록 하는 메모리 로직 복합 반도체 장치가 개시된다. 본 발명은 다수개의 메모리 블락들과, 로직 블락과, 메모리 블락들 중 소정의 메모리 블락을 선택하는 출력 인에이블 신호에 응답하여 선택되는 메모리 블락의 데이터 출력을 데이터 라인을 통하여 로직 블락으로 전달하되, 출력 인에이블 신호에 대하여 소정시간 지연된 후 메모리 블락의 데이터 출력이 데이터 라인으로 연결되는 인터페이스 제어부를 구비한다.

Description

다수개의 메모리 블락들 중 소정의 메모리 블락을 선택함에 있어 데이터 라인상의 데이터 충돌을 방지하고 메모리 블락, 로직 블락 및 비스트 회로를 분리하여 테스트 가능토록 하는 메모리 로직 복합 반도체 장치{Merged memory logic semiconductor device capable of preventing data crash on data lines at the time of choosing a memory block among a multiple of memory blocks and separately testing memory block, logic block and bist circuit}
본 발명은 메모리 로직 복합 반도체 장치에 관한 것으로서, 특히 다수개의 메모리 블락들 중 소정의 메모리 블락을 선택함에 있어 데이터 라인상의 데이터 충돌을 방지하고 메모리 블락, 로직 블락 및 비스트 회로를 분리하여 테스트 가능토록 하는 메모리 로직 복합 반도체 장치에 관한 것이다.
최근 시스템 장비들은 발전하는 산업기술에 따라 다양화되고 고기능화된다. 이러한 시스템 장비들 예컨대, 컴퓨터 또는 전자장치들의 다양화 및 고기능화 경향에 맞추어 반도체 장치들도 그 동작기능들이 새로 추가되거나 향상되도록 요구되어진다. 반도체 장치는 시스템 장비 내에 장착된 부품들 또는 다른 반도체 장치들과 접속(interface)되는 데, 서로 밀접하게 연관되는 반도체 장치들끼리 통합하는 방향으로 개발된다. 이러한 반도체 장치의 대표적인 예가 메모리 장치와 로직 장치를 하나의 칩에 집적화시키는 메모리 로직 복합 반도체 장치(Merged Memory Logic: "MML"이라고도 칭함)이다. 메모리 로직 복합 반도체 장치는 대용량의 메모리 장치와 많은 기능의 로직 회로들을 포함하므로 다수개의 개별 소자들을 대체할 수 있다. 또한, 소비 전력이 작기 때문에 저전력을 요구하는 분야에서 그 사용범위가 커지고 있다.
메모리 로직 복합 반도체 장치는 일반적으로, DRAM 또는 SRAM으로 구성되는 하나의 메모리 블락을 내장하고 메모리 블락과 로직 블락 사이의 효과적인 통신을 위하여 많은 데이터 라인을 포함한다.
그런데, 메모리 로직 복합 반도체 장치는 메모리 로직 복합 반도체 장치 내에 더 많은 메모리 용량이 요구되어 다수개의 메모리 블락들을 내장하게 된다. 내장된 메모리 블락들은 데이터 라인들을 서로 공유하게 되는 데, 데이터 라인에는 하나의 메모리 블락으로부터 제공되는 데이터와 다른 메모리 블락으로부터 제공되는 데이터가 공존될 수도 있다. 따라서, 데이터 라인상에 각 메모리 블락으로부터 제공되는 데이터의 충돌을 방지할 수 있는 방법이 요구된다.
그리고, 메모리 로직 복합 반도체 장치는 메모리 블락과 로직 블락과의 인터페이스(interface)되는 복잡화로 인하여 메모리 로직 복합 반도체 장치의 기능을 테스트하기가 쉽지 않을 뿐 아니라, 메모리 로직 복합 반도체 장치를 테스트하는 테스터(tester)의 드라이버(driver) 갯수의 한계로 인하여 패드 수를 한정하여 테스트 할 수 밖에 없다. 그리하여, 메모리 로직 복합 반도체 장치의 테스트는 메모리 블락만, 또는 로직 블락만을 따로 분리하여 테스트하는 방법이 요구된다.
본 발명의 목적은 데이터 라인상에 각 메모리 블락으로부터 제공되는 데이터의 충돌을 방지하는 메모리 로직 복합 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 테스트시 메모리 블락과 로직 블락을 구분하여 테스트하는 메모리 로직 복합 반도체 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 메모리 로직 복합 반도체 장치를 나타내는 도면이다.
도 2는 도 1의 출력 인에이블 버퍼를 구체적으로 나타내는 도면이다.
도 3은 도 1의 출력 버퍼를 구체적으로 나타내는 도면이다.
도 4는 도 1의 테스트 리셋 버퍼를 구체적으로 나타내는 도면이다.
도 5는 도 1의 모드 셋트부를 구체적으로 나타내는 도면이다.
도 6은 도 1의 타이밍도를 개략적으로 나타내는 도면이다.
상기 목적을 달성하기 위한 본 발명은 다수개의 메모리 블락들과, 로직 블락과, 메모리 블락들 중 소정의 메모리 블락을 선택하는 출력 인에이블 신호에 응답하여 선택되는 메모리 블락의 데이터 출력을 데이터 라인을 통하여 로직 블락으로 전달하되, 출력 인에이블 신호에 대하여 소정시간 지연된 후 메모리 블락의 데이터 출력이 데이터 라인으로 연결되는 인터페이스 제어부를 구비한다.
상기 다른 목적을 달성하기 위한 본 발명은 다수개의 메모리 블락들과, 로직 블락과, 메모리 블락들 중 소정의 메모리 블락을 선택하는 출력 인에이블 신호에 대하여 소정시간 지연 후 응답하여 선택되는 메모리 블락의 데이터 출력을 데이터 라인으로 전달하고, 출력 인에이블 신호에 응답하여 메모리 블락 및 로직 블락의 테스트를 개시하되, 메모리 블락만 또는 로직 블락만을 테스트하는 인터페이스 제어부를 구비한다.
이와같은 본 발명은 먼저 선택된 메모리 블락 데이터의 유효 데이터 구간이 끝나는 시점 이후에 다음에 선택되는 다른 메모리 블락의 데이터가 출력 인에이블 버퍼 내 지연단을 통과하는 소정시간 후에 데이터 라인에 실리므로 이 지연시간 동안 데이터 라인상의 데이터 충돌이 방지된다. 또한, 메모리 로직 복합 반도체 장치를 테스트할 때 메모리 블락만 또는 로직 블락만을 따로 분리하여 테스트하며, 메모리 블락 테스트시 테스트하고자하는 메모리 블락의 데이터 대신에 이전에 선택된 메모리 블락의 데이터를 테스트하는 오류가 방지된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 일실시예에 따른 메모리 로직 복합 반도체 장치를 나타내는 도면이다. 이를 참조하면, 메모리 로직 복합 반도체 장치(5)는 다수개의 메모리 블락들(11,12,13), 로직 블락(20) 및 메모리 블락들(11,12,13)과 로직 블락(20)을 연결시키는 인터페이스 제어부(30)를 구비한다.
인터페이스 제어부(30)는 메모리 블락들(11,12,13) 중에서 어느 하나의 메모리 블락을 지정하여 선택하는 출력 인에이블 신호(OE)를 수신하는 출력 인에이블 버퍼(40), 출력 인에이블 버퍼(40)의 출력에 응답하여 선택되는 메모리 블락(11,12,13)의 데이터를 데이터 라인(DL)으로 전송하는 출력 버퍼(50), 메모리 로직 복합 반도체 장치(5)의 테스트를 개시하는 테스트 리셋 신호(Trst)를 발생하는 테스트 리셋 버퍼(60), 메모리 로직 복합 반도체 장치(5)의 테스트를 지시하는 테스트 모드 신호(TESTM0, TESTM1)에 응답하여 메모리 테스트 신호(Memtest), 메모리 블락(11,12,13)의 내장된 자기 테스트 회로(Built in self test: 이하 "BIST 회로"라 칭함)를 활성화시키는 비스트 신호(Bist) 및 로직 블락(20)의 테스트를 지시하는 로직 테스트 신호(Logic)를 발생하는 모드 셋트부(70), 선택되는 메모리 블락(11,12,13)의 데이터 라인(DL)을 테스트하는 메모리 테스트부(80), BIST 회로를 이용하여 선택되는 메모리 블락(11,12,13)의 데이터 라인(DL)을 테스트하는 비스트 테스트부(90)를 구비한다.
출력 인에이블 버퍼(40)는 외부로부터 또는 메모리 로직 복합 반도체 장치(5) 내부에서 이후에 설명될 내부 클럭 신호(PCLK)에 동기되지 않고(asynchronous) 제공되는 출력 인에이블 신호(OE)를 수신하여 출력 버퍼(50)를 활성화시키는 내부 출력 인에이블 신호(POE)를 발생한다. 출력 인에이블 신호(OE)는 메모리 블락들(11,12,13) 중에서 어느 하나의 메모리 블락을 지정하여 선택하는 신호로서, 각각의 메모리 블락(11,12,13)을 선택하도록 설정되는 출력 인에이블 신호(OE)는 메모리 블락(11,12,13)의 갯수 만큼 존재하게 된다. 본 명세서는 하나의 메모리 블락 즉, 제1 메모리 블락(11)을 선택하는 출력 인에이블 신호(OE)에 대하여 기술된다. 이 출력 인에이블 신호(OE)를 수신하는 출력 인에이블 버퍼(40)는 도 2에 구체적으로 도시되어 있다.
도 2를 참조하면, 출력 인에이블 버퍼(40)는 제1 메모리 블락(11)을 선택하는 출력 인에이블 신호(OE)의 "하이레벨"에 응답하여 "하이레벨"의 내부 출력 인에이블 신호(POE) 및 "로우레벨"의 반전 내부 출력 인에이블 신호(POEB)를 발생한다. 내부 출력 인에이블 신호들(POE, POEB)은 이후에 설명될 출력 버퍼(50, 도 1)를 활성화시켜 선택되는 제1 메모리 블락(11, 도 1)의 데이터 출력(DO, 도 1)을 데이터 라인(DL, 도 1)으로 전송한다.
데이터 라인(DL)은 다수개의 메모리 블락들(11,12,13, 도 1)에 공유되기 때문에, 데이터 라인(DL)에 실리는 각 메모리 블락(11,12,13)의 데이터 간에 충돌을 피할수 있도록 내부 출력 인에이블 신호(POE)가 출력 버퍼(44)로 제공되어져야 한다. 다시 말하면, 하나의 메모리 블락 예컨대, 제1 메모리 블락(11)이 선택되어 제1 메모리 블락(11)의 데이터가 데이터 라인(DL)에 실린 후 다른 하나의 메모리 블락(12 또는 13)을 선택하여 이에 해당되는 데이터를 데이터 라인(DL)에 싣고자 할 때에는 다른 하나의 메모리 블락(12 또는 13)의 데이터를 데이터 라인(DL)으로 전송하는 내부 출력 인에이블 신호(POE)는 제1 메모리 블락(11)의 선택을 해제한 후 소정시간 후에 활성화되는 것이 필요하다. 그러므로, 메모리 로직 복합 반도체 장치(5, 도 1)의 외부에서 또는 내부적으로 출력 인에이블 신호(OE)의 활성화되는 타이밍을 조정하여 데이터 라인(DL)상의 메모리 블락들(11,12,13) 사이의 데이터 충돌을 피할 수도 있다.
그러나, 본 실시예에서는 "하이레벨"로 활성화되는 출력 인에이블 신호(OE)에 대하여 출력 인에이블 버퍼(40) 내 지연단(42)을 통과하는 소정시간 후에 내부 출력 인에이블 신호(POE)가 "하이레벨"로 활성화되도록 설정된다. 따라서, 지연단(42)의 지연시간은 먼저 선택된 제1 메모리 블락(11) 데이터의 유효 데이터 구간이 끝나는 시점 이후에 다음에 선택되는 다른 메모리 블락(12 또는 13)의 데이터가 데이터 라인(DL)에 실리도록 하는 시간으로서, 이 지연시간 동안 데이터 충돌이 방지한다. 지연단(42)은 다수개의 인버터들로 구성되는 인버터 체인으로 구성된다.
도 3은 도 1의 출력 버퍼(50)를 나타내는 도면이다. 이를 참조하면, 출력버퍼(50)는 내부 출력 인에이블 신호(POE,POEB)에 응답하여 선택되는 제1 메모리 블락(11)의 데이터 출력(DO)을 데이터 라인(DL)으로 전송한다. 데이터 래치(54)는 제1 메모리 블락(11)의 데이터 출력(DO)을 래치한다. 출력 버퍼(50)의 동작은 다음과 같다.
우선, 내부 출력 인에이블 신호(POE,POEB)가 비활성일 때 즉, 내부 출력 인에이블 신호(POE)가 "로우레벨"이고 반전 내부 출력 인에이블 신호(POEB)가 "하이레벨"인 경우에는 피모스 트랜지스터(TP1) 및 엔모스 트랜지스터(TN1)가 "턴-온"되어 노드 PU는 "하이레벨"이 되고 노드 PD는 "로우레벨"이 된다. "하이레벨"의 노드 PU에 의하여 트랜지스터(TP2)가 "턴-오프"되고 "하이레벨"의 노드 PD에 의하여 트랜지스터(TN2)가 "턴-오프"되어 데이터 라인(DL)은 하이-임피던스(Hi-impedence: 이하 "Hi-Z"라 칭함) 상태가 된다.
다음에, 내부 출력 인에이블 신호(POE,POEB)가 활성일 때 즉, 내부 출력 인에이블 신호(POE)가 "하이레벨"이고 반전 내부 출력 인에이블 신호(POEB)가 "로우레벨"인 경우에는 "하이레벨"의 내부 출력 인에이블 신호(POE)에 의하여 트랜지스터(TP1)가 "턴-오프"되고 "로우레벨"의 반전 내부 출력 인에이블 신호(POEB)에 의하여 트랜지스터(TN1)가 "턴-오프"된다. 이 때, "하이레벨"의 내부 출력 인에이블 신호(POE) 및 "로우레벨"의 반전 내부 출력 인에이블 신호(POEB)에 응답하여 노드 PU 및 노드 PD는 서로 연결되고 선택되는 제1 메모리 블락(11)의 데이터 출력(DO)에 따라 그 전압레벨이 결정된다.
첫 번째로, "로우레벨"의 데이터 출력(DO)에 응답하여 트랜지스터(TP3)가 "턴-온"되어 노드 PU 및 노드 PD는 "하이레벨"이 된다. "하이레벨"의 노드 PU 및 노드 PD에 응답하여 트랜지스터(TP2)는 "턴-오프"되고 트랜지스터(TN2)는 "턴-온"되어 데이터 라인(DL)은 "로우레벨"이 된다. 두 번째로, "하이레벨"의 데이터 출력(DO)에 응답하여 트랜지스터(TP3)은 "턴-오프"되고 트랜지스터(TN3)은 "턴-온"되어 노드 PU 및 노드 PD는 "로우레벨"이 된다. "로우레벨"의 노드 PU 및 노드 PD에 응답하여 트랜지스터(TP2)는 "턴-온"되고 트랜지스터(TN2)는 "턴-오프"되어 데이터 라인(DL)은 "하이레벨"이 된다. 데이터 라인(DL)은 이후에 설명될 "하이레벨"의 로직 테스트 신호(Logic)에 응답하는 2-입력 앤드 게이트(32, 도 1)를 통하여 로직 블락(20, 도 1)과 연결된다.
도 4는 도 1의 테스트 리셋 버퍼(60)를 나타내는 도면이다. 이를 참조하면, 테스트 리셋 버퍼(60)는 내부 출력 인에이블 신호(POE)가 "하이레벨"로 활성화동안, 내부 클럭 신호(PCLK) 및 내부 클럭 신호(PCLK)에 동기되어 발생되며 메모리 블락(11,12,13)으로부터 데이터 출력(DO)을 지시하는 독출 신호(READ)에 응답하여 테스트 리셋 신호(Trst)를 발생한다. 테스트 리셋 신호(Trst)는 선택되는 메모리 블락(11,12,13, 도 1)의 데이터 출력(DO)이 실리는 데이터 라인(DL)에 직접 억세스하여 테스트하거나 비스트 회로(BIST, 도 1)를 통하여 테스트하는 방법으로 메모리 블락들(11,12,13, 도 1)의 테스트 또는 로직 블락(20, 도 1)의 테스트를 개시시킨다. 내부 클럭 신호(PCLK)는 메모리 로직 복합 반도체 장치에서 클럭에 의하여 동기되어 동작하는 회로들에 제공되는 신호로서, 일반적으로 외부로부터 수신되는 외부 클럭 신호의 상승구간에 응답하는 펄스발생기에 의하여 소정의 펄스폭을 갖는다. 내부 출력 인에이블 신호(POE)는 앞서 도 2에서 설명한 바와 같이 출력 인에이블 버퍼(50)에서 내부 클럭 신호(PCLK)와는 동기됨이 없이 출력 인에이블 신호(OE)에 따라 발생된다.
테스트 리셋 버퍼(60)는 내부 출력 인에이블 신호(POE) 및 독출신호(READ)가 "하이레벨"인 동안에, 내부 클럭 신호(PCLK)가 "로우레벨"로 하강하는 구간에서 "하이레벨"의 테스트 리셋 신호(Trst)를 발생한다. 그런데, 만약 내부 클럭 신호(PCLK)의 "로우레벨"로의 하강구간에서도 내부 출력 인에이블 신호(POE)가 "하이레벨"로 활성화되지 않으면 테스트 리셋 신호(Trst)는 계속하여 "로우레벨"을 유지한다. 그러다가 내부 출력 인에이블 신호(POE)가 "하이레벨"로 활성화될 때 테스트 리셋 신호(Trst)는 "하이레벨"이 된다. "하이레벨"의 테스트 리셋 신호(Trst)는 이후에 설명될 메모리 테스트 신호(Memtest)와 연관하여 선택되는 제1 메모리 블락(11, 도 1)의 데이터 출력(DO)이 실리는 데이터 라인(DL)에 직접 억세스하여 테스트하고, 비스트 신호(Bist)와 연관하여 선택되는 제1 메모리 블락(11, 도 1)의 데이터 출력(DO)이 실리는 데이터 라인(DL)을 비스트 회로(BIST, 도 1)를 통하여 테스트하고, 로직 테스트 신호(Logic)와 연관하여 로직 블락(20, 도 1)을 테스트한다.
여기서, 테스트 리셋 신호(Trst)는 앞서 설명한 도 2의 출력 인에이블 버퍼(42)에서 지연단(42)의 지연시간 동안 데이터 충돌이 방지되도록 활성화되는 내부 출력 인에이블 신호(POE)에 따라 발생되기 때문에, 메모리 테스트 신호(Memtest)와 연관해서 하나의 메모리 블락에서 다른 메모리 블락으로의 전환하여 테스트할 때 먼저 선택된 하나의 메모리 블락 데이터의 유효 데이터 구간이 끝나고 나서 다른 메모리 블락의 데이터를 테스트하게 된다. 따라서, 테스트 리셋 신호(Trst)는 메모리 블락 테스트시 테스트하고자하는 메모리 블락의 데이터 대신에 이전에 선택된 메모리 블락의 데이터를 테스트하는 잘못을 방지할 수 있다.
도 5는 도 1의 모드 셋트부(70)를 나타내는 도면이다. 이를 참조하면, 모드 셋트부(70)는 메모리 로직 복합 반도체 장치(5, 도 1)의 테스트를 지시하는 테스트 모드 신호(MTESTD0, MTESTD1)를 디코딩하여 메모리 테스트 신호(Memtest), BIST 회로를 활성화시키는 비스트 신호(Bist) 및 로직 블락(20, 도 1)의 테스트를 지시하는 로직 테스트 신호(Logic)를 발생한다. 구체적으로, 모드 셋트부(70)는 테스트 모드 신호([MTESTD0:MTESTD1])가 "00" 일 때 "하이레벨"의 메모리 테스트 신호(Memtest)를, 테스트 모드 신호([MTESTD0:MTESTD1])가 "01" 일 때 "하이레벨"의 로직 테스트 신호(Logic)를, 그리고 테스트 모드 신호([MTESTD0:MTESTD1])가 "10" 일 때 "하이레벨"의 비스트 신호(Bist)를 발생한다.
다시, 도 1을 참조하면 메모리 테스트부(80)는 선택되는 메모리 블락(11,12,13)의 데이터 출력이 실리는 데이터 라인(DL)에 직접 억세스하여 테스트하는 데, 데이터 라인(DL)은 "하이레벨"의 메모리 테스트 신호(Memtest)에 응답하는 2-입력 앤드 게이트(82)를 통하여 입출력 드라이버(84)로 연결된다. 입출력 드라이버(84)는 "하이레벨"의 테스트 리셋 신호(Trst) 및 "하이레벨"의 메모리 테스트 신호(Memtest)에 응답하는 2-입력 앤드 게이트(82)의 "하이레벨" 출력에 인에이블되어 입출력 드라이버(84)로 전달되는 데이터 라인(DL)상의 데이터를 데이터 입출력 패드(88)로 전송한다. 따라서, 데이터 입출력 패드(88)는 메모리 로직 복합 반도체 장치를 테스트하는 테스터(tester)에 연결되어 데이터 라인(DL)에 실리는 선택되는 메모리 블락(11,12,13)의 데이터 출력(DO)을 직접 테스트한다.
비스트 테스트부(90)는 선택되는 메모리 블락(11,12,13)의 데이터 라인(DL)을 BIST 회로를 이용하여 테스트하는 데, 데이터 라인(DL)은 "하이레벨"의 비스트 신호(Bist)에 응답하는 2-입력 앤드 게이트(92)를 통하여 비스트 회로(94)로 연결된다. 비스트 회로(94)는 "하이레벨"의 테스트 리셋 신호(Trst) 및 "하이레벨"의 비스트 신호(Bist)에 응답하는 2-입력 앤드 게이트(96)의 "하이레벨" 출력에 인에이블되어 비스트 회로(94)로 전달되는 데이터 라인(DL)상의 데이터를 메모리 로직 복합 반도체 장치 내에서 자체적으로 테스트한다.
이와같은 메모리 로직 복합 반도체 장치는 메모리 로직 복합 반도체 장치의 테스트시 메모리 블락만 또는 로직 블락만을 따로 분리하여 테스트한다. 그리고, 메모리 블락을 테스트 하는 방법은 메모리 블락으로부터 제공되는 데이터 출력이 실리는 데이터 라인을 입출력 패드와 연결시켜 직접 테스트하는 방법과 내장된 자기 테스트 회로인 비스트 회로(BIST 회로)를 이용하여 테스트하는 방법으로 구현한다.
도 6은 도 1의 메모리 로직 복합 반도체 장치의 동작 타이밍을 나타내는 도면이다. 이를 참조하면, 메모리 로직 복합 반도체 장치에는 외부로부터 입력되는 외부 클럭 신호(CLK) 및 명령(CMD)이 수신되며 외부 클럭 신호(CLK)의 상승구간에 응답하는 펄스발생기에 의하여 소정의 펄스폭을 갖는 내부 클럭 신호(PCLK)가 발생된다(ⓐ). 메모리 로직 복합 반도체 장치 내 메모리 블락에 대한 독출 명령(CMD)동안 내부 클럭 신호(PCLK)의 상승구간에 의하여 메모리 블락(11,12,13)으로부터 데이터 출력(DO)을 지시하는 독출 신호(READ)가 발생된다(ⓑ).
한편, 외부로부터 또는 메모리 로직 복합 반도체 장치 내부로부터 제공되되 내부 클럭 신호(PCLK)에 동기되지 않는(asynchronous) 출력 인에이블 신호(OE)를 수신하는 출력 인에이블 버퍼(40)에 의하여 내부 출력 인에이블 신호(POE)가 발생된다(ⓒ). 내부 출력 인에이블 신호(POE) 및 독출 신호(READ)의 활성화 구간동안 내부 클럭 신호(PCLK)의 하강구간에 응답하여 테스트 리셋 신호(Trst)가 활성화된다(ⓓ). 그런데, 만약, 내부 클럭 신호(PCLK)의 "로우레벨"로의 하강구간에서도 내부 출력 인에이블 신호(POE)가 "하이레벨"로 활성화되지 않으면 점선으로 나타나는 바와 같이 테스트 리셋 신호(Trst)는 계속하여 "로우레벨"을 유지한다. 그러다가 내부 출력 인에이블 신호(POE)가 "하이레벨"로 활성화될 때 테스트 리셋 신호(Trst)는 "하이레벨"로 활성화된다(ⓔ).
이 후, 출력 인에이블 신호(OE)가 "로우레벨"로 비활성화되면 출력 인에이블 버퍼(40)을 통하여 내부 출력 인에이블 신호(POE)도 "로우레벨"이 된다(ⓕ). "로우레벨"의 내부 출력 인에이블 신호(POE)에 응답하는 테스트 리셋 버퍼(60)을 통하여 테스트 리셋 신호(Trst)는 "로우레벨"이 된다(ⓖ). 그런데, 출력 인에이블 신호(OE)가 "하이레벨"로 활성화인 동안에 메모리 로직 복합 반도체 장치로 수신되는 명령(CMD)이 기입명령(WRITE)으로 바뀌게 되면(점선), 내부 클럭 신호(PCLK)의 상승구간에 의하여 독출 신호(READ)는 "로우레벨"로 비활성화된다(ⓗ). 독출신호(READ)가 "로우레벨"로 비활성화인 동안 내부 클럭 신호(PCLK)의 하강구간에 응답하는 테스트 리셋 버퍼(60)을 통하여 테스트 리셋 신호(Trst)는 "로우레벨"이 된다(ⓘ). 따라서, 테스트 리셋 신호(Trst)는 선택되는 메모리 블락(11,12,13, 도 1)의 데이터 출력(DO)이 실리는 데이터 라인(DL)에 직접 억세스하여 테스트하거나 비스트 회로(BIST, 도 1)를 통하여 테스트하는 방법으로 메모리 블락들(11,12,13, 도 1)의 테스트 또는 로직 블락(20, 도 1)의 테스트를 개시시킨다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은 다수개의 메모리 블락들 중 하나의 메모리 블락을 선택하는 출력 인에이블 신호에 대하여 출력 인에이블 버퍼 내 지연단을 통과하는 소정시간 후에 내부 출력 인에이블 신호가 활성화되도록 설정된다. 따라서, 먼저 선택된 메모리 블락 데이터의 유효 데이터 구간이 끝나는 시점 이후에 다음에 선택되는 다른 메모리 블락의 데이터가 데이터 라인에 실리므로 이 지연시간 동안 데이터 라인상의 데이터 충돌이 방지된다.
또한, 메모리 로직 복합 반도체 장치를 테스트할 때 메모리 블락만 또는 로직 블락만을 따로 분리하여 테스트하며, 메모리 블락 테스트시 테스트하고자하는 메모리 블락의 데이터 대신에 이전에 선택된 메모리 블락의 데이터를 테스트하는 오류가 방지된다.

Claims (6)

  1. 다수개의 메모리 블락들;
    로직 블락; 및
    상기 메모리 블락들 중 소정의 메모리 블락을 선택하는 출력 인에이블 신호에 응답하여 선택되는 상기 메모리 블락의 데이터 출력을 데이터 라인을 통하여 상기 로직 블락으로 전달하되, 상기 출력 인에이블 신호에 대하여 소정시간 지연된 후 상기 메모리 블락의 데이터 출력이 상기 데이터 라인으로 연결되는 인터페이스 제어부를 구비하는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
  2. 제1 항에 있어서, 상기 인터페이스 제어부는
    상기 출력 인에이블 신호를 입력으로 하는 지연단을 통하여 상기 소정시간을 지연시키는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
  3. 제2 항에 있어서, 상기 지연단은
    상기 데이터 라인에 실리는 상기 선택되는 메모리 블락 데이터의 유효 데이터 구간이 끝나는 시점까지의 지연시간을 가지는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
  4. 다수개의 메모리 블락들;
    로직 블락; 및
    상기 메모리 블락들 중 소정의 메모리 블락을 선택하는 출력 인에이블 신호에 대하여 소정시간 지연 후 응답하여 선택되는 상기 메모리 블락의 데이터 출력을 데이터 라인으로 전달하고, 상기 출력 인에이블 신호에 응답하여 상기 메모리 블락 및 상기 로직 블락의 테스트를 개시하되, 상기 메모리 블락만 또는 상기 로직 블락만을 테스트하는 인터페이스 제어부를 구비하는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
  5. 제4 항에 있어서, 상기 인터페이스 제어부는
    상기 출력 인에이블 신호, 상기 메모리 블락의 데이터 출력을 지시하는 독출 신호 및 내부 클럭 신호에 응답하여 상기 테스트를 개시시키는 테스트 리셋 신호를 발생하는 테스트 리셋 버퍼를 더 구비하는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
  6. 제4 항에 있어서, 상기 인터페이스 제어부는
    상기 메모리 로직 복합 반도체 장치의 테스트를 지시하는 테스트 모드 신호에 응답하여 상기 메모리 블락을 테스트하는 메모리 테스트 신호, 상기 메모리 블락의 내장된 자기 테스트 회로를 활성화시키는 비스트 신호 및 상기 로직 블락의 테스트를 지시하는 로직 테스트 신호를 발생하는 모드 셋트부를 더 구비하는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056397A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 메모리 테스트 장치
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KR100869748B1 (ko) * 2007-08-23 2008-11-21 주식회사 동부하이텍 복합 반도체 소자와 그의 제조방법

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