KR100745374B1 - 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법 - Google Patents

멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법 Download PDF

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Abstract

본 발명은 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는, 서로 다른 복수개의 입출력 포트들과; 어드레스 또는 커맨드 신호가 입출력되는 입출력 포트와, 상기 어드레스 또는 커맨드 신호에 대응하는 데이터 신호가 입출력되는 입출력 포트를 서로 달리하여 액세스 되는 적어도 하나의 메모리 영역을 포함하여, 복수개의 메모리 영역들로 분할되는 메모리 어레이를 구비한다. 본 발명에 따르면, 테스트 핀을 줄일 수 있으며, 테스트 시간을 감소시킬 수 있다.
테스트, 노멀, 어드레스, 커맨드, 클럭, 입출력 포트

Description

멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력 방법{ Multi-port semiconductor memory device and method for signals input/output therefore}
도 1은 종래의 액세스 경로를 나타낸 반도체 메모리 장치의 블록도
도 2는 제1모드에서의 액세스 경로를 나타낸 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도
도 3은 제2모드에서의 액세스 경로를 나타낸 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도
도 4는 도 2 및 도 3의 액세스 경로를 가지는 반도체 메모리 장치의 일 구현예
도 5는 도 4의 포트 제어부의 구현예
도 6 및 도 7은 도 4의 제1 및 제2커맨드 신호 발생기의 구현예들
도 8은 도 2 및 도 3의 액세스 경로를 가지는 반도체 메모리 장치의 다른 구현예
*도면의 주요 부분에 대한 부호의 설명*
CLK_1,CLK_2 : 클럭신호 CMDi_1,CMDi_2 : 커맨드 신호
ADD-1,ADD_2 : 어드레스 신호 PTEST : 테스트 모드 인에이블 신호
140a : 제1커맨드 신호 발생기 140b : 제2커맨드 신호 발생기
170 : 테스트 모드 신호 발생기 180 : 포트 제어부
본 발명은 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력 방법에 관한 것으로, 더욱 구체적으로는 노멀모드 또는 테스트 모드에 따라 신호의 입출력 포트를 달리할 수 있는 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력 방법에 관한 것이다.
일반적으로, 램(RAM)을 비롯한 대부분의 반도체 메모리 장치는 외부의 프로세서와 통신을 행하기 위하여 다수의 입출력 핀 세트가 존재하는 하나의 입출력 포트(port)를 가지고 있었다.
도 1은 종래의 4개의 메모리 뱅크(bank)와 단일 입출력 포트를 가지는 반도체 메모리 장치의 액세스 경로를 나타낸 것이다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치는 4개의 메모리 뱅크(10a,10b,10c,10d)를 구비하는 메모리 어레이(10)와 단일 입출력 포트(20)를 구비한다. 여기서 입출력 포트(20)는 반도체 메모리 장치와 외부 프로세서간의 커맨드(command)신호, 어드레스(address) 신호, 데이터(data) 신호 및 기타신호 등의 입 출력 경로를 제공하는 곳이다.
상기 메모리 어레이(10)를 구성하는 모든 메모리 뱅크(10a,10b,10c,10d)가 하나의 입출력포트(20)를 통하여 액세스되도록 구성된다. 도 1에서 화살표는 액세스 경로를 나타낸다.
이러한 종래의 하나의 포트를 가지는 반도체 메모리 장치는 액세스 속도 면에서나 액세스 효율 면에서 문제점을 가지고 있다. 예를 들어, 도 1에서 A 뱅크(10a)에 제1데이터를 저장하는 제1동작과 상기 제1동작과는 별도의 동작으로써 제2데이터를 B 뱅크(10b)에서 리드하는 제2동작을 수행해야 하는 경우를 가정하자. 이 경우에, 도 1에서와 같이 하나의 입출력포트(20)를 가지는 반도체 메모리 장치의 경우에는 제1동작을 수행하고 난 다음에 제2동작을 수행하거나, 제2동작을 수행하고 이후에 제1동작을 수행하여야한다. 이는 고속화 및 고효율화가 요구되는 경우에는 적합하지 않은 면이 있다.
이러한 문제점을 개선하기 위하여, 복수의 프로세서를 통하여 통신을 행하며, 복수의 입출력 포트를 통하여 메모리 셀을 액세스할 수 있는 멀티포트 반도체 메모리 장치가 개발되고 있다. 이러한 종래 멀티포트 반도체 메모리 장치의 한 예로써 미국 등록 특허 제5,815,456호(1998.09.29)가 있다.
이러한 종래의 멀티 포트 반도체 메모리 장치들 각각은, 입출력 포트들과 메모리 영역들(예를 들어 메모리 뱅크들)과의 액세스 경로가 하드웨어적으로 미리 정해져 있어 서로의 구성을 변경하는 것이 불가능하다. 이는 상기 반도체 메모리 장치를 테스트하기 위한 테스트 모드에서도 마찬가지다. 특히, 반도체 메모리 장치를 테스트하기 위한 테스트 장비의 테스트 핀이 부족하게 되는 경우에 테스트를 수행할 수 없는 문제점이 발생된다. 또한 액세스 경로가 미리 정해져 있어서 정해진 입출력 포트를 통하여 별도로 테스트를 행하여야만 하므로 테스트 효율 등의 면에서 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력 방법을 제공하는 데 있다.
본 발명의 다른 목적은 모드에 따라 신호의 입출력 포트를 달리할 수 있는 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 테스트의 효율성을 높일 수 있는 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 어드레스 신호와 데이터 신호가 서로 다른 입출력 포트를 통하여 입출력됨에 의해 메모리 영역이 액세스되는 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력 방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 반도체 메모리 장치는, 서로 다른 복수개의 입출력 포트들과; 어드레스 또는 커맨드 신호가 입출력되는 입출력 포트와, 상기 어드레스 또는 커맨드 신호에 대응하는 데이터 신호가 입출력되는 입출력 포트를 서로 달리하여 액세스 되는 적어도 하나의 메모리 영역을 포함하여, 복수개의 메모리 영역들로 분할되는 메모리 어레이를 구비한다.
상기 제1신호는 어드레스 및/또는 커맨드 신호이며, 상기 제2신호는 데이터 신호일 수 있다. 상기 반도체 메모리 장치는 제1입출력 포트 및 상기 제1입출력 포트와는 다른 제2입출력 포트를 구비하는 듀얼포트 반도체 메모리 장치일 수 있다.
상기 메모리 어레이는 제1메모리 영역과 제2메모리 영역을 구비하며, 상기 제1메모리 영역은 제1모드 및 제2모드에서 어드레스신호, 커맨드 신호, 및 데이터가 상기 제1입출력 포트를 통하여 입출력되어 액세스되고, 상기 제2메모리 영역은 상기 제1모드에서는 어드레스 신호, 커맨드 신호, 및 데이터가 상기 제2입출력 포트를 통하여 입출력되어 액세스되고, 상기 제2모드에서는 어드레스 신호 및 커맨드 신호가 상기 제1입출력포트를 통하여 입력되고 데이터가 상기 제2입출력포트를 통하여 입출력되어 액세스될 수 있다.
상기 제1모드는 노멀 동작모드이고, 상기 제2모드는 테스트 동작모드일 수 있으며, 상기 제1메모리 영역의 액세스를 위해, 상기 제1모드 및/또는 상기 제2모드에서 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호들 및 커맨드 신호들은 상기 제1입출력 포트를 통하여 입력되는 클럭신호에 동기되는 것이 가능하다.
그리고, 상기 제2메모리 영역의 액세스를 위해, 상기 제1모드에서 상기 제2입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제2입출력 포트를 통하여 입력되는 클럭신호에 동기되며, 상기 제2모드에서 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제1입출력 포트를 통하여 입력되는 클럭신호에 동기될 수 있다. 또한, 상기 제2메모리 영역의 액세스를 위해, 상기 제1모드에서 상기 제2입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제2입출력 포트를 통하여 입력되는 클럭신호에 동기되며, 상기 제2모드에서 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제2입출력 포트를 통하여 입력되는 클럭신호에 동기될 수도 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른양상에 따라, 본 발명에 따른 반도체 메모리 장치는, 복수개의 서로 다른 입출력 포트들과; 복수개의 메모리 영역들을 포함하는 메모리 어레이와; 특정모드에서, 상기 메모리 영역들 모두를 액세스하기 위한 모든 어드레스 신호들 및/또는 커맨드 신호들은 상기 입출력 포트들 중 하나의 입출력 포트를 공유하여 입출력되고, 상기 어드레스 신호들 및/또는 커맨드 신호들에 응답하여 입출력되는 데이터 신호들은 서로 다른 입출력 포트들을 통하여 입출력되도록 제어하는 포트 제어부를 구비한다.
상기 데이터 신호들 중 동일한 메모리 영역 내의 리드 또는 라이트를 위한 데이터 신호들은, 동일한 입출력 포트를 통하여 입출력될 수 있다.
상기 특정모드는 테스트 동작모드일 수 있으며, 상기 반도체 메모리 장치는 제1입출력 포트 및 상기 제1입출력 포트와는 다른 제2입출력 포트를 구비하는 듀얼포트 반도체 메모리 장치일 수 있다. 그리고 상기 메모리 어레이는 제1메모리 영역과 제2메모리 영역을 구비하며, 테스트 모드에서, 상기 제1메모리 영역은 어드레스신호, 커맨드 신호, 및 데이터가 상기 제1입출력 포트를 통하여 입출력되어 액세스되고, 상기 제2메모리 영역은 어드레스 신호 및 커맨드 신호가 상기 제1입출력포트를 통하여 입력되고 데이터가 상기 제2입출력포트를 통하여 입출력되어 액세스될 수 있다.
그리고, 상기 제1메모리 영역의 액세스를 위해, 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호들 및 커맨드 신호들은 상기 제1입출력 포트를 통하여 입력되는 클럭신호에 동기될 수 있으며, 상기 제2메모리 영역의 액세스를 위해, 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제1입출력 포트를 통하여 입력되는 클럭신호에 동기될 수 있다. 또한, 상기 제2메모리 영역의 액세스를 위해, 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제2입출력 포트를 통하여 입력되는 클럭신호에 동기되도록 하는 것이 가능하다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또다른 양상에 따라, 본 발명에 따른 복수개의 메모리 영역들 및 제1,제2입출력 포트를 포함하는 듀얼포트 반도체 메모리 장치에서의 신호 입출력 방법은, 복수개의 메모리 영역들 중 특정 메모리 영역을 선택하는 단계; 및 제1모드에서는 상기 특정 메모리 영역의 액세스를 위한 신호들이 상기 제2입출력 포트를 통하여 입출력되고, 제2모드에서는 상기 신호들이 제1입출력 포트를 통하여 입출력되는 단계를 구비한다.
상기 특정 메모리 영역의 액세스를 위한 신호들은 어드레스 신호들 및/또는 커맨드 신호들을 포함할 수 있으며, 상기 제1모드는 노멀 동작모드이고, 상기 제2모드는 테스트 동작모드일 수 있다. 또한, 상기 신호들은 상기 제1입출력포트를 통하여 입력되는 클럭신호에 동기될 수 있으며, 상기 신호들은 상기 제2입출력포트를 통하여 입력되는 클럭신호에 동기될 수 있다.
상기한 구성에 따르면, 테스트 타임 및 테스트 핀 감소로 테스트 효율성을 높일 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
이하에서 설명되는 본 발명의 실시예들은 이해의 편의를 위하여 두개의 입출력 포트를 가지는 멀티 포트 반도체 메모리 장치에 대해서만 설명하기로 한다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자(이하 '당업자')에 의하여 용이하게, 이하에서 설명되는 실시예들을 이용하여 두개 이상의 입출력 포트를 가지는 멀티포트 반도체 메모리 장치에도 적용이 가능함은 명백하다 할 것이다.
본 발명의 일시예에 따른 멀티포트 반도체 메모리 장치는 제1모드와 제2모드에서 서로 달리 동작한다. 이를 도 2와 도 3을 통하여 그 실시예를 설명한다.
도 2는 본 발명의 일실시예에 따른 멀티포트 반도체 메모리 장치의 제1모드에서의 액세스 동작예를 개략적으로 나타낸 블록도이다. 여기서 제1모드는 일반적인 반도체 메모리 장치의 노멀 동작 모드를 포함할 수 있다. 노멀동작모드란 반도체 메모리 장치의 메모리 셀에 저장되어 있는 데이터를 리드하거나, 메모리 셀에 데이터를 라이트 하는 등의 동작을 수행하는 것을 포함한다.
도 2에 도시된 바와 같이, 본 발명의 일시예에 따른 멀티포트 반도체 메모리 장치는, 메모리 어레이(110), 상기 제1입출력 포트(120a), 및 제2입출력 포트(120b)를 구비한다.
상기 메모리 어레이(100)는 복수개의 서로 다른 메모리 영역들로 분할된다. 여기서는 통상적인 반도체 메모리 장치와 같이 4개의 메모리 뱅크들(110a,110b,110c,110d)을 가진다. 그리고, 상기 제1모드인 노멀동작모드에서, 상기 메모리 뱅크들(110a,110b,110c,110d) 중 제1메모리 영역(112)인 A뱅크(110a)와 B뱅크(110b)는 상기 제1입출력 포트(120a)를 통하여 입력되는 신호들에 의해서만 액세스 되고, 상기 메모리 뱅크들(110a,110b,110c,110d) 중 제2메모리 영역(114)인 C뱅크(110c)와 D뱅크(110d)는 제2메모리 영역(114)으로 상기 제2입출력 포트(120b)를 통하여 입력되는 신호들에 의해서만 액세스 되는 것으로 설정한다.
따라서, 상기 제1입출력 포트(120a)를 통하여 입력되는 커맨드 신호들(예를 들면, RAS(row strobe signal),CAS(column strobe signal),WE(write enable))은, 상기 제1메모리 영역(112)과 상기 제1입출력 포트(120a)간에 설정된 커맨드 경로(PA_C1)를 통하여 반도체 메모리 장치의 내부(예를 들면, 페리(peripheral) 영역)로 전달된다. 상기 제1입출력 포트(120a)를 통하여 입력되는 커맨드 신호들은 상기 제1메모리 영역(112) 내의 데이터를 리드 또는 라이트 하거나 기타 제어를 위한 신호들이다. 그리고, 상기 제1입출력 포트(120a)를 통하여 입력되는 어드레스 신호들은 상기 제1메모리 영역(112) 내의 메모리 셀을 선택하기 위하여, 상기 제1메모리 영역(112)과 상기 제1입출력 포트(120a)간에 설정된 어드레스 경로(PA_A1)를 통하여 반도체 메모리 장치의 내부(예를 들면, 페리(peripheral) 영역)로 전달된다. 또 한, 상기 제1입출력 포트(120a)를 통하여 입력되는 데이터는 데이터 경로(PA_D1)를 통하여 상기 제1메모리 영역(112) 내의 메모리 셀에 저장되고, 상기 제1메모리 영역(112) 내의 메모리 셀에 저장되어 있는 데이터는 상기 데이터 경로(PA_D1)를 통하여 상기 제1입출력 포트(120a)를 통하여 출력된다.
다음으로 상기 제2입출력 포트(120b)를 통하여 입출력 되는 커맨드 신호, 어드레스 신호, 및 데이터의 경우에는 다음과 같다. 즉, 상기 제2입출력 포트(120b)를 통하여 입력되는 커맨드 신호들은, 상기 제2메모리 영역(114)과 상기 제2입출력 포트(120b)간에 설정된 커맨드 경로(PA_C2)를 통하여 반도체 메모리 장치의 내부(예를 들면, 페리(peripheral) 영역)로 전달된다. 상기 제2입출력 포트(120b)를 통하여 입력되는 커맨드 신호들은 상기 제2메모리 영역(114) 내의 데이터를 리드 또는 라이트 하거나 기타 제어를 위한 신호들이다.
그리고, 상기 제2입출력 포트(120b)를 통하여 입력되는 어드레스 신호들은 상기 제2메모리 영역(114) 내의 메모리 셀을 선택하기 위하여, 상기 제2메모리 영역(114)과 상기 제2입출력 포트(120b)간에 설정된 어드레스 경로(PA_A2)를 통하여 반도체 메모리 장치의 내부(예를 들면, 페리(peripheral) 영역)로 전달된다.
또한, 상기 제2입출력 포트(120b)를 통하여 입력되는 데이터는 데이터 경로(PA_D2)를 통하여 상기 제2메모리 영역(114) 내의 메모리 셀에 저장되고, 상기 제2메모리 영역(114) 내의 메모리 셀에 저장되어 있는 데이터는 상기 데이터 경로(PA_D2)를 통하여 상기 제2입출력 포트(120b)를 통하여 출력된다.
종합하면, 제1모드에서, 제1메모리 영역(112)에의 액세스를 위한 신호들은 제1입출력 포트(120a)를 통하여만 입출력되고, 제2메모리 영역(114)에의 액세스를 위한 신호들은 상기 제2입출력 포트(120b)를 통하여만 입출력된다. 상기 제1모드 에서 상기 제2메모리 영역(114)을 기준으로 할 때, 상기 제2메모리 영역(114)에의 액세스를 위한 어드레스 경로(PA_A2), 커맨드 경로(PA_C2), 및 데이터 경로(PA_D2)는 동일한 입출력 포트인 제2입출력 포트(120b)를 공유한다.
물론 상기 메모리 뱅크들(110a,110b,110c,110d)중 어느 하나의 뱅크만 상기 제1입출력 포트(120a)를 통하여 액세스되고 나머지 뱅크들은 상기 제2입출력 포트(120b)를 통하여 액세스 되도록 가정할 수도 있다. 그리고, 상기 메모리 뱅크들(110a,110b,110c,110d)을 제1입출력 포트(120a)를 통하여만 액세스되는 메모리 영역과, 상기 제1입출력 포트(120a) 및 상기 제2입출력 포트(120b)에서 동시에 액세스가 가능한 공유 메모리 영역과, 상기 제2입출력 포트(120b)를 통하여만 액세스 되는 메모리 영역 등으로 분할되도록 하는 등 다른 여러 가지 형태로의 가정이 가능하다. 이에 따른 상기 제1모드에서의 동작도 변화된다는 것은 당업자에게 있어 당연한 것이다.
도시되지는 않았지만, 상기 반도체 메모리 장치는 상기 제1입출력 포트(120a) 및 상기 제2입출력 포트(120b)를 통하여 입출력되는 커맨드신호, 어드레스 신호, 데이터 신호 및 기타신호 등을 제어하기 위한 제어회로들(예를 들면, 버퍼회로, 디코더회로, 레지스터회로, 멀티플렉서회로, 센스앰프회로 등)을, 통상적인 반도체 메모리장치에서와 동일하게 구비한다.
도 3은 본 발명의 일시예에 따른 멀티포트 반도체 메모리 장치의 제2모드에 서의 액세스 동작예를 개략적으로 나타낸 블록도이다. 여기서 제2모드는 일반적인 반도체 메모리 장치의 테스트 동작모드를 포함할 수 있다. 테스트 동작모드란 잘 알려진 바와 같이, 반도체 메모리 장치의 불량여부를 판단하기 위하여 메모리 셀을 포함하는 회로들을 테스트 하는 동작모드 일 수 있다.
도 3에 도시된 바와 같이, 상기 제2모드에서는, 상기 메모리 뱅크들(110a,110b,110c,110d) 중 제1메모리 영역(112)인 A뱅크(110a)와 B뱅크(110b)는 상기 제1입출력 포트(120a)를 통하여 입력되는 신호들에 의해서만 액세스 되고, 상기 메모리 뱅크들(110a,110b,110c,110d) 중 제2메모리 영역(114)인 C뱅크(110c)와 D뱅크(110d)는 제2메모리 영역(114)으로 상기 제1입출력 포트(120a) 및 제2입출력 포트(120b)를 통하여 입력되는 신호들에 의해서 액세스 된다.
예를들어, 커맨드 신호들(CMDi_1) 및 어드레스 신호들(ADD_1)은 모두 상기 제1입출력 포트(120a)를 통하여 입력되어 커맨드 경로(PA_C1) 및 어드레스 경로(PA_A1)을 통하여 반도체 메모리 장치 내부로 제공된다. 상기 커맨드 신호들(CMDi_1) 및 상기 어드레스 신호들(ADD_1)은 상기 제1메모리 영역(112)과 상기 제2메모리 영역(114)의 액세스를 위한 커맨드 신호들 및 어드레스 신호들을 포함한다. 여기서, 커맨드 신호들(CMDi_1) 및 어드레스 신호들(ADD_1) 모두가 상기 제2입출력 포트(120b)를 통하여 입력되도록 하는 것도 가능하다.
그러나 데이터의 경우에는 제1모드에서와 동일한 액세스 경로를 가진다. 즉, 상기 제1메모리 영역(112) 내의 메모리 셀에 라이트 되기 위하여 상기 제1입출력 포트(120a)를 통하여 입력되는 데이터(DATA_1)는 데이터 경로(PA_D1)를 입력되고, 상기 제1메모리 영역(112) 내의 메모리 셀에 저장되어 있는 데이터(DATA_1)는 상기 데이터 경로(PA_D1)를 통하여 상기 제1입출력 포트(120a)를 통하여 출력된다. 또한, 상기 제2입출력 포트(120b)를 통하여 입력되는 데이터(DATA_2)는 데이터 경로(PA_D2)를 통하여 상기 제2메모리 영역(114) 내의 메모리 셀에 저장되고, 상기 제2메모리 영역(114) 내의 메모리 셀에 저장되어 있는 데이터(DATA_2)는 상기 데이터 경로(PA_D2)를 통하여 상기 제2입출력 포트(120b)를 통하여 출력된다.
종합하면, 제2모드에서, 제1메모리 영역(112) 및 제2메모리 영역(114)에의 액세스를 위한 신호들 중 어드레스 신호들(ADD_1) 및 커맨드 신호들(CMDi_1)은 제1입출력 포트(120a)를 통하여만 입출력되고, 상기 제1메모리 영역(112)의 리드 및 라이트 동작에 따른 데이터(DATA_1)는 상기 제1입출력 포트(120a)를 통하여 입출력 되고, 상기 제2메모리 영역(114)의 리드 및 라이트 동작에 따른 데이터(DATA_2)는 상기 제2입출력 포트(120b)를 통하여 입출력 된다.
따라서, 상기 제2모드 에서 상기 제2메모리 영역(114)을 기준으로 할 때, 상기 제2메모리 영역(114)에의 액세스를 위한 어드레스 신호 및 커맨드 신호가 입력되는 입출력 포트와 이에 대응되어 입출력되는 데이터의 입출력 포트가 서로 달라지게 된다.
상기 제2모드는 테스트 동작의 경우에 효율성이 있다. 즉 종래에는 제1모드와 동일하게 테스트가 수행되었기 때문에 테스트 장비의 테스트 핀이 부족한 경우에는 시간이 오래 걸리는 단점이 있었다. 그러나 상술한 바와 같이, 하나의 입출력 포트를 통하여 어드레스 및 커맨드 신호를 입력하고 그에 따른 데이터의 입출력은 노멀동작의 경우와 동일하게 동작하도록 함에 의하여 테스트 핀을 절감하는 것이 가능하고 테스트 시간 또한 절약하는 것이 가능하다. 이 경우에 데이터의 경우도 하나의 입출력 포트를 통하여 입출력되도록 하는 것도 가능하나 이 경우에는 사용되지 않는 입출력 포트의 불량여부를 알 수 없는 문제점이 생길 수 있다.
이하에서는 제1모드가 노멀 동작모드이고 제2모드가 테스트 동작모드 인 경우의 본 발명의 일 실시예에 따른 반도체 메모리 장치에 대하여 설명한다.
그러나 다른 실시예에 따르면, 상기 제2모드는 테스트 동작모드 뿐 아니라 또 다른 특정 노멀동작모드를 포함할 수 있다. 즉 특정모드에서, 모든 메모리 영역들을 액세스하기 위한 모든 어드레스 신호들 및/또는 커맨드 신호들은 상기 입출력 포트들 중 하나의 입출력 포트를 공유하여 입출력되고, 상기 어드레스 신호들 및/또는 커맨드 신호들에 응답하여 입출력되는 데이터 신호들은 서로 다른 입출력 포트들을 통하여 입출력되도록 제어하는 것이 가능하다. 그리고 상기 제1모드 없이 상기 제2모드를 노멀 동작모드로 하여 동작되는 반도체 메모리 장치가 다른 실시예로써 존재할 수 있다. 즉, 이러한 반도체 메모리 장치는, 제1신호가 입출력되는 입출력 포트와 상기 제1신호와는 다른 제2신호가 입출력되는 입출력 포트를 서로 달리하여 액세스 되는 적어도 하나의 메모리 영역을 포함하여, 복수개의 메모리 영역들로 분할되는 메모리 어레이를 구비할 수 있다. 여기서 제1신호는 어드레스 및/또는 커맨드 신호를 포함할 수 있고, 상기 제2신호는 데이터를 의미할 수 있다.
도 4는 도 2 및 도 3과 같은 동작을 수행하기 위한 본 발명의 일실시예에 따른 반도체 메모리 장치의 구현 예를 나타낸 회로도이다. 여기서 데이터의 입출력은 상술한 가정하에서 종래와 변동이 없으므로 생략한다. 즉 본 발명의 일 실시예에 있어서 종래의 경우와는 어드레스 신호 및 커맨드 신호의 입출력 포트가 모드에 따라 다른 경우이므로 어드레스 신호 및 커맨드 신호 입력경로 만을 나타내었다. 또한 어드레스 신호들 및 커맨드 신호들은 일반적인 반도체 메모리 장치를 구성하는 페리회로영역(peripheral circuit region)(130) 내의 제어회로들(예를 들면, 어드레스 디코더회로, 커맨드 디코더 회로 등)에 입력된다고 가정한다.
도 4에서 클럭신호(CLK_1), 칩인에이블 신호(CS_1), 커맨드 신호(CMDi_1), 및 어드레스 신호(ADD_1)는 제1입출력 포트(120a)를 통하여 입력되는 신호들이고, 클럭신호(CLK_2), 칩인에이블 신호(CS_2), 커맨드 신호(CMDi_2), 및 어드레스 신호(ADD_2)는 제2입출력 포트(120b)를 통하여 입력되는 신호들이다. 또한 클럭신호(CLK_1), 칩인에이블 신호(CS_1), 커맨드 신호(CMDi_1), 및 어드레스 신호(ADD_1)는 상기 제1메모리 영역(112) 또는 상기 제2메모리 영역(114)의 액세스를 위한 신호들일 수 있고, 클럭신호(CLK_2), 칩인에이블 신호(CS_2), 커맨드 신호(CMDi_2), 및 어드레스 신호(ADD_2)는 상기 제2메모리 영역(114)만의 액세스를 위한 신호들 일 수 있다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 페리회로영역(130), 제1커맨드 신호 발생기(140a), 제2커맨드 신호 발생기(140b), 포트 제어부(180), 테스트 모드 신호발생기(170), 및 어드레스 동기 회로들(150a,150b)을 구비한다.
상기 페리 회로 영역(130)은 통상적으로 반도체 메모리 장치를 메모리 어레 이 영역, 코어(core) 영역, 페리 영역으로 분리하는 경우의 페리 영역을 의미하는 것이다. 상기 도 4에 도시된 제1커맨드 신호 발생기(140a), 제2커맨드 신호 발생기(140b), 포트 제어부(180), 테스트 모드 신호발생기(170), 및 어드레스 동기 회로들(150a,150b) 모두를 페리영역으로 포함할 수도 있으나, 도 4에 도시된 영역이 본 발명의 특징을 잘 나타내는 부분이므로 서로 분리되어 나타내었다.
상기 제1커맨드 신호 발생기(140a)는 상기 제1입출력 포트(120a)를 통하여 입력되어 인버터회로(I3)에 의해 인버팅된 커맨드 신호들(PCMDi)을 조합하고 상기 제1입출력 포트를 통하여 입력되는 클럭신호(CLK_1)에 동기시켜 상기 제1메모리 영역(112)에의 액세스를 위한 커맨드 신호(CMD_A)를 출력한다. 상기 제1커맨드 신호 발생기(140a)에 대해서는 도 6에서 자세히 설명한다.
상기 제2커맨드 신호 발생기(140b)는 상기 제1입출력 포트(120a) 또는 제2입출력 포트(120b)를 통하여 입력되어 상기 포트제어부(180)에 의해 선택된 커맨드 신호들(CMD_S)을 조합하고 상기 제1입출력 포트(120a)를 통하여 입력되는 클럭신호(CLK_1)나 상기 제2입출력 포트(120b)를 통하여 입력되는 클럭신호(CLK_2)에 동기시켜 상기 제2메모리 영역(112)에의 액세스를 위한 커맨드 신호(CMD_B)를 출력한다. 상기 제2커맨드 신호 발생기(140b)에 대해서는 도 7에서 자세히 설명한다.
상기 포트 제어부(180)는 상기 제2메모리 영역(114)의 액세스를 위해, 모드변화에 따라 상기 제1입출력 포트(120a)를 통해 입력되는 커맨드 신호(PCMDi) 및 어드레스 신호(PADD)를 선택하거나 제2입출력 포트(120b)를 통해 입력되는 커맨드 신호들(CMDi_2) 및 어드레스 신호(ADD_2)를 선택한다. 예를 들어 제1모드일 경우에 는 상기 제1입출력 포트(120a)를 통해 입력되는 커맨드 신호(PCMDi) 및 어드레스 신호(PADD)를 선택하여, 상기 커맨드 신호(PCMDi)는 상기 제2커맨드 신호 발생기(140b)에 전송하고, 상기 어드레스 신호(PADD)는 상기 어드레스 동기회로(150b)에 전송한다. 그리고 제2모드일 경우에는 제2입출력 포트(120b)를 통해 입력되는 커맨드 신호들(CMDi_2) 및 어드레스 신호(ADD_2)를 선택하여, 상기 커맨드 신호(CMDi_2)는 상기 제2커맨드 신호 발생기(140b)에 전송하고, 상기 어드레스 신호(ADD_2)는 상기 어드레스 동기회로(150b)에 전송한다. 또한 상기 포트 제어부(180)는 모드 변화에 따라 상기 제1입출력 포트(120a)를 통하여 입력되는 클럭신호(PCLK) 및 칩 인에이블 신호(PCS)를 선택하거나, 상기 제2입출력 포트(120b)를 통하여 입력되는 클럭신호(CLK_2) 및 칩인에이블 신호(CS_2)를 선택하여 상기 제2커맨드 신호 발생기(140b)에 전송한다. 상기 포트 제어부(180)의 구성 및 자세한 동작설명은 도 5에서 행해진다.
상기 테스트 모드 신호발생기(170)는 상기 제1입출력 포트(120a)를 통해 입력되는 클럭신호(CLK_1), 칩인에이블 신호(CS_1), 커맨드 신호(CMDi_1), 및 어드레스 신호(ADD_1)의 인버팅 신호들(PCLK,PCS,PCMDi,PADD)를 조합하여 제2모드인 테스트 모드의 디세이블 신호(PTESTB) 및 테스트 모드 인에이블 신호(PTEST)를 발생시킨다. 여기서 테스트 모드 인에이블 신호(PTEST)는 인에이블 시에 논리 하이레벨을 가지는 신호이고 디세이블 시에 논리 로우레벨을 가지는 신호라 가정한다. 물론, 테스트 모드 디세이블 신호(PTESTB)는 상기 테스트 모드 인에이블 신호(PTEST)의 반전신호로써 노멀 동작모드 인에이블 신호라고 칭할 수도 있다. 상기 테스트 모드 로의 진입을 위한 테스트 모드 인에이블 신호의 인에이블을 위한 회로들은 당업자에 의해 잘 알려진 회로들로 구성될 수 있다.
상기 어드레스 동기 회로들(150a,150b)은 입력되는 어드레스 신호들(PADD,ADD_S)을 입력되는 커맨드 신호(CMD_A,CMD_B)에 동기시켜 출력한다.
예를 들어, 상기 제1메모리 영역(112)의 액세스를 위한 어드레스 신호(PADD)는 상기 제1커맨드 신호 발생기(140a)에서 발생되는 커맨드 신호(CMD_A)에 동기되어 상기 페리회로 영역(130)으로 전송되고, 동기된 어드레스 신호는 래치된다. 이를 위해 인버터들(I5,I6,I7)과 전송게이트(transmission gate)(TG1)로 구성된 어드레스 동기회로(150a)가 이용된다. 그리고 상기 제2메모리 영역(114)의 액세스를 위한 어드레스 신호(ADD_S)는 상기 제2커맨드 신호 발생기(140b)에서 발생되는 커맨드 신호(CMD_B)에 동기되어 상기 페리회로 영역(130)으로 전송되고, 동기된 어드레스 신호는 래치된다. 이를 위해 인버터들(I8,I9,I10)과 전송게이트(transmission gate)(TG2)로 구성된 어드레스 동기회로(150b)가 이용된다.
도 5는 상기 도 4의 포트 제어부(180)의 구현예를 나타낸 것이다.
도 5에 도시된 바와 같이, 상기 포트 제어부(180)는 클럭신호 선택부(180d), 칩 인에이블 신호 선택부(180c), 커맨드 신호 선택부(180b), 및 어드레스 신호 선택부(180a)를 구비한다.
상기 클럭신호 선택부(180d)는 노어회로(NO186), 낸드 회로(NA186,NA187), 및 인버터회로(I186)를 구비하여 도 5에 도시된 바와 같은 연결구조를 가진다. 상기 칩인에이블 신호 선택부(180c)는 노어회로(NO184), 낸드 회로(NA184,NA185), 및 인버터회로(I185)를 구비하고, 상기 커맨드신호 선택부(180b)는 노어회로(NO182), 낸드 회로(NA182,NA183), 및 인버터회로(I183)를 구비하고, 상기 어드레스 신호 선택부(180a)는 노어회로(NO180), 낸드 회로(NA180,NA181), 및 인버터회로(I181)를 구비하여 각각 도 5에 도시된 바와 같은 연결구조를 가진다.
상기 클럭신호 선택부(180d), 상기 칩 인에이블 신호 선택부(180c), 상기 커맨드 신호 선택부(180b), 및 어드레스 신호 선택부(180a)들 각각은 제1모드인 노멀 동작모드일 경우의 동작을 살펴보면 다음과 같다.
우선적으로, 클럭신호들(CLK_1,CLK_2)는 하이레벨을 가질 때가 인에이블 상태이며, 커맨드 신호들(CMDi_1,CMDi_2)과 칩인에이블 신호들(CS_1,CS_2)은 로우 레벨을 가질때가 인에이블 상태라고 가정한다. 상기 칩인에이블 신호들(CS_1,CS_2)은 상기 제1 및 제2커맨드 신호 발생기(140a,140b)를 인에이블 시키기 위한 인에이블 신호로써 동작할 수 있다.
테스트 모드 인에이블 신호(PTEST)가 로우레벨, 테스트 모드 디세이블 신호(PTESTB)가 하이레벨로 입력되는 경우에는 제1모드인 노멀 동작모드이다. 이 경우에 상기 클럭신호 선택부(180d), 상기 칩 인에이블 신호 선택부(180c), 상기 커맨드 신호 선택부(180b), 및 어드레스 신호 선택부(180a)는 다음과 같이 동작한다. 즉, 상기 클럭신호 선택부(180d)에서는 제2입출력 포트(120b)를 통하여 입력된 클럭신호(CLK_2)를 선택하여 상기 제2커맨드 신호 발생기(140b)에 입력되기 위한 클럭신호(CLK_S)로써 출력한다. 상기 칩인에이블 신호 선택부(180c)에서는 상기 제2입출력 포트(120b)를 통하여 입력된 칩인에이블 신호(CS_2)를 선택하여 상기 제2커 맨드 신호 발생기(140b)에 입력되기 위한 칩인에이블 신호(CS_S)로 출력한다. 상기 커맨드 신호 선택부(180b)는 상기 제2입출력 포트(120b)를 통하여 입력된 커맨드신호(CMDi_2)를 선택하여 상기 제2커맨드 신호 발생기(140b)에 입력되기 위한 커맨드 신호(CMDi_S)로써 출력한다. 상기 어드레스 신호 선택부(180a)는 상기 제2입출력 포트(120b)를 통하여 입력된 어드레스 신호(ADD_2)를 선택하여 상기 제2커맨드 신호 발생기(140b)에 입력되기 위한 어드레스 신호(ADD_S)로써 출력한다.
다음으로 테스트 모드 인에이블 신호(PTEST)가 하이레벨, 테스트 모드 디세이블 신호(PTESTB)가 로우레벨로 입력되는 경우에는 제2모드인 테스트동작모드이다. 이 경우에 상기 클럭신호 선택부(180d), 상기 칩 인에이블 신호 선택부(180c), 상기 커맨드 신호 선택부(180b), 및 어드레스 신호 선택부(180a)는 다음과 같이 동작한다. 즉, 상기 클럭신호 선택부(180d)에서는 제1입출력 포트(120b)를 통하여 입력된 클럭신호(PCLK)를 선택하여 상기 제2커맨드 신호 발생기(140b)에 입력되기 위한 클럭신호(CLK_S)로써 출력한다. 상기 칩인에이블 신호 선택부(180c)에서는 상기 제1입출력 포트(120b)를 통하여 입력된 칩인에이블 신호(PCS)를 선택하여 상기 제2커맨드 신호 발생기(140b)에 입력되기 위한 칩인에이블 신호(CS_S)로 출력한다. 상기 커맨드 신호 선택부(180b)는 상기 제1입출력 포트(120b)를 통하여 입력된 커맨드신호(PCMDi)를 선택하여 상기 제2커맨드 신호 발생기(140b)에 입력되기 위한 커맨드 신호(CMDi_S)로써 출력한다. 상기 어드레스 신호 선택부(180a)는 상기 제1입출력 포트(120b)를 통하여 입력된 어드레스 신호(PADD)를 선택하여 상기 제2커맨드 신호 발생기(140b)에 입력되기 위한 어드레스 신호(ADD_S)로써 출력한다.
도 6은 상기 제1커맨드 신호 발생기(140a)의 구현예를 나타낸 것이다.
상기 제1커맨드 신호 발생기(140a)는 인버터들(I140a,I140b,I140c,I140d,I140e,I140f,I140g,I140h,I140i,I140j,I140k,I140l,I140m,I140n,I140p,I143), 트랜스퍼 게이트들(TG140,TG141,TG142,TG143,TG144), 노어회로(N0140a), 및 낸드회로(NA140a)를 구비하여 도 6에 도시된 바와 같은 연결구조를 가진다.
도 6에 도시된 바와 같이, 상기 제1커맨드 신호 발생기(140a)는 인가되는 커맨드 신호들(PCMD0,PCMD1,PCMDn)을 조합하고 클럭신호(PCLK)에 동기되도록 출력한다. 상기 커맨드 신호들(PCMD0,PCMD1,PCMDn)은 통상적인 반도체 메모리 장치에서 사용되는 커맨드 신호들(RASB, CASB, WEB)을 포함할 수 있다.
상기 제1커맨드 신호 발생기(140a)는 우선 제1입출력 포트(120a)를 통하여 입력되는 클럭신호(CLK_1)의 인버팅 클럭신호(PCLK)를 입력받는다. 상기 클럭신호(CLK_1)의 버퍼링 신호에 의해 상기 트랜스퍼 게이트들(TG140,TG141,TG142,TG143,TG144)이 동작되고, 상기 트랜스퍼 게이트들(TG140,TG141,TG142,TG143,TG144)의 동작에 의해 칩인에이블 신호(CS_1)의 인버팅 신호(PCS), 및 커맨드 신호(CMDi_1)의 인버팅커맨드신호(PCMDi)가 전송된다. 상기 트랜스퍼 게이트들(TG140,TG141,TG142,TG143,TG144)의 동작에 의해 전송된 칩인에이블 신호(CS_1)의 인버팅 신호(PCS), 및 커맨드 신호(CMDi_1)의 인버팅커맨드신호(PCMDi)는 두개의 인버터회로들로 이루어진 래치회로에 의해 래치되고 인버팅되어 노어회로(N)140a)에 입력된다. 상기 노어회로(NO140a)에서는 이들 신호들을 논리 연산하여 출력신호를 출력하고, 상기 노어회로(NO140a)의 출력신호는 트랜스퍼 게이트(TG144)를 통하여 출력되고 인버터들(I140e,I140f)로 이루어진 래치회로에 의해 래치되고 인버팅되어 상기 낸드회로(NA140a)로 입력된다. 상기 낸드회로(NA140a)에서는 상기 래치회로를 통하여 인가되는 신호와 상기 클럭신호(CLK_1)의 버퍼링 신호를 논리 연산하여 페리회로 영역(130)에 공급되기 위한 커맨드 신호(CMD_A)를 출력한다.
도 7은 상기 제2커맨드 신호 발생기(140b)의 구현예를 나타낸 것이다.
상기 제2커맨드 신호 발생기(140b)는 인버터들(I142a,I142b,I142c,I142d,I142e,I142f,I142g,I142h,I142i,I142j,I142k,I142l,I142m,I142n,I142p), 트랜스퍼 게이트들(TG145,TG146,TG147,TG148,TG149), 노어회로(N0140b), 및 낸드회로(NA140b)을 구비하여 도 7에 도시된 바와 같은 연결구조를 가진다.
도 7에 도시된 바와 같이, 상기 제2커맨드 신호 발생기(140b)는 도 6의 상기 제1커맨드 신호 발생기(130)를 나타낸 도 6에서 인버터회로(I143)을 제거하면 동일 구조를 가진다. 따라서 상기 제2커맨드 신호 발생기(140b)의 동작을 용이하게 도 6으로부터 예상할 수 있으므로 그 설명을 생략한다.
도 8은 도 2 및 도 3과 같은 동작을 수행하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구현 예를 나타낸 회로도이다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 포트제어부(190)을 제외하고는 도 4와 동일하다. 따라서, 여기서는 포트제어 부(190)에 대해서만 설명하기로 한다. 상기 포트 제어부(190)는 커맨드 신호 선택부(180b) 및 어드레스 신호 선택부(180a)는 도 5의 구성과 동일하다. 다만 클럭신호 선택부를 별도로 구비함이 없이 제2입출력 포트(120b)를 통하여 입력되는 클럭신호(CLK_2)를 그대로 상기 제2커맨드 신호 발생기(140b)에 입력클럭신호(CLK_S)로 공급한다. 또한 칩인에이블 신호 선택부를 별도로 구비함이 없이 상기 제2입출력 포트(120b)를 통하여 입력되는 칩인에이블 신호(CS_2)를 인버터 회로(I184)를 통하여 인버팅하여 상기 제2커맨드 신호 발생기(140b)에 입력되는 칩인에이블 신호(CS_S)로써 공급한다.
도 8에 도시된 바와 같은 구성에 따르면, 특정 메모리 영역을 선택하여 테스트를 진행하는 경우에 유리하다. 즉 제2메모리 영역(114)만을 별도로 테스트 하고자 하는 경우에는 상기 제2입출력 포트(120b)를 통하여 클럭신호(CLK_2) 및 칩 인에이블 신호(CS_2)를 인가하고, 제1메모리 영역(112) 만을 별도로 테스트 하고자 하는 경우에는 상기 제1입출력 포트(120a)를 통하여 클럭신호(CLK_1) 및 칩 인에이블 신호(CS_1)를 인가하여 테스트를 진행한다. 또한 상기 제1메모리 영역(112) 및 상기 제2메모리 영역(114)을 동시에 테스트하는 경우에는, 상기 제1입출력 포트(120a)를 통하여 클럭신호(CLK_1) 및 칩 인에이블 신호(CS_1)를 인가하고, 상기 제2입출력 포트(120b)를 통하여 클럭신호(CLK_2) 및 칩 인에이블 신호(CS_2)를 인가하여 테스트 하는 것이 가능하다.
상술한 바와 같이, 본발명에 따르면 멀티포트 반도체 메모리 장치의 경우에, 하나의 입출력 포트를 공유하여 어드레스 및 커맨드 신호를 입력하고 그에 따른 데 이터의 입출력은 노멀동작의 경우와 동일하게 여러 개의 입출력 포트를 통하여 입출력되도록 함에 의하여 테스트 핀을 절감하는 것이 가능하고 테스트 시간 또한 절약하는 것이 가능하다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 모드에 따라 어드레스 신호, 커맨드 신호등의 입출력 포트를 서로 하여 테스트의 효율성을 높일 수 있다. 즉 제1모드에서는 노멀동작을 진행하고 제2모드에서는 어드레스 신호, 커맨드 신호등의 입출력 포트를 하나로 공유하도록 함에 의하여 테스트 핀을 줄일 수 있으며, 테스트 시간을 감소시킬 수 있다.

Claims (20)

  1. 반도체 메모리 장치에 있어서:
    서로 다른 복수개의 입출력 포트들과;
    어드레스 또는 커맨드 신호가 입출력되는 입출력 포트와 상기 어드레스 또는 커맨드 신호에 대응하는 데이터 신호가 입출력되는 입출력 포트를 서로 달리하여 액세스 되는 적어도 하나의 메모리 영역을 포함하여, 복수개의 메모리 영역들로 분할되는 메모리 어레이를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 메모리 장치는 제1입출력 포트 및 상기 제1입출력 포트와는 다른 제2입출력 포트를 구비하는 듀얼포트 반도체 메모리 장치임을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 메모리 어레이는 제1메모리 영역과 제2메모리 영역을 구비하며, 상기 제1메모리 영역은 제1모드 및 제2모드에서 어드레스신호, 커맨드 신호, 및 데이터가 상기 제1입출력 포트를 통하여 입출력되어 액세스되고, 상기 제2메모리 영역은 상기 제1모드에서는 어드레스 신호, 커맨드 신호, 및 데이터가 상기 제2입출력 포트를 통하여 입출력되어 액세스되고, 상기 제2모드에서는 어드레스 신호 및 커맨드 신호가 상기 제1입출력포트를 통하여 입력되고 데이터가 상기 제2입출력포트를 통하여 입출력되어 액세스됨을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1모드는 노멀 동작모드이고, 상기 제2모드는 테스트 동작모드임을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 제1메모리 영역의 액세스를 위해, 상기 제1모드 및/또는 상기 제2모드에서 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호들 및 커맨드 신호들은 상기 제1입출력 포트를 통하여 입력되는 클럭신호에 동기됨을 특징으로 하는 반도 체 메모리 장치.
  7. 제6항에 있어서,
    상기 제2메모리 영역의 액세스를 위해, 상기 제1모드에서 상기 제2입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제2입출력 포트를 통하여 입력되는 클럭신호에 동기되며, 상기 제2모드에서 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제1입출력 포트를 통하여 입력되는 클럭신호에 동기됨을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 제2메모리 영역의 액세스를 위해, 상기 제1모드에서 상기 제2입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제2입출력 포트를 통하여 입력되는 클럭신호에 동기되며, 상기 제2모드에서 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제2입출력 포트를 통하여 입력되는 클럭신호에 동기됨을 특징으로 하는 반도체 메모리 장치.
  9. 반도체 메모리 장치에 있어서:
    복수개의 서로 다른 입출력 포트들과;
    복수개의 메모리 영역들을 포함하는 메모리 어레이와;
    특정모드에서, 상기 메모리 영역들 모두를 액세스하기 위한 모든 어드레스 신호들 및/또는 커맨드 신호들은 상기 입출력 포트들 중 하나의 입출력 포트를 공유하여 입출력되고, 상기 어드레스 신호들 및/또는 커맨드 신호들에 응답하여 입출력되는 데이터 신호들은 서로 다른 입출력 포트들을 통하여 입출력되도록 제어하는 포트 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 데이터 신호들 중 동일한 메모리 영역 내의 리드 또는 라이트를 위한 데이터 신호들은, 동일한 입출력 포트를 통하여 입출력됨을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 특정모드는 테스트 동작모드임을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 반도체 메모리 장치는 제1입출력 포트 및 상기 제1입출력 포트와는 다른 제2입출력 포트를 구비하는 듀얼포트 반도체 메모리 장치임을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 메모리 어레이는 제1메모리 영역과 제2메모리 영역을 구비하며, 테스트 모드에서, 상기 제1메모리 영역은 어드레스신호, 커맨드 신호, 및 데이터가 상기 제1입출력 포트를 통하여 입출력되어 액세스되고, 상기 제2메모리 영역은 어드레스 신호 및 커맨드 신호가 상기 제1입출력포트를 통하여 입력되고 데이터가 상기 제2입출력포트를 통하여 입출력되어 액세스됨을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제1메모리 영역의 액세스를 위해, 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호들 및 커맨드 신호들은 상기 제1입출력 포트를 통하여 입력되는 클럭신호에 동기됨을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제2메모리 영역의 액세스를 위해, 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제1입출력 포트를 통하여 입력되는 클럭신호에 동기됨을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 제2메모리 영역의 액세스를 위해, 상기 제1입출력 포트를 통하여 입력되는 어드레스 신호 및 커맨드 신호는 상기 제2입출력 포트를 통하여 입력되는 클럭신호에 동기됨을 특징으로 하는 반도체 메모리 장치.
  17. 복수개의 메모리 영역들 및 제1,제2입출력 포트를 포함하는 듀얼포트 반도체 메모리 장치에서의 신호 입출력 방법에 있어서:
    복수개의 메모리 영역들 중 특정 메모리 영역을 선택하는 단계; 및
    제1모드에서는 상기 특정 메모리 영역의 액세스를 위한 신호들이 상기 제2입출력 포트를 통하여 입출력되고, 제2모드에서는 상기 신호들이 제1입출력 포트를 통하여 입출력되는 단계를 구비함을 특징으로 하는 신호 입출력 방법.
  18. 제17항에 있어서,
    상기 제1모드는 노멀 동작모드이고, 상기 제2모드는 테스트 동작모드임을 특징으로 하는 신호 입출력 방법.
  19. 제17항에 있어서,
    상기 신호들은 어드레스 신호 및/또는 커맨드 신호를 포함하며, 상기 신호들은 상기 제1입출력 포트를 통하여 입력되는 클럭신호에 동기됨을 특징으로 하는 신호 입출력 방법.
  20. 제17항에 있어서,
    상기 신호들은 어드레스 신호 및/또는 커맨드 신호를 포함하며, 상기 신호들은 상기 제2입출력포트를 통하여 입력되는 클럭신호에 동기됨을 특징으로 하는 신호 입출력 방법.
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