CN101025996A - 多端口半导体存储器件及其信号输入/输出方法 - Google Patents

多端口半导体存储器件及其信号输入/输出方法 Download PDF

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Abstract

提出了一种多端口半导体存储器件及其信号输入/输出方法。在一个实施例中，多端口半导体存储器件包括多个不同输入/输出端口和存储阵列。所述存储阵列具有可以通过使用不同输入/输出端口进行存取的至少一个存储区域。所述不同输入/输出端口包括：第一输入/输出端口，通过所述第一输入/输出端口输入/输出第一信号；以及第二输入/输出端口，通过所述第二输入/输出端口输入/输出与第一信号不同的第二信号。将存储区域分成多个存储区域。本发明提供了减少测试管脚的数目以及改善测试效率的效果。

Description

多端口半导体存储器件及其信号输入/输出方法
本申请要求2006年2月21日向韩国知识产权局递交的韩国专利申请No.2006-16607的优先权，将其全部内容一并在此作为参考。
技术领域
本发明涉及一种多端口半导体存储器件，具体地，涉及一种多端口半导体存储器件及其信号输入/输出方法，其中，根据所述器件操作于正常模式还是测试模式来使用不同的信号输入/输出端口。
背景技术
多数半导体存储器件，包括RAM(随机存取存储器)，具有一个包括多个输入/输出管脚组的输入/输出端口以与外部处理器通信。
图1是根据传统技术的、示出了存取路径的半导体存储器件的方框图，并且具体地示出了在具有四个存储体和单独的输入/输出端口的传统半导体存储器件中的存取路径。
如图1所示，传统半导体存储器件包括：具有四个存储体10a、10b、10c和10d的存储阵列10；以及单独的输入/输出端口20。可以将输入/输出端口20设置作为在半导体存储器件和外部处理器之间的命令信号、地址信号、数据信号和其他信号等的输入/输出路径。
将组成存储阵列10的所有存储体10a、10b、10c和10d配置成通过一个输入/输出端口20来进行存取。在图1中，箭头表示存取路径。
此种具有一个端口的传统半导体存储器件具有在存取速度或存取效率方面的问题。例如，在图1中，在第一操作中在A存储体10a中存储第一数据、并且在与第一操作不同的第二操作中从B存储体10b中读出第二数据的情况下，必须在单独的时间间隔执行所述操作。即，执行第一操作然后执行第二操作，反之亦然，这要求至少一个附加时间间隔，并且阻碍了可能的高速和高效操作。
为了解决此问题，在1998年9月2日授权的美国专利No.5,815,456提出了一种多端口半导体存储器件作为传统多端口半导体存储器件的示例，其中通过多个处理器执行通信。因此，在该多端口半导体存储器件中，可以通过多个输入/输出端口对存储单元进行存取。
然而，在此以及其他传统多端口半导体存储器件中，在硬件中预先确定了输入/输出端口和存储区域(例如，存储体)之间的存取路径，因此使其难以改变结构，例如在操作模式和测试模式之间改变结构以测试半导体存储器件。具体地，当不存在测试装备的测试管脚以测试半导体存储器件时，不能执行所述测试。而且，即使存在测试管脚，因为预先确定了存取路径，从而要求测试通过预先确定的输入/输出端口单独地执行，这可能降低测试效率。
发明内容
本发明的一些实施例提出了一种多端口半导体存储器件及其信号输入/输出方法，其中可以基于所需器件模式来选择性地使用所述信号输入/输出端口，从而增加了测试效率。在这些实施例中，可以通过不同的输入/输出端口输入和/或输出地址信号和数据信号以对所需存储区域进行存取。
根据本发明一些实施例的半导体存储器件包括多个不同的输入/输出端口和存储阵列，所述存储阵列具有通过使用不同的输入/输出端口进行存取的至少一个存储区域。换句话说，所述器件可以包括：第一输入/输出端口，通过所述第一输入/输出端口输入/输出第一信号；和/或第二输入/输出端口，通过所述第二输入/输出端口输入/输出与第一信号不同的第二信号。
附图说明
根据参考附图的以下描述，本发明典型实施例的以上和其他特征将变得容易明白，其中：
图1是根据传统技术的、示出了存取路径的半导体存储器件的方框图；
图2是根据本发明实施例的、示出了第一模式中的存取路径的半导体存储器件的方框图；
图3是根据本发明另一个实施例的、示出了第二模式中的存取路径的半导体存储器件的方框图；
图4示出了具有如图2和图3所示的存储路径的半导体存储器件的示例；
图5示出了如图4所示的端口控制器的示例；
图6和图7示出了如图4所示的第一和第二命令信号产生器的示例；以及
图8示出了根据另一个实施例的、具有如图2和图3所示的存取路径的半导体存储器件的示例。
具体实施方式
现在将参考附图更加全面地描述本发明的实施例，附图中示出了本发明的实施例。然而，本发明可以具体实现为许多不同的形式，并且不应该解释为局限于这里阐述的实施例。相反，提供这些实施例，使得该公开将全面且完整，并且将向本领域的普通技术人员全面地转达本发明的范围。
除非另外定义，这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常所理解的相同意义。还应该理解的是，这里使用的术语应该被解释为具有与在本说明书以及相关领域中的意义一致的含义，并且除非在此清楚地定义，否则不会被解释为理想化或过于刻板的理解。下面将参考图2至图8更加全面地描述本发明的典型实施例。然而，如上所述，本发明可以具体实现为许多不同的形式，并且不应该解释为局限于这里阐述的实施例。相反，提供这些实施例，使得该公开将全面且完整，并且将向本领域的普通技术人员全面地转达本发明的范围。
例如，以下描述将仅提供根据本发明的一些实施例的具有两个输入/输出端口的多端口半导体存储器件，但是本领域的普通技术人员应该理解，本发明可以应用于根据本发明的一些实施例的具有两个或两个以上的输入/输出端口的多端口半导体存储器件。
根据本发明的一些实施例的多端口半导体存储器件可以基于相应的第一和第二模式，具有不同的操作。下面将参考图2和图3描述其实施例。
图2是根据本发明实施例的、示意性地示出了第一模式中的存取操作的多端口半导体存储器件的方框图。第一模式在这里可以表示包括一般半导体存储器件中的正常操作模式。正常操作模式可以包括：从半导体存储器件的存储单元中读出数据的操作，或向存储单元中写入数据的操作。
如图2所示，根据本发明的一些实施例的多端口半导体存储器件可以包括存储阵列110、第一输入/输出端口120a、和第二输入/输出端口120b。
可以将存储阵列110分成多个不同存储区域。将在该实施例中示出的存储阵列110表示为由四个存储体110a、110b、110c和110d构成。然而，可以存在额外的或更少的存储体。在正常操作模式中，这里称作第一模式，可以将存储体110a、110b、110c和110d中的第一存储区域112中的A存储体110a和B存储体110b确定为仅由通过第一输入/输出端口120a输入的信号来存取。可以将第二存储区域114中的C存储体110c和D存储体110d确定为仅由通过第二输入/输出端口120b输入的信号来存取。
将通过第一输入/输出端口120a输入的命令信号，例如RAS(行选通信号、CAS(列选通信号)、WE(写使能)，通过在第一存储区域112和第一输入/输出端口120a之间设置的第一命令路径PA_C1，传输到半导体存储器件的内部(例如，外围区域)。通过第一输入/输出端口120a输入的命令信号可以是读出在第一存储区域112中存储的数据、或在其中写入数据、或用于其他控制的信号。将通过第一输入/输出端口120a输入的地址信号，通过在第一存储域112和第一输入/输出端口120a之间设置的第一地址路径PA_A1，传输到半导体存储器件的内部(例如，外围区域)，以从第一存储区域112中选择存储单元。将通过第一输入/输出端口120a输入的数据通过第一数据路径PA_D1存储在第一存储区域112之内的存储单元中。类似地，将在第一存储区域112之内的存储单元中存储的数据，通过第一数据路径PA_D1和第一输入/输出端口120a输出。
另外，针对通过第二输入/输出端口120b输入/输出的命令信号、地址信号和数据的操作以类似的方式实现。即，将通过第二输入/输出端口120b输入的命令信号，通过在第二存储区域114和第二输入/输出端口120b之间设置的第二命令路径PA_C2，传输到半导体存储器件的内部(例如，外围区域)。通过第二输入/输出端口120b输入的命令信号可以是读出在第二存储区域114中存储的数据、或在其中写入数据、或用于其他控制的信号。
将通过第二输入/输出端口120b输入的地址信号，通过在第二存储域114和第二输入/输出端口120b之间设置的第二地址路径PA_A2，传输到半导体存储器件的内部(例如，外围区域)，以从第二存储区域114中选择存储单元。
将通过第二输入/输出端口120b输入的数据通过第二数据路径PA_D2存储在第二存储区域114之内的存储单元中。类似地，将在第二存储区域114之内的存储单元中存储的数据，通过第二数据路径PA_D2和第二输入/输出端口120b输出。
因此，在第一模式中，对第一存储区域112进行存取的信号仅通过第一输入/输出端口120a来输入/输出，以及对第二存储区域114进行存取的信号仅通过第二输入/输出端口120b来输入/输出。在第一模式中，对第二存储区域114进行存取的第二地址路径PA_A2、第二命令路径PA_C2、以及第二数据路径PA_D2共享相同的输入/输出端口，即第二输入/输出端口120b。
在其他实施例中，存储体110a、110b、110c和110d中仅一个存储体可以通过第一输入/输出端口120a来存取，于是其余存储体可以通过第二输入/输出端口120b来存取。另外，在其他实施例中，存储区域可以统一包括存储体110a、110b、110c和110d，其中所有存储体仅通过第一输入/输出端口120a来存取，所有存储体仅通过第二输入/输出端口120b来存取，或甚至存储区域是可通过第一和第二输入/输出端口120a和120b同时存取的共享存储区域。因此，对于本领域普通技术人员显而易见，在不脱离本发明范围的情况下，第一模式中的操作可以改变为许多形式。
尽管在图中没有示出，半导体存储器件可以包括控制电路，例如缓冲器电路、解码器电路、寄存器电路、复用器电路、读出放大器等，以对通过诸如典型半导体存储器件中的那些第一输入/输出端口120a和/或第二输入/输出端口120b输入/输出的命令信号、地址信号、数据信号和其他信号等进行控制。
图3是根据本发明另一个实施例的、示意性地示出了第二模式中的存取操作示例的多端口半导体存储器件的方框图。在这里，第二模式可以包括应用于一般半导体存储器件的测试操作模式。测试操作模式可以是测试包括存储单元的电路，以便检查半导体存储器中的缺陷。
如图3所示，在第二模式中，在存储体110a、110b、110c和110d中的第一存储区域112中的A存储体110a和B存储体110b可以仅由通过第一输入/输出端口120a输入的信号来存取。第二存储区域114中的C存储体110c和D存储体110d可以由通过第一和第二输入/输出端口120a和120b输入的信号来存取。
例如，命令信号CMDi_1和地址信号ADD_1都通过第一输入/输出端口120a输入，并且通过第一命令路径PA_C1和第一地址路径PA_A1提供到半导体存储器件内部。命令信号CMDi_1和地址信号ADD_1可以包括对第一存储区域112和第二存储区域114进行存取的命令信号和地址信号。也可以通过第二输入/输出端口120b输入所有的命令信号CMDi_1和地址信号ADD_1。
然而，对于数据，将存取路径与第一模式操作类似地安排。换句话说，为了向第一存储区域112之内的存储单元写入数据，将通过第一输入/输出端口120a输入的数据DATA_1通过第一数据路径PA_D1输入，以及将在第一存储区域112之内的存储单元处存储的数据DATA_1通过第一数据路径PA_D1和第一输入/输出端口120a输出。另外，将通过第二输入/输出端口120b输入的数据DATA_2通过第二数据路径PA_A2存储在第二存储区域114之内的存储单元处，以及将在第二存储区域114之内的存储单元处存储的数据DATA_2通过第二数据路径PA_D2和第二输入/输出端口120b输出。
即，在第二模式中，将对第一和第二存储区域112和114进行存取的地址信号ADD_1和命令信号CMDi_1仅通过第一输入/输出端口120a输入/输出，而将基于第一存储区域112的读写操作的DATA_1以及基于第二存储区域114的读写操作的DAT_A2分别通过第一和第二输入/输出端口120a和120b输入/输出。
因此，在第二模式中，可以将第一输入/输出端口用于向特定的存储区域(在该实施例中，第二存储区域114)提供控制和地址信号，而可以将单独的第二输入/输出端口用于向该特定的存储区域输入/输出数据。
在第二模式中，与传统技术相比可以改善测试操作的测试效率。如上所述，在传统技术中，可以以与针对正常操作模式所提供的类似的信号安排，来执行测试。在这种情况下，测试设备中的测试管脚必须针对两个输入/输出端口来设置，并且可能需要增加测试时间以操作完整测试程序。然而，根据本发明的一些实施例，可以通过一个输入/输出端口输入地址和命令信号，而通过单独端口数据线输入/输出数据。这又可以减小所需测试管脚的数目，并且额外地增加了测试程序的执行效率。在本发明所包含的一些实施例中，可以配置半导体存储器件，以便防止由于输入/输出端口中没有检查到的缺陷导致的问题。
现在将根据本发明的一些实施例描述半导体存储器件的示例，其中第一模式表示正常模式，以及第二模式表示测试操作模式。
然而，根据本发明另外的实施例，第二模式可以不局限于测试操作模式，而是可以包括其他特定正常操作模式。换句话说，在特定模式中，可以输入/输出对所有存储区域进行存取的所有地址信号和/或命令信号，从而共享输入/输出端口中的一个输入/输出端口，而可以通过不同的输入/输出端口来输入/输出响应于地址信号和/或命令信号而输入/输出的数据信号。此外，以第二模式作为正常操作模式来操作而没有第一模式的半导体存储器件可以设置作为另一个实施例。即，半导体存储器件可以包括存储阵列，具有通过不同输入/输出端口进行存取的至少一个存储单元，通过所述不同输入/输出端口的每一个，输入/输出第一信号，以及输入/输出与第一信号不同的第二信号，并且将所述存储阵列分成多个存储区域。在这里第一信号可以包括地址和/或命令信号，以及第二信号可以表示数据信号。
图4是根据本发明的一些实施例、执行如图2和图3所示的操作的半导体存储器件的电路图。其数据输入/输出操作与如上述示例的传统技术类似，因此将在以下描述中省略。换句话说，因为数据传输操作可能与传统技术类似，该描述将集中在不同模式中使用涉及地址信号和命令信号的输入/输出端口的操作。因此，在以下图中仅示出了地址信号和命令信号的输入路径。此外，例如在这里，将地址信号和命令信号输入到外围电路区域130之内的控制电路(例如，地址解码器电路、命令解码器电路等)，即组成典型半导体存储器件的控制电路。
在图4中，通过第一输入/输出端口120a输入时钟信号CLK_1、芯片使能信号CS_1、命令信号CMDi_1、以及地址信号ADD_1，以及通过第二输入/输出端口120b输入时钟信号CLK_2、芯片使能信号CS_2、命令信号CMDi_2、以及地址信号ADD_2。另外，时钟信号CLK_1、芯片使能信号CS_1、命令信号CMDi_1、以及地址信号ADD_1可以对第一存储区域112或第二存储区域114进行存取，以及时钟信号CLK_2、芯片使能信号CS_2、命令信号CMDi_2、以及地址信号ADD_2仅可以对第二存储区域114进行存取。
如图4所示，根据本发明一些实施例的半导体存储器件包括外围电路区域130、第一命令信号产生器140a、第二命令信号产生器140b、端口控制器180、测试模式信号产生器170、以及地址同步电路150a和150b。
这里设置的外围电路区域130可以在将典型半导体存储器件分类为存储阵列区、核心区和外围区时所设置的外围区。如图4所示的第一命令信号产生器140a、第二命令信号产生器140b、端口控制器180、测试模式信号产生器170、以及地址同步电路150a和150b都可以包括在外围区；然而，在图中单独地示出各个部分，以便论证本发明实施例的特征。
第一命令信号产生器140a对通过第一输入/输出端口120a输入的、并且由反相器电路I3反相的命令信号PCMDi进行组合，然后将其与通过第一输入/输出端口输入的时钟信号CLK_1同步，以输出命令信号CMD_A，可以将所述命令信号CMD_A用于对第一存储区域112进行存取。在图6中将更加详细地描述第一命令信号产生器140a。
第二命令信号产生器140b对通过第一输入/输出端口120a或第二输入/输出端口120b输入的、并且由端口控制器180选定的命令信号CMD_S进行组合，然后将其与端口控制器180从通过第一输入/输出端口120a输入的时钟信号CLK_1或通过第二输入/输出端口120b输入的时钟信号CLK_2中选定的时钟信号CLK-S同步，以输出命令信号CMD_B，可以将所述命令信号CMD_B用于对第二存储区域114进行存取。在图7中将更加详细地描述第二命令信号产生器140b。
端口控制器180根据对第二存储区域114进行存取的操作模式，选择通过第一输入/输出端口120a输入的命令信号PCMDi和地址信号PADD、或者通过第二输入/输出端口120b输入的命令信号CMDi_2和地址信号ADD_2。例如，在第一模式中，可以选择通过第一输入/输出端口120a输入的命令信号PCMDi和地址信号PADD，将命令信号PCMDi传输到第二命令信号产生器140b，将地址信号PADD传输到地址同步电路150b。然而，在第二模式中，可以选择通过第二输入/输出端口120b输入的命令信号CMDi_2和地址信号ADD_2，将命令信号CMDi_2传输到第二命令信号产生器140b，将地址信号ADD_2传输到地址同步电路150b。端口控制器180根据操作模式，选择通过第一输入/输出端口120a输入的时钟信号PCLK和芯片使能信号PCS或者通过第二输入/输出端口120b输入的时钟信号CLK_2和芯片使能信号CS_2，然后将其传输到第二命令信号产生器140b。在图5中将更加详细地描述用于端口控制器180的配置和操作。
测试模式信号产生器170对通过第一输入/输出端口120a输入的时钟信号CLK_1、芯片使能信号CS_1、命令信号CMDi_1、以及地址信号ADD_1的反相信号PCLK、PCS、PCMDi和PADD进行组合，以产生作为第二模式的测试模式的禁用信号PTESTB和测试模式使能信号PTEST。例如，在这里，测试模式使能信号PTEST在启用测试模式时可以具有逻辑高电平，以及在禁用测试模式时可以具有逻辑低电平。另外，测试模式禁用信号PTESTB可以是测试模式使能信号PTEST的反相信号，并且可以被称为正常操作模式使能信号。可以将由测试模式使能信号启用以执行测试模式的电路设置为本领域普通技术人员所公知的电路。
地址同步电路150a和150b分别对所施加的地址信号PADD和ADD_S与所施加的命令信号CMD_A和CMD_B进行同步，然后输出各个已同步的地址信号。
例如，可以在将对第一存储区域112进行存取的地址信号PADD传输到外围电路区域130之前，将所述地址信号PADD与在第一命令信号产生器140a中产生的命令信号CMD_A进行同步，其中，使用包括反相器I5、I6和I7以及传输门TG1的地址同步电路150a对所述地址信号进行锁存和同步。
图5示出了如图4所示的端口控制器180的示例。
如图5所示，端口控制器180包括时钟信号选择器180d、芯片使能信号选择器180c，命令信号选择器180b、以及地址信号选择器180a。
时钟信号选择器180d包括具有如图5所示的连接结构的NOR电路NO186、NAND电路NA186和NA187、和反相器电路I186。芯片使能信号选择器180c包括NOR电路N184、NAND电路NA184和NA185、和反相器电路I184和I185。命令信号选择器180b包括NOR电路NO182、NAND电路NA182和NA183、以及反相器电路I182和I183。地址信号选择器180a包括NOR电路NO180、NAND电路NA180和NA181、以及反相器电路I180和I181。这些逻辑电路的连接配置可以具有如图5所示的结构。
在正常操作模式，例如第一模式中，时钟信号选择器180d、芯片使能信号选择器180c、命令信号选择器180b、以及地址信号选择器180a如下操作。
例如，当时钟信号CLK_1和CLK_2具有高电平时，可以启用所述信号，并且当命令信号CMDi_1和CMDi_2、芯片使能信号CS_1和CS_2具有低电平时，可以启用所述信号。在此种示例中，芯片使能信号CS_1和CS_2可以作为使能信号操作，以启用第一和第二命令信号产生器140a和140b。
当将测试模式使能信号PTEST输入为低电平、并且将测试模式禁用信号PTESTB输入为高电平时，例如在作为第一模式的正常操作模式的情况下，时钟信号选择器180d、芯片使能信号选择器180c、命令信号选择器180b、以及地址信号选择器180a如下操作。
时钟信号选择器180d选择通过第二输入/输出端口120b输入的时钟信号CLK_2，并且将其输出作为待输入到第二命令信号产生器140b的时钟信号CLK_S。芯片使能信号选择器180c选择通过第二输入/输出端口120b输入的芯片使能信号CS_2，并且将其输出作为待输入到第二命令信号产生器140b的芯片使能信号CS_S。命令信号选择器180b选择通过第二输入/输出端口120b输入的命令信号CMDi_2，并且将其输出作为待输入到第二命令信号产生器140b的命令信号CMDi_S。地址信号选择器180a选择通过第二输入/输出端口120b输入的地址信号ADD_2，并且将其输出作为待输入到第二命令信号产生器140b的地址信号ADD_S。
当将测试模式使能信号PTEST输入为高电平，并且将测试模式禁用信号PTESTB输入为低电平时，例如在作为第二模式的测试操作模式的情况下，时钟信号选择器180d、芯片使能信号选择器180c、命令信号选择器180b、以及地址信号选择器180a如下操作。
时钟信号选择器180d选择通过第一输入/输出端口120a输入的时钟信号PCLK，并且将其输出作为待输入到第二命令信号产生器140b的时钟信号CLK_S。芯片使能信号选择器180c选择通过第一输入/输出端口120a输入的芯片使能信号PCS，并且将其输出作为待输入到第二命令信号产生器140b的芯片使能信号CS_S。命令信号选择器180b选择通过第一输入/输出端口120a输入的命令信号PCMDi，并且将其输出作为待输入到第二命令信号产生器140b的命令信号CMDi_S。地址信号选择器180a选择通过第一输入/输出端口120a输入的地址信号PADD，并且将其输出作为待输入到第二命令信号产生器140b的地址信号ADD_S。
图6示出了第一命令信号产生器140a的实施例。
第一命令信号产生器140a包括：反相器I140a，I140b、I140c、I140d、I140e、I140f、I140g、I140h、I140i、I140j、I140k、I1401、I140m、I140n、I140p和I143，传输门TG140、TG141、TG142、TG143和TG144，NOR电路NO140a，以及NAND电路NA140a，具有如图6所示的连接结构。
如图6所示，第一命令信号产生器140a在将输入信号与时钟信号PCLK同步之后，对所施加的命令PCMD0、PCMD1和PCMDn进行组合，并且输出命令信号CMD_A。命令信号PCMD0、PCMD1和PCMDn可以包括在典型半导体存储器件中使用的命令信号RASB、CASB和WEB。
第一命令信号产生器140a接收通过第一输入/输出端口120a输入的时钟信号CLK_1的反相时钟信号PCLK。传输门TG140、TG141、TG142、TG143和TG144通过时钟信号CLK_1的缓冲信号操作，并且通过传输门TG140、TG141、TG142、TG143和TG144的操作传输芯片使能信号CS_1的反相信号PCS和命令信号CMDi_1的反相命令信号PCMDi。通过传输门TG140、TG141、TG142、TG143和TG144的操作传输的芯片使能信号CS_1的反相信号PCS和命令信号CMDi_1的反相命令信号PCMDi由两个反相器电路构成的锁存器电路进行锁存并且反相，并且输入到NOR电路NO140a。NOR电路NO140a对所述信号执行逻辑运算，并且通过传输门TG144输出所述输出信号，然后在将所述输出信号输入到NAND电路NA140A之前，通过由反相器I140e和I140f构成的锁存器电路对所述输出信号进行锁存并且反相。NAND电路NA140a对通过锁存器电路施加的信号和时钟信号CLK_1的缓冲信号执行逻辑运算，并且输出待提供给外围电路区域130的命令信号CMD_A。
图7示出了第二命令信号产生器140b的实施例。
第二命令信号产生器140b包括：反相器I142a、I142b、I142c、I142d、I142e、I142f、I142g、I142h、I142i、I142j、I142k、I1421、I142m、I142n和I142p，传输门TG145、TG146、TG147、TG148和TG149，NOR电路NO140b，以及NAND电路NA140b，具有如图7所示的连接结构。
如图7所示，第二命令信号产生器140b具有与如图6所示的第一命信号产生器140a的配置类似的配置，不同之处在于反相器电路143的配置。第二命令信号产生器140b的操作与如图6所示信号产生器140a类似，因此将省略针对第二命令信号产生器140b操作的另外的描述。
图8示出了根据本发明另一个实施例、执行如图2和图3所示操作的半导体存储器件的示例。
如图8所示，根据此附加实施例的半导体存储器件具有与图4相同的配置，不同之处在于端口控制器190的配置。因此，将仅另外描述端口控制器190。在端口控制器190中，命令信号选择器180b和地址信号选择器180a的配置也与如图5所示的端口控制器类似。然而，端口控制器190不包括专门的时钟信号选择器，使得将通过第二输入/输出端口120b输入的时钟信号CLK_2提供作为第二命令信号产生器140b的输入时钟信号CLK_S。另外，端口控制器190不包括专门的芯片使能信号选择器，使得将通过第二输入/输出端口120b输入的芯片使能信号CS_2仅通过反相器电路I184进行反相，然后提供作为输入到第二命令信号产生器140b的芯片使能信号CS_S。
在如图8所示的实施例中，可能相对有利于选择特定存储区域并且执行测试。即，为了单独地仅测试第二存储区域114，可以通过第二输入/输出端口120b施加时钟信号CLK_2和芯片使能信号CS_2，而为了单独地仅测试第一存储区域112，可以通过第一输入/输出端口120a施加时钟信号CLK_1和芯片使能信号CS_1。另外，在同时地执行第一存储区域112和第二存储区域114的测试时，可以通过第一输入/输出端口120a施加时钟信号CLK_1和芯片使能信号CS_1，而可以通过第二输入/输出端口120b施加时钟信号CLK_2和芯片使能信号CS_2。
如上所述，在根据本发明的一些实施例的多端口半导体存储器件中，可以共享一个输入/输出端口，输入地址信号和命令信号，并且可以通过多个输入/输出端口提供其数据的输入/输出，从而减小所需测试管脚的数目、减小测试时间。
此外，根据本发明的一些实施例，设置了地址信号、命令信号等的不同输入/输出端口，从而增加了测试效率。即，可以在第一模式中执行正常操作，在第二模式中执行第二操作，因为地址信号和命令信号等共享一个输入/输出端口。
本领域普通技术人员应当理解，在不脱离本发明的精神或范围的情况下，可以在本发明中做出修改和变化。因此，本发明意欲覆盖落在所附权利要求及其等价物的范围之内的本发明的任意此种修改和变化。例如，可以改变电路的内部配置，或者电路的内部元件可以用其他等价元件来代替。因此，这些和其他变化和修改被视为在由所附权利要求所限定的本发明的实质精神和范围之内。
在图中和说明书中，已经公开了本发明的典型实施例，尽管采用了特定的术语，仅将它们用于一般和描述性的意思，而不是为了限制的目的，本发明的范围将在所附权利要求中进行阐述。

Claims (29)

1.一种半导体存储器件，包括：
多个输入/输出端口；以及
存储阵列，包括多个存储区域，其中通过使用第一输入/输出端口和第二输入/输出端口来对至少一个存储区域进行存取，其中将第一信号从所述第一输入/输出端口进行输入/输出，以及将与第一信号不同的第二信号从第二输入/输出端口进行输入/输出。
2.如权利要求1所述的器件，其中，所述第一信号是地址和/或命令信号，以及所述第二信号是数据信号。
3.如权利要求2所述的器件，其中，所述半导体存储器件是具有第一输入/输出端口以及与第一输入/输出端口不同的第二输入/输出端口的双端口半导体存储器件。
4.如权利要求3所述的器件，其中，存储阵列包括第一存储区域和第二存储区域，所述第一存储区域在第一和第二模式中根据通过第一输入/输出端口输入/输出的地址信号、命令信号、和数据来进行存取；所述第二存储区域在第一模式中根据通过第二输入/输出端口输入/输出的地址信号、命令信号、和数据来进行存取，和/或在第二模式中根据通过第一输入/输出端口输入的地址信号和命令信号、以及通过第二输入/输出端口输入/输出的数据来进行存取。
5.如权利要求4所述的器件，其中，所述第一模式是正常操作模式，以及所述第二模式是测试操作模式。
6.如权利要求4所述的器件，其中，为了在第一模式和/或第二模式中对第一存储区域进行存取，通过第一输入/输出端口输入的地址信号和命令信号与通过第一输入/输出端口输入的时钟信号同步。
7.如权利要求6所述的器件，其中，为了对第二存储区域进行存取，在第一模式中，通过第二输入/输出端口输入的地址信号和命令信号与通过第二输入/输出端口输入的时钟信号同步；以及在第二模式中，通过第一输入/输出端口输入的地址信号和命令信号与通过第一输入/输出端口输入的时钟信号同步。
8.如权利要求6所述的器件，其中，为了对第二存储区域进行存取，在第一模式中，通过第二输入/输出端口输入的地址信号和命令信号与通过第二输入/输出端口输入的时钟信号同步；以及在第二模式中，通过第一输入/输出端口输入的地址信号和命令信号与通过第二输入/输出端口输入的时钟信号同步。
9.一种半导体存储器件，包括：
多个不同的输入/输出端口；
存储阵列，包括多个存储区域；以及
端口控制器，用于执行控制，使得在特定模式中，通过输入/输出端口中的一个共享输入/输出端口来输入/输出用于对所有存储区域进行存取的所有地址信号和/或命令信号；以及通过不同的输入/输出端口来输入/输出响应于地址信号和/或命令信号而输入/输出的数据信号。
10.如权利要求9所述的器件，其中在数据信号中，用于相同存储区域内部的读或写的数据信号通过相同的输入/输出端口来输入/输出。
11.如权利要求10所述的器件，其中，所述特定模式是测试操作模式。
12.如权利要求11所述的器件，其中，所述半导体存储器件是具有第一输入/输出端口以及与第一输入/输出端口不同的第二输入输出端口的双端口半导体存储器件。
13.如权利要求12所述的器件，其中，存储阵列包括第一存储区域和第二存储区域，在测试模式中，所述第一存储区域根据通过第一输入/输出端口输入/输出的地址信号、命令信号、和数据来进行存取；所述第二存储区域根据通过第一输入/输出端口输入/输出的地址信号和命令信号、以及通过第二输入/输出端口输入/输出的数据来进行存取。
14.如权利要求13所述的器件，其中，为了对第一存储区域进行存取，通过第一输入/输出端口输入的地址信号和命令信号与通过第一输入/输出端口输入的时钟信号同步。
15.如权利要求14所述的器件，其中，为了对第二存储区域进行存取，通过第一输入/输出端口输入的地址信号和命令信号与通过第一输入/输出端口输入的时钟信号同步。
16.如权利要求15所述的器件，其中，为了对第二存储区域进行存取，通过第一输入/输出端口输入的地址信号和命令信号与通过第二输入/输出端口输入的时钟信号同步。
17.一种在双端口半导体存储器件中输入/输出信号的方法，所述双端口半导体存储器件包括多个存储区域、第一输入/输出端口、和第二输入/输出端口，所述方法包括：
从所述多个存储区域中选择特定存储区域；以及
在第一模式中通过第二输入/输出端口来输入/输出用于对所述特定存储区域进行存取的信号，以及在第二模式中通过第一输入/输出端口来输入/输出所述信号。
18.如权利要求17所述的方法，其中，所述第一模式是正常操作模式，以及所述第二模式是测试操作模式。
19.如权利要求17所述的方法，其中，所述信号包括地址信号和/或命令信号，并且所述信号与通过第一输入/输出端口输入的时钟信号同步。
20.如权利要求17所述的方法，其中，所述信号包括地址信号和/或命令信号，并且所述信号与通过第二输入/输出端口输入的时钟信号同步。
21.一种半导体存储器件，包括：
第一输入/输出端口；
第二输入/输出端口；以及
存储阵列，包括第一存储区域和第二存储区域，其中在第一操作模式和第二操作模式中，用第一和第二信号通过第一输入/输出端口来对所述第一存储区域进行存取，以及在第一操作模式中，用第三和第四信号通过第二输入/输出端口来对所述第二存储区域进行存取，在第二操作模式中，用第一信号通过第一输入/输出端口、以及用第四信号通过第二输入/输出端口来对所述第二存储区域进行存取。
22.如权利要求21所述的器件，其中，所述第一操作模式是正常操作模式，以及所述第二操作模式是测试操作模式。
23.如权利要求21所述的器件，还包括端口控制器，产生用于对第二存储区域进行存取的至少一个选定信号，所述端口控制器被配置成响应于模式使能信号，在来自第一输入/输出端口的第一信号和来自第二输入/输出端口的第三信号之间进行选择。
24.如权利要求23所述的器件，还包括模式信号产生器，被构造成基于选定操作模式来产生所述模式使能信号。
25.如权利要求23所述的器件，其中，所述第一和第三信号每一个均包括命令信号和地址信号，以及所述第二和第四信号每一个均包括数据信号。
26.如权利要求25所述的器件，还包括：
第一命令信号产生器，将来自第一信号的第一命令信号与第一时钟信号和第一芯片使能信号进行同步；以及
第二命令信号产生器，将来自端口控制器的第一选定命令信号与来自端口控制器的选定时钟信号和选定芯片使能信号进行同步。
27.如权利要求26所述的器件，其中，响应于模式使能信号，分别从第一时钟信号和第一芯片使能信号，以及从第二时钟信号和第二芯片使能信号中选择来自所述端口控制器的选定时钟信号和选定芯片使能信号。
28.如权利要求26所述的器件，其中，来自所述端口控制器的选定时钟信号和选定芯片使能信号分别是第二时钟信号和第二芯片使能信号。
29.如权利要求26所述的器件，还包括：
第一地址同步电路，将来自第一信号的第一地址信号与来自第一命令信号产生器的已同步第一命令信号进行同步；以及
第二地址同步电路，将来自端口控制器的选定地址信号与来自第二命令信号产生器的已同步选定命令信号进行同步。
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