CN101171524A - 具有数据旁路路径以允许快速测试和校准的存储器装置和方法 - Google Patents

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Abstract

一种同步动态随机存取存储器(“SDRAM”)装置包含将来自数据总线的数据耦合到DRAM阵列的管线写入数据路径，和将来自所述阵列的读取数据耦合到所述数据总线的管线读取数据路径。所述SDRAM装置还包含旁路路径，其允许所述写入数据路径中的写入数据直接耦合到所述读取数据路径，而不首先存储在所述DRAM阵列中。优选地通过向所述DRAM装置发布写入命令而经由所述写入数据路径耦合所述写入数据，且优选地通过向所述DRAM装置发布读取命令而经由所述读取数据路径耦合所述读取数据。禁止所述存储器阵列响应这些命令，使得所述写入数据不存储在所述阵列中，且来自所述阵列的读取数据不耦合到所述读取数据路径。

Description

具有数据旁路路径以允许快速测试和校准的存储器装置和方法
技术领域
本发明大体上涉及存储器装置的测试和/或校准，且更明确地说，涉及一种允许以不需要涉及装置中的存储器单元的方式测试和/或校准存储器装置的写入和读取数据路径的方法和设备。
背景技术
在存储器装置(例如，动态随机存取存储器(“DRAM”)装置)的制造期间，有必要测试存储器装置以确保其适当操作。图1展示存储器装置的典型数据路径10，其包含耦合在数据总线端子16与阵列接口逻辑20之间的写入数据路径12和读取数据路径14。阵列接口逻辑20又耦合到存储器单元阵列22。实践中，大量数据总线端子16包含在存储器装置10中，且这些数据总线端子的每一者耦合到各自写入数据路径12和读取数据路径14。然而，为了清楚起见，图1中仅展示耦合到一个数据总线端子16的写入数据路径12和读取数据路径14。
写入数据路径12包含接收器30，其将施加到端子16的写入数据耦合到写入数据俘获电路34。响应于写入选通(“WS”)信号，从接收器30输出的写入数据的每一位被俘获或存储在写入数据俘获电路34中。WS信号通常从外部源(例如，存储器控制器)(图1未图示)耦合到存储器装置10。所俘获的写入数据的每一位被划分为上升沿数据和下降沿数据并被施加到串行-并行转换器38，且响应于WS信号而存储在其中。在写入数据的许多位已施加到数据总线端子16并存储在串行-并行转换器38中之后，所存储的写入数据位以并行形式通过内部写入数据总线40输出到阵列接口逻辑20。在一个实施例中，串行-并行转换器38可为彼此串联耦合的一系列移位寄存器，第一移位寄存器耦合到写入数据俘获电路34。来自所有移位寄存器的各自输出接着将耦合到写入数据总线40。举例来说，如果串行-并行转换器38存储4个写入数据位，那么写入数据总线40将具有4个位的宽度。并行-串行转换器38还在其将有效写入数据输出到阵列接口逻辑20时，将写入数据有效信号施加到阵列接口逻辑20。写入数据有效信号启用阵列接口逻辑20以存储写入数据。
阵列接口逻辑20从命令解码器(图1未图示)接收许多控制信号，包含阵列循环信号、写入启用(“WE”)信号和地址信号，所述地址信号通常呈行地址信号和列地址信号的形式。阵列接口逻辑20将通过写入总线40耦合的写入数据存储在存储器单元阵列22中的由地址指定的位置处。
读取数据路径14包含通过内部读取数据总线52耦合到阵列接口逻辑的数据管线电路50。数据管线电路50从阵列接口逻辑20接收并行读取数据，阵列接口逻辑20又从存储器单元阵列22中由施加到逻辑20的地址确定的位置处接收读取数据。WE信号确定是将写入数据耦合到阵列22还是从阵列22耦合读取数据。阵列接口逻辑20还在将有效读取数据施加到内部读取数据总线52时，将读取有效信号施加到数据管线电路50。读取数据有效信号和单独的启用(“En”)信号启用数据管线电路50以响应于读取时钟信号(“Rd Clk”)而存储读取数据。
当En信号启用锁存器56时，存储在数据管线电路50中的读取数据位被响应于RdClk信号而循序存储在读取数据锁存器56中。接着，锁存器56将锁存的每一读取数据位通过传输器58施加到数据总线端子16。在一个实施例中，数据管线电路50可为一系列移位寄存器，每一移位寄存器的输入耦合到读取数据总线52的各自线。所述系列中的最后移位寄存器的输出就将耦合到读取数据锁存器56。
图2的时序图中展示了图1所示的存储器装置10中的典型存储器写入操作和随后的存储器读取操作。存在于数据总线上的数据在图2中展示为上部信号。写入数据的四个位被循序施加到数据总线端子16，并响应于WS信号的四个转变而锁存在写入俘获电路34中，所述四个转变大约在每一写入数据位有效的时间中间发生。当写入数据的每一位锁存在写入数据俘获电路34中时，其被转移到串行-并行转换器38。当写入数据的所有四个位已转移到串行-并行转换器38时，转换器38在写入数据的四个位被放置在内部写入总线40上的同时输出写入有效信号，同样如图2所示。命令解码器(图2未图示)在串行-并行转换器38输出写入有效信号的同时，将阵列循环信号输出到阵列接口逻辑20。阵列循环信号启始所有对存储器单元阵列22的读取和写入存取。阵列循环信号在对写入数据进行数据解串之后变得有效，此时转移到串行-并行转换器38的写入数据位输出在内部写入数据总线40上。命令解码器现还在其输出阵列循环信号的同时，输出有效写入启用WE信号。WE信号允许阵列接口逻辑20确定存储器存取是写入存储器存取。接着，内部写入数据总线40上的写入数据存储在存储器单元阵列22中的由施加到阵列接口逻辑20的地址指定的位置处。
在写入数据已存储在阵列22中之后，启始读取存储器存取。通过命令解码器在对WE信号解除确立的同时将有效阵列循环信号施加到阵列接口逻辑20而启始此存取。存储在阵列22中的四个数据位接着耦合到阵列接口逻辑20，阵列接口逻辑20在输出读取有效信号的同时在读取数据总线52上输出读取数据位。读取有效信号由阵列接口逻辑20产生以指示正从存储器单元阵列22耦合读取数据位。当En信号转变为有效高时，读取数据的四个位响应于Rd Clk信号而存储在读取数据管线电路50中。由命令解码器产生的En信号还启用读取数据管线电路以便响应于Rd Clk信号而循序输出读取数据的四个位。如图2所示，Rd Clk信号是自由振荡的时钟信号，其通常由存储器装置10中的延迟锁定回路(未图示)产生。Rd Clk信号还启用读取数据锁存器电路56以锁存并接着响应于Rd Clk信号而输出读取数据的每一位。接着，读取数据的每一位通过读取数据传输器58而循序施加到数据总线端子16。
含有存储器装置的电子系统(例如，计算机)通常在初始向系统施加电力时测试存储器装置10。为了确保每一存储器单元均适当操作，现有技术的测试方法将具有第一二进制值(例如，1)的写入数据耦合到存储器装置10的数据总线端子16。接着，通过写入数据路径12将写入数据耦合到存储器单元阵列22。在随后的读取操作中，从阵列中读取所存储的写入数据，并将其通过读取数据路径14耦合到数据总线端子16。接着，通过外部装置将读取数据与写入数据进行比较。在匹配的情况下，认为存储器装置10已通过测试。如果不匹配，那么认为存储器装置10未通过测试。
存储器装置10可能由于多种原因而未通过测试。存储器阵列22或与存储器阵列22相关联的电路(例如，地址解码器(图1未图示))可能有故障，使得数据未写入到阵列22并接着从阵列22读取。写入数据路径12或读取数据路径14中也可能存在故障。另一方面，问题可能只是写入数据路径12或读取数据路径14中的定时容差的问题，所述问题可简单地通过以较慢速度操作装置10而解决。在此情况下，可简单地通过将装置定级为较低速度存储器装置而抢救存储器装置10。不幸的是，使用上述测试过程，不可能仅测试写入数据路径12或读取数据路径14，因为存储器阵列22在测试过程中起重要作用。
首先将数据写入到存储器装置10并接着从存储器装置10读取的另一过程是用在校准耦合到存储器装置或从存储器装置耦合的信号的定时的过程中。在现代高速同步存储器装置(例如，SDRAM装置)中，需要调节用于在写入数据俘获电路34中俘获写入数据的写入数据选通WS信号的定时，和/或用于将读取数据锁存在读取数据锁存器56中的Rd Clk信号的定时。对wS和Rd Clk信号的定时的这两种调节均可在存储器装置或存储器控制器中进行。
在校准过程中确定WS信号和/或Rd Clk信号的最优定时，在所述校准过程中试图使用具有在预定范围内变化的定时的各自WS和Rd Clk信号来在写入数据俘获电路34中俘获写入数据或将读取数据锁存在读取数据锁存器56中。接着在正常操作期间使用最佳地俘获写入数据和/或读取数据的WS和Rd Clk信号的定时。
可能需要大量时间来执行此校准过程，因为有必要在许多WS和Rd Clk信号时间的每一者时将数据写入到存储器阵列22并接着从存储器阵列22读取数据。因此，校准过程可能不理想地延迟正常操作中存储器装置10的使用。
因此，需要一种允许较快地测试和校准存储器装置的存储器装置和方法。
发明内容
一种存储器装置包含旁路路径，其允许在将或不将写入数据存储在存储器阵列中的情况下，将通过写入数据路径耦合的写入数据直接耦合到读取数据路径。接着，耦合到读取数据路径的数据通过读取数据路径耦合到外部数据总线端子。因此，可在不涉及存储器阵列的情况下测试和/或校准写入数据路径和读取数据路径。所述旁路路径可包含例如旁路驱动器的专用组件，其耦合在写入数据路径或读取数据路径之间。或者，旁路路径可采取另一形式，例如读取和写入数据路径与耦合到存储器阵列的输入/输出线之间的共同连接，其通常用于存储器装置中。
附图说明
图1是常规存储器装置的一部分的框图，其展示存储器装置的写入数据路径和读取数据路径。
图2是展示图1所示的存储器装置部分中存在的信号的时序图，所述信号用于写入存储器存取以及随后的读取存储器存取。
图3是展示根据本发明一个实例的存储器装置的一部分的框图。
图4是展示根据本发明一个实例的阵列接口逻辑的更详细框图，所述阵列接口逻辑可用于图1所示的存储器装置部分中。
图5是展示根据本发明另一实例的存储器装置的一部分的框图。
图6是使用如图3-5或本发明的某一其它实例所示的旁路路径的存储器装置的框图。
图7是使用图6的存储器装置的基于处理器的系统的框图。
具体实施方式
图3中展示根据本发明一个实例的存储器装置50的一部分。存储器装置50可为动态随机存取存储器(“DRAM”)装置、静态随机存取存储器(“SRAM”)装置，或某一其它类型的存储器装置。如先前所解释，写入数据位施加到数据总线端子16，并通过写入数据路径12经由内部写入数据总线40耦合到阵列接口逻辑54。读取数据位通过内部读取数据总线52和读取数据路径14从阵列接口逻辑54耦合到数据总线端子16。
根据本发明一个实例，阵列接口逻辑54包含旁路路径60，其允许将写入数据从写入数据总线40直接耦合到读取数据总线52而不施加到存储器单元阵列22(图1)。因此，写入数据路径12或读取数据路径14的测试过程中不需要涉及存储器单元阵列22。因此，存储器装置50中的故障可被隔离于数据路径12、14。此外，在如上文所解释调节写入数据选通WS信号的定时和/或读取时钟Rd Clk信号的定时以获得最优性能的校准过程期间，不必等待将写入数据存储在阵列22中并接着从阵列22读取数据。因此，可更快地确定WS信号和/或Rd Clk信号的最优定时。尽管旁路路径60被展示为阵列接口逻辑54的一部分，但将了解，其可为单独组件，或者其可包含在除阵列接口逻辑54以外的组件中。
图4中展示可在根据本发明的阵列接口逻辑54′的另一实例中实施旁路路径的方式。写入数据以并行形式通过写入数据总线40耦合到写入数据总线锁存器70。当写入逻辑74接收写入有效信号时，写入数据总线锁存器70响应于从写入逻辑74耦合到锁存器70的选通信号而存储写入数据。写入逻辑74从命令解码器(图4未图示)接收阵列循环信号、写入启用WE信号和旁路信号。旁路信号可为由命令解码器中的模式寄存器产生的信号，其由用户编程以允许在测试和/或校准期间绕过阵列22。如此项技术中众所周知，存储器装置通常包含模式寄存器以允许用户选择性地启用或禁用特定特征或操作模式。
存储在写入数据总线锁存器70中的写入数据通过写入数据接收器76耦合到驱动器78，所述写入数据接收器76和驱动器78两者均受来自写入逻辑74的信号控制。写入驱动器78通过互补输入/输出(“I/O”)线将写入数据施加到存储器阵列22。接着将写入数据存储在存储器阵列22中。
写入数据接收器76还通过旁路驱动器82将写入数据施加到旁路路径80，所述旁路驱动器82由写入逻辑74控制。如下文更详细描述，旁路路径80允许将写入数据直接耦合到读取数据路径而不存储在存储器阵列22中。
来自存储器阵列22的读取数据通过互补I/O线耦合到帮助者触发器(“HF-F”)90，所述帮助者触发器90存储读取数据并将读取数据施加到读取数据传输器92。帮助者触发器90和读取数据传输器92两者均受读取逻辑96控制，所述读取逻辑96从命令解码器(图4未图示)接收阵列循环信号、WE信号和旁路信号。读取数据传输器92接着通过内部读取数据总线52耦合读取数据，此时读取逻辑96输出读取有效信号，如先前所解释。
在操作中，存储器装置在正常操作模式或测试/校准模式中操作。测试/校准模式由对模式寄存器进行编程的用户启用以确立旁路信号。响应于当存储器装置处于正常操作模式时的写入命令，通过写入数据总线40耦合的写入数据由写入数据总线锁存器70俘获，并通过写入数据总线驱动器76和写入驱动器78耦合到存储器阵列22。接着将写入数据存储在存储器阵列22中。响应于读取命令，读取数据被从存储器阵列22输出，并通过帮助者触发器90和读取数据传输器92耦合到内部读取数据总线52。
在测试/校准模式中，通过写入总线40耦合的写入数据被俘获在写入数据总线锁存器70中并通过写入数据接收器76耦合。然而，写入逻辑74通过禁用写入驱动器78来响应确立的旁路信号，使得写入数据不耦合到存储器阵列22。事实上，写入逻辑74启用旁路驱动器82使得写入数据通过读取数据传输器92直接耦合到内部读取数据总线52。在此过程期间，可改变施加到写入数据俘获电路34(图1)和串行-并行转换器38的写入选通WS信号的定时以确定WS信号的最优定时。类似地，可改变读取时钟Rd Clk信号的定时以确定Rd Clk信号的最优定时。值得注意的是，不必将写入数据存储在存储器阵列22中并接着随后从存储器阵列22读取，因此允许在显著较少的时间内实行测试和/或校准过程。
图5中展示阵列接口逻辑54″中使用的旁路路径的另一实例。在此实施例中，阵列接口逻辑54″包含图4的阵列接口逻辑54′中所使用的所有组件(旁路驱动器82除外)。此外，在正常操作模式中，阵列接口逻辑54″以与阵列接口逻辑54′相同的方式操作。然而，代替通过使用旁路驱动器82将写入数据从写入数据路径直接耦合到读取数据路径而绕过存储器阵列22，使用I/O线处写入数据路径与读取数据路径之间的共同连接来绕过存储器阵列22。这通过修改常规存储器阵列22使得在旁路模式中禁止存储器阵列22响应正常写入命令和读取命令来实现。更明确地说，旁路信号当被确立时会抑止存储器阵列22中的写入驱动器，使得耦合到I/O线的写入数据不耦合到阵列22中的存储器单元。被确立的旁路信号还禁用存储器装置中的列解码器，使得响应于字线被激活而出现于阵列22的数位线上的数据位不耦合到I/O线。值得注意的是，读取数据路径和写入数据路径的组件不被确立的旁路信号禁止，使得其将写入数据从数据总线端子16(图3)耦合到I/O线，并从I/O线耦合回到数据总线端子16。尽管图5所示的实施例通过禁止写入驱动器和列解码器而禁止阵列22的操作(如上文所解释)，但将了解，可使用其它技术来防止存储器阵列22响应I/O线上存在的写入数据位并防止将读取数据位放置在I/O线上。
图6中展示使用图3所示的实施例或本发明的某一其它实例的存储器装置。所述存储器装置是常规同步动态随机存取存储器(“SDRAM”)装置100。然而，将了解，可根据各种实例绕过存储器阵列，且本发明也可用于其它类型的存储器装置中。SDRAM 100的操作由命令解码器104响应于在控制总线106上接收的高电平命令信号来控制。这些高电平命令信号(其通常由存储器控制器(图6未图示)产生)是时钟启用信号CKE*、时钟信号CLK、芯片选择信号CS*、写入启用信号WE*、行地址选通信号RAS*和列地址选通信号CAS*，其中“*”表示信号为有效低。命令解码器104响应于高电平命令信号产生命令信号序列以执行由高电平命令信号的每一者指定的功能(例如，读取或写入)。这些命令信号以及其实现其各自功能的方式是常规的。因此，为了简洁起见，将省略对这些控制信号的进一步解释。
命令解码器104包含常规模式寄存器108，所述模式寄存器108是常规上由用户编程以选择各种操作模式或特征的模式寄存器类型。根据本发明一个实例，模式寄存器108经编程以在将要启用测试/校准模式时产生旁路信号。
SDRAM 100包含地址寄存器112，其在地址总线114上接收行地址或列地址。地址总线114通常耦合到存储器控制器(图6未图示)。通常，行地址初始由地址寄存器112接收并施加到行地址多路复用器118。视形成行地址的一部分的存储器组地址位的状态而定，行地址多路复用器118将行地址耦合到与两个存储器阵列120、122的任一者相关联的许多组件。与存储器阵列120、122的每一者相关联的是存储行地址的各自行地址锁存器126，以及解码行地址并将相应信号施加到阵列120或122中的一者的行解码器128。
行地址多路复用器118还出于刷新阵列120、122中的存储器单元的目的而将行地址耦合到行地址锁存器126。刷新计数器130出于刷新目的产生行地址，所述刷新计数器130由刷新控制器132控制。刷新控制器132又由命令解码器104控制。
在行地址已施加到地址寄存器112并存储在行地址锁存器126中的一者中之后，将列地址施加到地址寄存器112。地址寄存器112将列地址耦合到列地址锁存器140。视SDRAM 100的操作模式而定，列地址通过突发计数器142耦合到列地址缓冲器144，或者耦合到突发计数器142，突发计数器142将列地址序列施加到列地址缓冲器144，所述列地址序列在由地址寄存器112输出的列地址处开始。在任一情况下，列地址缓冲器144将列地址施加到列解码器148，列解码器148将各种列信号施加到针对各个阵列120、122中的一者的相应的读出放大器和相关联的列电路150、152。
待从阵列120、122中的一者读取的数据分别耦合到用于阵列120、122中的一者的列电路150、152。接着，读取数据通过读取数据路径14(图3)耦合到数据总线端子16。待写入到阵列120、122中的一者的数据通过写入数据路径12从数据总线端子16耦合到列电路150、152，在列电路150、152处，写入数据可分别转移到阵列120、122中的一者。根据本发明所揭示的实例或本发明的其它实施例，写入数据可通过写入数据路径12直接耦合到读取数据路径14，而不存储在阵列120、122中的一者中。可使用屏蔽寄存器164来例如通过选择性地屏蔽将从阵列120、122读取的数据而选择性地改变进入和离开列电路150、152的数据流。
图7展示计算机系统200的实施例，所述计算机系统200可使用SDRAM 100或含有根据本发明的存储器阵列旁路系统和方法的一个或一个以上实例的某一其它存储器装置。计算机系统200包含处理器202，其用于执行各种计算功能，例如执行特定软件以执行特定计算或任务。处理器202包含处理器总线204，其通常包含地址总线206、控制总线208和数据总线210。另外，计算机系统200包含一个或一个以上输入装置214，例如键盘或鼠标，其耦合到处理器202以允许操作员与计算机系统200介接。通常，计算机系统200还包含耦合到处理器202的一个或一个以上输出装置216，此类输出装置通常为打印机或视频终端。一个或一个以上数据存储装置218通常也耦合到处理器202以存储数据或从外部存储媒体(未图示)检索数据。典型存储装置218的实例包含硬盘和软盘、盒式磁带和紧凑型光盘只读存储器(CD-ROM)。处理器202通常还耦合到高速缓冲存储器226(其通常为静态随机存取存储器(“SRAM”))并通过存储器控制器230耦合到SDRAM 100。存储器控制器230包含耦合到地址总线114(图6)的地址总线，以将行地址和列地址耦合到SDRAM 100，如先前所解释。存储器控制器230还包含控制总线，其将命令信号耦合到SDRAM 100的控制总线106。SDRAM 100的外部数据总线258直接或通过存储器控制器230而耦合到处理器202的数据总线210。
尽管已参照所揭示的实施例描述了本发明，但所属领域的技术人员将了解，可在不脱离本发明的精神和范围的情况下作出形式和细节上的变化。因此，本发明仅由所附权利要求书限定。

Claims (57)

1.一种将数据耦合到存储器装置并从存储器装置耦合数据的方法，所述存储器装置具有写入数据路径、读取数据路径以及耦合到所述读取数据路径和所述写入数据路径的存储器阵列，所述方法包括：
将数据施加到所述写入数据路径；
允许所述数据通过所述写入数据路径朝向所述存储器阵列耦合；
将所述数据从所述写入数据路径耦合到所述读取数据路径，而不首先允许将所述数据存储在所述存储器阵列中；以及
允许所述数据通过所述读取数据路径而耦合离开所述存储器阵列。
2.根据权利要求1所述的方法，其中所述将所述数据从所述写入数据路径耦合到所述读取数据路径而不首先允许将所述数据存储在所述存储器阵列中的动作包括：
将所述数据从所述写入数据路径耦合到直接耦合至所述存储器阵列的输入/输出线；以及
将所述数据从所述输入/输出线耦合到所述读取数据路径。
3.根据权利要求2所述的方法，其进一步包括禁止将所述数据存储在所述存储器阵列中。
4.根据权利要求1所述的方法，其中所述将所述数据从所述写入数据路径耦合到所述
读取数据路径而不首先允许将所述数据存储在所述存储器阵列中的动作包括：
将所述数据从所述写入数据路径耦合到直接耦合至所述存储器阵列的输入/输出线；以及
将所述数据从所述输入/输出线耦合到所述读取数据路径。
5.根据权利要求1所述的方法，其中所述将所述数据从所述写入数据路径耦合到所述
读取数据路径而不首先允许将所述数据存储在所述存储器阵列中的动作包括：
在将所述数据通过所述写入数据路径朝向所述存储器阵列耦合时，选择性地将所述写入数据路径耦合到所述读取数据路径；以及
选择性地使所述写入数据路径与所述读取数据路径隔离，以防止来自所述写入数据路径的数据耦合到所述读取数据路径。
6.根据权利要求1所述的方法，其中所述允许所述数据通过所述写入数据路径朝向所述存储器阵列耦合的动作包括：
将写入存储器命令耦合到所述存储器装置；以及
响应于所述写入存储器命令而允许通过所述写入数据路径耦合所述数据。
7.根据权利要求6所述的方法，其中所述允许所述数据通过所述读取数据路径而耦合离开所述存储器阵列的动作包括：
将读取存储器命令耦合到所述存储器装置；以及
响应于所述读取存储器命令而允许通过所述读取数据路径耦合所述数据。
8.根据权利要求6所述的方法，其进一步包括禁止所述存储器阵列响应所述写入存储器命令。
9.根据权利要求1所述的方法，其中所述允许所述数据通过所述读取数据路径而耦合离开所述存储器阵列的动作包括：
将读取存储器命令耦合到所述存储器装置；以及
响应于所述读取存储器命令而允许通过所述读取数据路径耦合所述数据。
10.根据权利要求9所述的方法，其进一步包括禁止所述存储器阵列响应所述读取存储器命令。
11.一种测试存储器装置中的写入数据路径和读取数据路径的方法，所述存储器装置具有通过所述读取数据路径和所述写入数据路径耦合到存储器阵列的数据总线端子，
所述方法包括：
将预定数据施加到所述数据总线端子；
允许所述数据通过所述写入数据路径从所述数据总线端子朝向所述存储器阵列耦合；
将所述数据从所述写入数据路径耦合到所述读取数据路径，而不首先允许将所述数据存储在所述存储器阵列中；
允许所述数据通过所述读取数据路径耦合到所述数据总线端子；
在所述数据总线端子处接收所述数据；以及
将所述接收的数据与所述预定数据进行比较以确定所述读取数据路径和所述写入数据路径是否适当工作。
12.根据权利要求11所述的方法，其中所述将所述数据从所述写入数据路径耦合到所述读取数据路径而不首先允许将所述数据存储在所述存储器阵列中的动作包括：
将所述数据从所述写入数据路径耦合到直接耦合至所述存储器阵列的输入/输出线；以及
将所述数据从所述输入/输出线耦合到所述读取数据路径。
13.根据权利要求12所述的方法，其进一步包括禁止将所述数据存储在所述存储器阵列中。
14.根据权利要求11所述的方法，其中所述将所述数据从所述写入数据路径耦合到所述读取数据路径而不首先允许将所述数据存储在所述存储器阵列中的动作包括：将所述数据从所述写入数据路径耦合到直接耦合至所述存储器阵列的输入/输出线；以及
将所述数据从所述输入/输出线耦合到所述读取数据路径。
15.根据权利要求11所述的方法，其中所述将所述数据从所述写入数据路径耦合到所述读取数据路径而不首先允许将所述数据存储在所述存储器阵列中的动作包括：
在将所述数据通过所述写入数据路径朝向所述存储器阵列耦合时，选择性地将所述写入数据路径耦合到所述读取数据路径；以及
选择性地使所述写入数据路径与所述读取数据路径隔离，以防止来自所述写入数据路径的数据耦合到所述读取数据路径。
16.根据权利要求11所述的方法，其中所述允许所述数据通过所述写入数据路径朝向所述存储器阵列耦合的动作包括：
将写入存储器命令耦合到所述存储器装置；以及
响应于所述写入存储器命令而允许通过所述写入数据路径耦合所述数据。
17.根据权利要求16所述的方法，其中所述允许所述数据通过所述读取数据路径耦合到所述数据总线端子的动作包括：
将读取存储器命令耦合到所述存储器装置；以及
响应于所述读取存储器命令而允许通过所述读取数据路径耦合所述数据。
18.根据权利要求16所述的方法，其进一步包括禁止所述存储器阵列响应所述写入存储器命令。
19.根据权利要求11所述的方法，其中所述允许所述数据通过所述读取数据路径耦合离开而到达所述数据总线端子的动作包括：
将读取存储器命令耦合到所述存储器装置；以及
响应于所述读取存储器命令而允许通过所述读取数据路径耦合所述数据。
20.根据权利要求19所述的方法，其进一步包括禁止所述存储器阵列响应所述读取存储器命令。
21.一种校准施加到存储器装置的定时信号以确定应使用的定时以允许所述定时信号俘获通过写入数据路径耦合到存储器阵列的写入数据信号的方法，所述存储器装置进一步包含耦合到所述存储器阵列的读取数据路径，所述方法包括：
相对于施加到所述存储器装置的至少一个其它信号，在一时间范围内将所述定时信号施加到所述存储器装置；
当将所述范围内的所述定时信号的每一者施加到所述存储器装置时，将预定数据施加到数据总线端子；
使用在所述时间范围内施加到所述存储器装置的所述定时信号来锁存施加到所述数据总线端子的各个数据；
允许所述锁存的数据通过所述写入数据路径朝向所述存储器阵列耦合；
将所述数据从所述写入数据路径耦合到所述读取数据路径，而不首先允许将所述数据存储在所述存储器阵列中；
允许所述数据通过所述读取数据路径耦合到所述数据总线端子；
检查所述耦合到所述数据总线端子的数据以确定所述数据是否与针对所述时间范围内所述定时信号的每一者的所述预定数据匹配；以及
基于对所述耦合到所述数据总线端子的数据的所述检查，来选择所述定时信号时间范围内的时间中的一者。
22.根据权利要求21所述的方法，其中所述将所述数据从所述写入数据路径耦合到所述读取数据路径而不首先允许将所述数据存储在所述存储器阵列中的动作包括：
将所述数据从所述写入数据路径耦合到直接耦合至所述存储器阵列的输入/输出线；以及
将所述数据从所述输入/输出线耦合到所述读取数据路径。
23.根据权利要求22所述的方法，其进一步包括禁止将所述数据存储在所述存储器阵列中。
24.根据权利要求21所述的方法，其中所述将所述数据从所述写入数据路径耦合到所述读取数据路径而不首先允许将所述数据存储在所述存储器阵列中的动作包括：
将所述数据从所述写入数据路径耦合到直接耦合至所述存储器阵列的输入/输出线；以及
将所述数据从所述输入/输出线耦合到所述读取数据路径。
25.根据权利要求21所述的方法，其中所述将所述数据从所述写入数据路径耦合到所述读取数据路径而不首先允许将所述数据存储在所述存储器阵列中的动作包括：
在将所述数据通过所述写入数据路径朝向所述存储器阵列耦合时，选择性地将所述写入数据路径耦合到所述读取数据路径；以及
选择性地使所述写入数据路径与所述读取数据路径隔离，以防止来自所述写入数据路径的数据耦合到所述读取数据路径。
26.根据权利要求21所述的方法，其中所述允许所述数据通过所述写入数据路径朝向所述存储器阵列耦合的动作包括：
将写入存储器命令耦合到所述存储器装置；以及
响应于所述写入存储器命令而允许通过所述写入数据路径耦合所述数据。
27.根据权利要求26所述的方法，其中所述允许所述数据通过所述读取数据路径耦合
到所述数据总线端子的动作包括：
将读取存储器命令耦合到所述存储器装置；以及
响应于所述读取存储器命令而允许通过所述读取数据路径耦合所述数据。
28.根据权利要求26所述的方法，其进一步包括禁止所述存储器阵列响应所述写入存储器命令。
29.根据权利要求21所述的方法，其中所述允许所述数据通过所述读取数据路径耦合离开而到达所述数据总线端子的动作包括：
将读取存储器命令耦合到所述存储器装置；以及
响应于所述读取存储器命令而允许通过所述读取数据路径耦合所述数据。
30.根据权利要求29所述的方法，其进一步包括禁止所述存储器阵列响应所述读取存储器命令。
31.根据权利要求21所述的方法，其中所述定时信号包括写入数据选通信号。
32.一种存储器装置，其包括：
行地址电路，其可操作以接收并解码施加到所述存储器装置的外部地址端子的行地址信号；
列地址电路，其可操作以接收并解码施加到所述外部地址端子的列地址信号；
存储器单元阵列，其可操作以存储写入到在由所述经解码行地址信号和所述经解码列地址信号确定的位置处的所述阵列和从由所述经解码行地址信号和所述经解码列地址信号确定的位置处的所述阵列读取的数据；
命令解码器，其可操作以解码施加到所述存储器装置的各个外部命令端子的多个命令信号，所述命令解码器可操作以产生对应于所述经解码命令信号的控制信号；
读取数据路径电路，其可操作以将来自所述存储器单元阵列的读取数据耦合到所述存储器装置的外部数据端子；
写入数据路径电路，其可操作以将来自所述存储器装置的所述外部数据端子的写入数据耦合到所述存储器单元阵列；以及
旁路路径，其将所述写入数据从所述写入数据路径耦合到所述读取数据路径而不首先允许将所述写入数据存储在所述存储器单元阵列中。
33.根据权利要求32所述的存储器装置，其中所述旁路路径包括输入/输出线，所述输入/输出线耦合到所述存储器单元阵列、所述读取数据路径和所述写入数据路径。
34.根据权利要求32所述的存储器装置，其中所述旁路路径包括旁路驱动器，所述旁路驱动器具有耦合到所述写入数据路径的信号节点的输入和耦合到所述读取数据路径的信号节点的输出。
35.根据权利要求34所述的存储器装置，其中所述旁路驱动器被选择性地启用。
36.根据权利要求32所述的存储器装置，其进一步包括禁止电路，所述禁止电路可操作以禁止将所述写入数据存储在所述存储器单元阵列中。
37.根据权利要求32所述的存储器装置，其中所述写入数据路径包括写入锁存器，所述写入锁存器具有耦合到所述外部数据端子的数据输入和经耦合以接收写入数据
选通信号的时钟输入，所述写入锁存器可操作以响应于所述写入数据选通信号中的各别写入数据选通信号而锁存施加到所述外部数据端子的所述写入数据的位。
38.根据权利要求37所述的存储器装置，其中所述写入数据路径进一步包括串行-并行转换器，所述串行-并行转换器具有耦合到所述写入锁存器的输入端子，所述串行-并行转换器可操作以循序存储从所述写入锁存器接收的多个所述写入数据位，并以并行形式将多个所述存储的写入数据位输出到所述存储器单元阵列。
39.根据权利要求32所述的存储器装置，其中所述读取数据路径包括并行-串行转换器，所述并行-串行转换器具有耦合到所述存储器单元阵列的输入总线以便以并行形式从所述阵列接收多个读取数据位，所述并行-串行转换器可操作以将所述读取数据位以串行形式循序输出到所述外部数据端子。
40.根据权利要求39所述的存储器装置，其中所述读取数据路径进一步包括读取数据锁存器，所述读取数据锁存器从所述并行-串行转换器循序接收所述读取数据位，所述读取数据锁存器存储所述读取数据位的每一者，并响应于各个读取数据选通信号将所述存储的读取数据位的每一者耦合到所述外部数据端子。
41.根据权利要求32所述的存储器装置，其中所述写入数据是响应于从所述响应于解码写入命令的命令解码器输出的控制信号而被通过所述写入数据路径耦合。
42.根据权利要求32所述的存储器装置，其中所述读取数据是响应于从所述响应于解码读取命令的命令解码器输出的控制信号而被通过所述读取数据路径耦合。
43.根据权利要求32所述的存储器装置，其中所述存储器单元阵列包括动态随机存取存储器单元阵列。
44.根据权利要求32所述的存储器装置，其中所述命令解码器进一步包括模式寄存器，所述模式寄存器可由用户编程以输出启用信号，所述启用信号选择性地启用所述旁路路径以将所述写入数据从所述写入数据路径耦合到所述读取数据路径。
45.一种基于处理器的系统，其包括
处理器，其具有处理器总线；
输入装置，其通过所述处理器总线耦合到所述处理器，并适于允许将数据输入到计算机系统中；
输出装置，其通过所述处理器总线耦合到所述处理器，并适于允许从所述计算机系统输出数据；以及
存储器装置，其耦合到所述处理器总线，并适于允许存储数据，所述存储器装置包括：
行地址电路，其可操作以接收并解码施加到所述存储器装置的外部地址端子的行地址信号；
列地址电路，其可操作以接收并解码施加到所述外部地址端子的列地址信号；
存储器单元阵列，其可操作以存储写入到在由所述经解码行地址信号和所述经解码列地址信号确定的位置处的所述阵列和从由所述经解码行地址信号和所述经解码列地址信号确定的位置处的所述阵列读取的数据；
命令解码器，其可操作以解码施加到所述存储器装置的各个外部命令端子的多个命令信号，所述命令解码器可操作以产生对应于所述经解码命令信号的控制信号；
读取数据路径电路，其可操作以将来自所述存储器单元阵列的读取数据耦合到所述存储器装置的外部数据端子；
写入数据路径电路，其可操作以将来自所述存储器装置的外部数据端子的写入
数据耦合到所述存储器单元阵列；以及
旁路路径，其将所述写入数据从所述写入数据路径耦合到所述读取数据路径而不首先允许将所述写入数据存储在所述存储器单元阵列中。
46.根据权利要求45所述的基于处理器的系统，其中所述旁路路径包括输入/输出线，所述输入/输出线耦合到所述存储器单元阵列、所述读取数据路径和所述写入数据路径。
47.根据权利要求45所述的基于处理器的系统，其中所述旁路路径包括旁路驱动器，所述旁路驱动器具有耦合到所述写入数据路径的信号节点的输入和耦合到所述读取数据路径的信号节点的输出。
48.根据权利要求47所述的基于处理器的系统，其中所述旁路驱动器被选择性地启用。
49.根据权利要求45所述的基于处理器的系统，其进一步包括禁止电路，所述禁止电路可操作以禁止将所述写入数据存储在所述存储器单元阵列中。
50.根据权利要求45所述的基于处理器的系统，其中所述写入数据路径包括写入锁存器，所述写入锁存器具有耦合到所述外部数据端子的数据输入和经耦合以接收写入数据选通信号的时钟输入，所述写入锁存器可操作以响应于所述写入数据选通信号中的各别写入数据选通信号而锁存施加到所述外部数据端子的所述写入数据的位。
51.根据权利要求50所述的基于处理器的系统，其中所述写入数据路径进一步包括串行-并行转换器，所述串行-并行转换器具有耦合到所述写入锁存器的输入端子，所述串行-并行转换器可操作以循序存储从所述写入锁存器接收的多个所述写入数据位，并以并行形式将多个所述存储的写入数据位输出到所述存储器单元阵列。
52.根据权利要求45所述的基于处理器的系统，其中所述读取数据路径包括并行-串行转换器，所述并行-串行转换器具有耦合到所述存储器单元阵列的输入总线以便以并行形式从所述阵列接收多个读取数据位，所述并行-串行转换器可操作将所述读取数据位以串行形式循序输出到所述外部数据端子。
53.根据权利要求52所述的基于处理器的系统，其中所述读取数据路径进一步包括读取数据锁存器，所述读取数据锁存器循序从所述并行-串行转换器接收所述读取数据位，所述读取数据锁存器存储所述读取数据位的每一者，并响应于各个读取数据选通信号将所述存储的读取数据位的每一者耦合到所述外部数据端子。
54.根据权利要求45所述的基于处理器的系统，其中所述写入数据是响应于从所述响应于解码写入命令的命令解码器输出的控制信号而被通过所述写入数据路径耦合。
55.根据权利要求45所述的基于处理器的系统，其中所述读取数据是响应于从所述响应于解码读取命令的命令解码器输出的控制信号而被通过所述读取数据路径耦合。
56.根据权利要求45所述的基于处理器的系统，其中所述存储器单元阵列包括动态随机存取存储器单元阵列。
57.根据权利要求45所述的基于处理器的系统，其中所述命令解码器进一步包括模式寄存器，所述模式寄存器可由用户编程以输出启用信号，所述启用信号选择性地启用所述旁路路径以将所述写入数据从所述写入数据路径耦合到所述读取数据路径。
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